KR20220019748A - 임피던스 캘리브레이션 회로 - Google Patents

임피던스 캘리브레이션 회로 Download PDF

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KR20220019748A
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요시히사 미치오카
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윈본드 일렉트로닉스 코포레이션
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Abstract

피던스 캘리브레이션 회로의 처리 시간을 유효하게 줄일 수 있는 임피던스 캘리브레이션 회로를 제공한다. 임피던스 캘리브레이션 회로는, 제1 캘리브레이션 회로와, 제2 캘리브레이션 회로와, 제어 회로를 포함한다. 제1 캘리브레이션 회로는, 캘리브레이션 패드를 통해 외부 저항에 접속되는 것에 적합하고, 제1 제어 신호 및 외부 저항의 저항값에 기초하여, 제1 전압을 생성한다. 제2 캘리브레이션 회로는, 제1 제어 신호 및 제2 제어 신호에 기초하여, 제2 전압을 생성한다. 제어 회로는, 제1 전압과 기준 전압을 비교하여 제1 비교 결과를 취득하고, 제1 전압과 제2 전압을 비교하여 제2 비교 결과를 취득하기 위해 사용되고, 제1 비교 결과에 기초하여 제1 제어 신호를 생성하고, 제2 비교 결과에 기초하여 제2 제어 신호를 생성한다.

Description

임피던스 캘리브레이션 회로{IMPEDANCE CALIBRATION CIRCUIT}
본 발명은, 메모리 디바이스에 관한 것으로, 특히, 임피던스(impedance) 캘리브레이션 회로에 관한 것이다.
주지의 메모리 기술에서는, 메모리 디바이스 간의 전송선의 출력 임피던스와 메모리 디바이스의 출력 회로의 출력 임피던스가 서로 정합하지 않을 때, 출력 회로에 전송된 신호에 신호 반사의 문제가 발생해, 메모리 디바이스 간의 신호 또는 데이터 전송의 품질에 영향을 준다.
따라서, 메모리 디바이스는, 통상, ZQ 캘리브레이션 조작을 실행하여, 출력 회로의 출력 임피던스를 최적화할 수 있는 제어 신호를 생성함으로써, 출력 회로가 이 제어 신호에 의해 임피던스 값을 정확하게 제어할 수 있도록 해서, 메모리 디바이스 간의 전송선의 출력 임피던스와 출력 회로의 출력 임피던스를 서로 정합시킬 수 있다. 그렇지만, 주지의 기술은, 통상, 먼저 캘리브레이션 회로의 풀업(Pull-up) 회로에 대해 캘리브레이션(Calibration)을 실시해, 출력 회로의 풀업 회로를 최적화할 수 있는 제어 신호를 취득하지 않으면, 캘리브레이션 회로의 풀다운(Pull-down) 회로에 대해 캘리브레이션을 실시해, 출력 회로의 풀다운 회로를 최적화할 수 있는 제어 신호를 취득할 수 없다.
이 상황에서는, 주지의 메모리 디바이스가 ZQ 캘리브레이션 조작을 실행할 때에, 캘리브레이션 시간에 긴 시간이 걸리기 때문에, 메모리 디바이스의 조작 품질에 영향을 준다.
본 발명은, 제1 캘리브레이션 회로와 제2 캘리브레이션 회로에 대해 동시에 캘리브레이션 동작을 실행하여, 메모리 디바이스의 출력 회로의 출력 임피던스를 최적화하는 제어 신호를 취득하고, 그에 따라, 임피던스 캘리브레이션 회로의 처리 시간을 유효하게 줄일 수 있는 임피던스 캘리브레이션 회로를 제공한다.
본 발명의 임피던스 캘리브레이션 회로(impedance calibration circuit)는, 제1 캘리브레이션 회로와, 제2 캘리브레이션 회로와, 제어 회로를 포함한다. 제1 캘리브레이션 회로는, 캘리브레이션 패드(calibration pad)를 통해 외부 저항(external resistor)에 접속(couple)되도록 구성되고, 제1 제어 신호 및 외부 저항의 저항값에 기초하여, 제1 전압을 생성한다. 제2 캘리브레이션 회로는, 제1 제어 신호 및 제2 제어 신호에 기초하여, 제2 전압을 생성한다. 제어 회로는, 제1 전압과 기준 전압(reference voltage)을 비교하여 제1 비교 결과를 취득하고, 제1 전압과 제2 전압을 비교하여 제2 비교 결과를 취득하기 위해 사용되고, 제1 비교 결과에 기초하여 제1 제어 신호를 생성하고, 제2 비교 결과에 기초하여 제2 제어 신호를 생성한다.
이상과 같이, 본 발명의 실시 형태에서의 임피던스 캘리브레이션 회로는, 제1 캘리브레이션 회로를 이용하여, 제1 제어 신호에 기초하여 제1 트랜지스터의 저항값을 캘리브레이션 함으로써, 제1 트랜지스터의 저항값을 외부 저항의 저항값과 같은 값으로 할 수 있고, 동시에, 제2 캘리브레이션 회로를 이용하여, 제1 및 제2 제어 신호에 기초하여 제2 및 제3 트랜지스터의 저항값을 캘리브레이션 함으로써, 제2 및 제3 트랜지스터의 저항값을 마찬가지로 외부 저항의 저항값과 같은 값으로 할 수 있다. 이처럼 해서, 임피던스 캘리브레이션 회로는, 동시에, 제1∼제3 트랜지스터의 저항값을 외부 저항의 저항값과 실질적으로 같은 값에 부합시킨 대응하는 제1 및 제2 제어 신호를 메모리 디바이스의 출력 회로에 제공함으로써, 상술한 출력 회로의 출력 임피던스를 최적화하고, 임피던스 캘리브레이션 회로의 처리 시간을 유효하게 줄일 수 있다.
첨부 도면은, 본 발명의 원리가 한층 더 이해되도록 하기 위해 포함되어 있고, 본 명세서에 조입되고 또한 그 일부를 구성하는 것이다. 도면은, 본 발명의 실시 형태를 예시하고, 설명과 함께, 본 발명의 원리를 설명하는 역할을 달성하고 있다.
도 1은 본 발명의 일 실시 형태에 따른 임피던스 캘리브레이션 회로의 회로 개략도이다.
도 2는 본 발명의 일 실시 형태에 따른 제어 신호의 타이밍도이다.
도 3은 본 발명의 다른 실시 형태에 따른 제어 신호의 타이밍도이다.
도 4는 본 발명의 다른 실시 형태에 따른 도 1에 도시한 임피던스 캘리브레이션 회로의 부분적 회로 개략도이다.
도 1은, 본 발명의 일 실시 형태에 따른 임피던스 캘리브레이션 회로(100)의 회로 개략도이다. 도 1을 참조하면, 임피던스 캘리브레이션 회로(100)는, 캘리브레이션 회로(110, 120), 및 제어 회로(130)를 포함한다. 본 실시 형태에서, 임피던스 캘리브레이션 회로(100)는, 메모리 디바이스 중에 설치되고, 임피던스 캘리브레이션 회로(100)가 생성하는 제어 신호(CODEP, CODEN)를 메모리 디바이스의 출력 회로에 제공하여, 상술한 출력 회로의 출력 임피던스를 최적화할 수 있다. 이에 따라, 상술한 출력 회로의 출력 임피던스를 최적화된 제어 신호(CODEP, CODEN)에 의해 최적값으로 조정할 수 있다.
본 실시 형태에서, 캘리브레이션 회로(110)는, 트랜지스터(M1)를 포함한다. 트랜지스터(M1)의 제1 단자는, 동작 전압(operating voltage)(VDD)에 접속되고, 트랜지스터(M1)의 제2 단자는, 캘리브레이션 패드(ZQPAD)를 통해 외부 저항(RZQ)에 접속된다. 캘리브레이션 회로(110)는, 제어 신호(CODEP) 및 외부 저항(RZQ)의 저항값에 기초하여, 전압(VZQ)을 생성할 수 있다.
본 실시 형태에서, 캘리브레이션 회로(120)는, 트랜지스터(M2) 및 트랜지스터(M3)를 포함한다. 트랜지스터(M2)의 제1 단자는, 동작 전압(VDD)에 접속되고, 트랜지스터(M2)의 제어 단자는, 제어 신호(CODEP)를 수신한다. 트랜지스터(M3)의 제1 단자는, 접지 전압(ground voltage)(GND)에 접속되고, 트랜지스터(M3)의 제2 단자는, 트랜지스터(M2)의 제2 단자에 접속되고, 트랜지스터(M2)의 제어 단자는, 제어 신호(CODEN)를 수신한다. 캘리브레이션 회로(120)는, 제어 신호(CODEP) 및 제어 신호(CODEN)에 기초하여, 전압(VNZQ)을 생성할 수 있다.
특히 언급해야 할 것으로, 본 실시 형태의 캘리브레이션 회로(110) 및 캘리브레이션 회로(120)는, 실질적으로 메모리 디바이스의 출력 회로와 같은 설치를 가질 수 있고, 캘리브레이션 회로(110) 및 캘리브레이션 회로(120)는, 메모리 디바이스의 출력 회로의 전압 대 전류와 동일한 특성을 가질 수 있다. 본 실시 형태의 트랜지스터(M1) 및 트랜지스터(M2)는, P형 트랜지스터(P-type transistor)로 실시할 수 있고, 트랜지스터(M3)는, N형 트랜지스터(N-type transistor)로 실시할 수 있지만, 본 발명은 이것으로 한정되지 않는다. 또, 본 실시 형태의 외부 저항(RZQ)은, 메모리 디바이스의 출력 회로의 요구를 만족하는 저항값을 가질 수 있다.
또, 제어 회로(130)는, 캘리브레이션 패드(ZQPAD) 및 캘리브레이션 회로(120)에 접속된다. 본 실시 형태에서, 제어 회로(130)는, 비교기(comparator)(131, 132) 및 연산 회로(operation circuit)(133)를 포함한다. 비교기(131)의 제1 입력 단자(즉, 비(非)반전 입력 단자)는, 캘리브레이션 패드(ZQPAD)에 접속되어, 전압(VZQ)을 수신하고, 비교기(131)의 제2 입력 단자(즉, 반전(反轉) 입력 단자)는, 기준 전압(VREF)을 수신한다. 또, 비교기(131)는, 전압(VZQ)과 기준 전압(VREF)을 비교하고, 그 출력 단자에서 비교 결과(COMP1)를 생성할 수 있다. 본 실시 형태의 기준 전압(VREF)의 전압값은, 동작 전압(VDD)의 전압값의 절반(half)(半分)으로 설정되지만, 본 발명은 이것으로 한정되지 않는다.
비교기(132)의 제1 입력 단자(즉, 비반전 입력 단자)는, 캘리브레이션 회로(120)에 접속되어, 전압(VNZQ)을 수신하고, 비교기(132)의 제2 입력 단자(즉, 반전 입력 단자)는, 캘리브레이션 패드(ZQPAD)에 접속되어, 전압(VZQ)을 수신한다. 또, 비교기(132)는, 전압(VZQ)과 전압(VNZQ)을 비교하여, 그 출력 단자에서 비교 결과(COMP2)를 생성할 수 있다.
또, 연산 회로(133)는, 비교기(131)의 출력 단자 및 비교기(132)의 출력 단자에 접속되어, 각각 비교 결과(COMP1) 및 비교 결과(COMP2)를 수신한다. 게다가, 연산 회로(133)는, 비교 결과(COMP1)에 기초하여 제어 신호(CODEP)를 생성하고, 비교 결과(COMP2)에 기초하여 제어 신호(CODEN)를 생성할 수 있다.
임피던스 캘리브레이션 회로(100)의 조작의 상세에 관하여 구체적으로 설명하면, 실시 형태의 임피던스 캘리브레이션 회로(100)는, ZQ 캘리브레이션 동작을 실행하기 위한 캘리브레이션 패드(ZQPAD)를 가진다. 캘리브레이션 패드(ZQPAD)는, 외부 저항(RZQ)을 통해 접지 전압(GND)에 접속되고, 또한 캘리브레이션 회로(110)의 트랜지스터(M1)가 동작 전압(VDD)과 캘리브레이션 패드(ZQPAD)의 사이에 설치되기 때문에, 캘리브레이션 회로(110)는, 제어 신호(CODEP)에 기초하여, 캘리브레이션 패드(ZQPAD) 상의 전압(VZQ)의 전압값을 동작 전압(VDD)의 전압값의 절반으로 조정하고, 트랜지스터(M1)의 전압값을 외부 저항(RZQ)의 전압값과 실질적으로 동일한(또는, 그에 가까운) 값으로 할 수 있다.
한층 더 설명하면, 비교기(131)가, 전압(VZQ)과 기준 전압(VREF)을 비교하여, 전압(VZQ)의 전압값이 기준 전압(VREF)(즉, 동작 전압(VDD)의 전압값의 절반)의 전압값과 동일하지 않은 것을 나타내는 비교 결과(COMP1)를 생성했을 때는, 트랜지스터(M1)의 전압값이 여전히 외부 저항(RZQ)의 전압값과 동일하지 않은(또는, 가깝지 않은) 것을 나타낸다. 이때, 연산 회로(133)는, 이 비교 결과(COMP1)에 기초하여, 이분 탐색(binary search)을 실행함으로써, 캘리브레이션 패드(ZQPAD) 상의 전압(VZQ)의 전압값을 동작 전압(VDD)의 전압값의 절반과 동일하게(또는, 그에 가깝게) 할 수 있는 대응하는 제어 신호(CODEP)를 더 계산한다.
자세히 설명하면, 본 실시 형태의 제어 신호(CODEP)가 7개 비트의 이진법으로 표시된다고 가정하면, 비교기(131)가, 전압(VZQ)의 전압값이 기준 전압(VREF)의 전압값과 동일하지 않은 것을 나타내는 비교 결과(COMP1)를 생성했을 때, 연산 회로(133)는, 현재의 비교 결과(COMP1)의 전압값에 기초하여, 제어 신호(CODEP)의 복수의 비트를 비트 마다 조정할 수 있다.
예를 들어 설명하면, 임피던스 캘리브레이션 회로(100)가, 비교 결과(COMP1)에 기초하여, 전압(VZQ)과 기준 전압(VREF)의 사이의 전압차 값의 차이가 비교적 크다고 판단했을 때, 연산 회로(133)는, 제어 신호(CODEP)의 최대 유효 비트(Most Significant Bit, MSB)를 조정하고, 조정 후의 제어 신호(CODEP)를 캘리브레이션 회로(110)에 제공할 수 있다. 계속해서, 캘리브레이션 회로(110)는, 조정 후의 제어 신호(CODEP)에 기초하여, 비교적 큰 조정 폭으로 전압(VZQ)의 전압값을 높거나 또는 낮게 조정해, 전압(VZQ)의 전압값을 기준 전압(VREF)의 전압값에 접근시킬 수 있다.
상대적으로, 임피던스 캘리브레이션 회로(100)가, 비교 결과(COMP1)에 기초하여, 전압(VZQ)과 기준 전압(VREF)의 사이의 전압차 값의 차이가 비교적 작다고 판단했을 때, 연산 회로(133)는, 제어 신호(CODEP)의 최소 유효 비트(Least Significant Bit, LSB)를 조정하고, 조정 후의 제어 신호(CODEP)를 캘리브레이션 회로(110)에 제공할 수 있다. 계속해서, 캘리브레이션 회로(110)는, 조정 후의 제어 신호(CODEP)에 기초하여, 비교적 작은 조정 폭으로 전압(VZQ)의 전압값을 높거나 또는 낮게 조정해, 전압(VZQ)의 전압값을 기준 전압(VREF)의 전압값과 실질적으로 동일하게(또는, 가깝게) 할 수 있다.
즉, 전압(VZQ)의 전압값이 기준 전압(VREF)의 전압값과 실질적으로 동일하지 않은(또는, 가깝지 않은) 상황에서, 본 실시 형태의 연산 회로(133)는, 전압(VZQ)과 기준 전압(VREF)의 사이의 전압차 값의 크기를 고려하여, 차례대로 비교 결과(COMP1)에 기초하여 제어 신호(CODEP)를 고 비트에서 저 비트로 조정함으로써, 캘리브레이션 회로(110)가 조정 후의 제어 신호(CODEP)에 기초하여 전압(VZQ)의 전압값을 기준 전압(VREF)의 전압값과 실질적으로 동일한(또는, 가까운) 값으로 조정할 때까지(즉, 트랜지스터(M1)의 저항값이 외부 저항(RZQ)의 저항값과 실질적으로 동일하게(또는, 가깝게)될 때까지), 캘리브레이션 회로(110)는, 조정 후의 제어 신호(CODEP)에 기초하여, 캘리브레이션 패드(ZQPAD) 상의 전압(VZQ)을 미세(微細) 조정할 수 있다.
언급해야 할 것으로, 전압(VZQ)의 전압값이 기준 전압(VREF)의 전압값에 안정되게 가까워지고 있을 때, 연산 회로(133)는, 이 상태에서 제어 신호(CODEP)를 고정하고, 이 상태에 대응하는 제어 신호(CODEP)를 캘리브레이션 회로(110)의 트랜지스터(M1) 및 캘리브레이션 회로(120)의 트랜지스터(M2)에 제공함으로써, 트랜지스터(M1) 및 트랜지스터(M2)의 저항값을 고정하고, 트랜지스터(M1) 및 트랜지스터(M2)의 저항값을 외부 저항(RZQ)의 전압값으로 고정시킨다.
한편, 캘리브레이션 회로(120)에서, 트랜지스터(M2) 및 트랜지스터(M3)는, 동작 전압(VDD)과 접지 전압(GND)의 사이에 직렬 접속되기 때문에, 캘리브레이션 회로(120)는, 제어 신호(CODEP) 및 제어 신호(CODEN)에 기초하여, 절점(P1) 상의 전압(VNZQ)의 전압값을 동작 전압(VDD)의 전압값의 절반으로 조정함으로써, 트랜지스터(M3)의 전압값을 트랜지스터(M2)의 전압값과 실질적으로 동일하게(또는, 가깝게) 할 수 있다.
자세히 설명하면, 연산 회로(133)는, 제어 신호(CODEP)의 상태를 고정하여, 트랜지스터(M1) 및 트랜지스터(M2)를 모두 제어 신호(CODEP)에 기초하여, 외부 저항(RZQ)의 전압값과 같은 값이 되도록 조정할 수 있는 동시에, 비교기(132)는, 게다가 캘리브레이션 패드(ZQPAD) 상의 전압(VZQ)과 절점(P1) 상의 전압(VNZQ)을 비교하여, 비교 결과(COMP2)를 생성한다.
한층 더 설명하면, 비교기(132)가, 전압(VZQ)과 전압(VNZQ)을 비교하여, 전압(VNZQ)의 전압값이 전압(VZQ)(즉, 동작 전압(VDD)의 전압값의 절반)의 전압값의 비교 결과(COMP2)와 동일하지 않다는 지시를 생성했을 때는, 트랜지스터(M3)의 저항값이 여전히 트랜지스터(M2)의 저항값과 동일하지 않은(또는, 가깝지 않은) 것을 나타낸다. 이때, 연산 회로(133)는, 이 비교 결과(COMP2)에 기초하여 이분 탐색을 실행함으로써, 전압(VNZQ)의 전압값을 전압(VZQ)의 전압값과 동일하게(또는, 가깝게) 할 수 있는 대응하는 제어 신호(CODEN)를 더 계산한다.
구체적으로 설명하면, 본 실시 형태의 제어 신호(CODEN)가 7개 비트의 이진법으로 표시된다고 가정하면, 비교기(132)가, 전압(VNZQ)의 전압값이 전압(VZQ)의 전압값과 동일하지 않은 것을 나타내는 비교 결과(COMP2)를 생성했을 때, 연산 회로(133)는, 현재의 비교 결과(COMP2)의 전압값에 기초하여, 제어 신호(CODEN)의 복수의 비트를 비트 마다 조정할 수 있다.
예를 들어 설명하면, 임피던스 캘리브레이션 회로(100)가, 비교 결과(COMP2)에 기초하여, 전압(VNZQ)과 전압(VZQ)의 사이의 전압차 값의 차이가 비교적 크다고 판단했을 때, 연산 회로(133)는, 제어 신호(CODEN)의 최대 유효 비트를 조정하고, 조정 후의 제어 신호(CODEN)를 캘리브레이션 회로(120)의 트랜지스터(M3)에 제공할 수 있다. 계속해서, 트랜지스터(M3)는, 조정 후의 제어 신호(CODEN)에 기초하여, 비교적 큰 조정 폭으로 전압(VNZQ)의 전압값을 높거나 또는 낮게 조정해, 전압(VNZQ)의 전압값을 전압(VZQ)의 전압값에 접근시킬 수 있다.
상대적으로, 임피던스 캘리브레이션 회로(100)가, 비교 결과(COMP2)에 기초하여, 전압(VNZQ)과 전압(VZQ)의 사이의 전압차 값의 차이가 비교적 작다고 판단했을 때, 연산 회로(133)는, 제어 신호(CODEN)의 최소 유효 비트를 조정하고, 조정 후의 제어 신호(CODEN)를 캘리브레이션 회로(120)의 트랜지스터(M3)에 제공할 수 있다. 계속해서, 트랜지스터(M3)는, 조정 후의 제어 신호(CODEN)에 기초하여, 비교적 작은 조정 폭으로 전압(VNZQ)의 전압값을 높거나 또는 낮게 조정해, 전압(VNZQ)의 전압값을 전압(VZQ)의 전압값과 실질적으로 동일하게(또는, 가깝게) 할 수 있다.
즉, 전압(VNZQ)의 전압값이 전압(VZQ)의 전압값과 실질적으로 동일하지 않은(또는, 가깝지 않은) 상황에서, 본 실시 형태의 연산 회로(133)는, 전압(VNZQ)과 전압(VZQ)의 사이의 전압차 값의 크기를 고려해, 차례대로 비교 결과(COMP2)에 기초하여 제어 신호(CODEN)를 고 비트에서 저 비트로 조정함으로써, 캘리브레이션 회로(120)가 조정 후의 제어 신호(CODEP) 및 제어 신호(CODEN)에 기초하여 전압(VNZQ)의 전압값을 전압(VZQ)의 전압값과 실질적으로 동일한(또는, 가까운) 값으로 조정할 때까지(즉, 트랜지스터(M3)의 저항값이 트랜지스터(M2)의 저항값과 실질적으로 동일하게(또는, 가깝게)될 때까지), 캘리브레이션 회로(120)는, 조정 후의 제어 신호(CODEP) 및 제어 신호(CODEN)에 기초하여, 절점(P1) 상의 전압(VNZQ)을 미세 조정할 수 있다.
언급해야 할 것으로, 전압(VNZQ)의 전압값이 전압(VZQ)의 전압값에 안정되게 가까워지고 있을 때, 연산 회로(133)는, 이 상태에서 제어 신호(CODEN)를 고정하고, 이 상태에 대응하는 제어 신호(CODEN)를 캘리브레이션 회로(120)의 트랜지스터(M3)에 제공함으로써, 트랜지스터(M3)의 저항값을 고정하고, 트랜지스터(M1) 및 트랜지스터(M2)를 외부 저항(RZQ)의 전압값으로 고정시킨다.
이에 대해, 도 1 및 도 2를 동시에 참조하면, 도 2는, 본 발명의 일 실시 형태에 따른 제어 신호(CODEP, CODEN)의 타이밍도이다. 본 실시 형태에서, 임피던스 캘리브레이션 회로(100)는, 외부의 클록 발생기(Clock Generator) 또는 발진기(Oscillator)(도시하지 않음)에 의해 클록 신호(ZQCLK)를 생성할 수 있다. 게다가, 임피던스 캘리브레이션 회로(100)는, 클록 신호(ZQCLK)의 타이밍 상태에 기초하여, ZQ 캘리브레이션 조작을 실행할 수 있다.
구체적으로 설명하면, 임피던스 캘리브레이션 회로(100)는, 메모리 디바이스가 ZQ 캘리브레이션 조작의 설정 주기를 실행 종료한 후, ZQ 캘리브레이션 조작을 개시할 수 있다. 도 1 및 도 2의 실시 형태에서, 비교기(131)의 제1 입력 단자(즉, 비반전 입력 단자) 및 비교기(132)의 제2 입력 단자(즉, 반전 입력 단자)는, 캘리브레이션 패드(ZQPAD) 상의 전압(VZQ)을 공동으로 수신하기 때문에, 일부의 설계 요구에서(일부의 실시 형태에서), 비교기(131) 및 비교기(132)는, 비교 결과(COMP1) 및 비교 결과(COMP2)를 동시에 생성하여, 연산 회로(133)가 비교 결과(COMP1, COMP2)의 전압값에 기초하여, 이분 탐색에 의해 제어 신호(CODEP, CODEN)의 복수의 비트를 동시에 조정할 수 있도록 한다.
이 상황에서, 본 실시 형태의 임피던스 캘리브레이션 회로(100)는, 동시에 캘리브레이션 회로(110)의 트랜지스터(M1) 및 캘리브레이션 회로(120)의 트랜지스터(M2, M3)에 대해 캘리브레이션 동작을 실시하고, 이들 트랜지스터(M1∼M3)의 저항값을 조정 후의 제어 신호(CODEN, CODEP)에 기초하여 외부 저항(RZQ)의 저항값과 실질적으로 동일하게(또는, 가깝게) 할 수 있고, 그에 따라, 임피던스 캘리브레이션 회로(100)의 처리 시간을 유효하게 줄일 수 있다. 동시에, 임피던스 캘리브레이션 회로(100)는, 트랜지스터(M1∼M3)의 저항값을 외부 저항(RZQ)의 저항값과 실질적으로 같은(또는, 가까운) 값에 부합시킨 대응하는 제어 신호(CODEN, CODEP)를 메모리 디바이스의 출력 회로에 제공함으로써, 상술한 출력 회로의 출력 임피던스를 최적화 할 수 있다.
도 3은, 본 발명의 다른 실시 형태에 따른 제어 신호(CODEP, CODEN)의 타이밍도이다. 도 1 및 도 3을 동시에 참조하면, 본 실시 형태에서, 캘리브레이션 회로(120)는, 조정 후의 제어 신호(CODEN)에 기초하여, 전압(VNZQ)의 전압값을 전압(VZQ)의 전압값으로 조정하고, 트랜지스터(M3)의 저항값을 트랜지스터(M2)의 저항값과 실질적으로 같은 값으로 할 필요가 있기 때문에, 전압(VZQ)의 전압값이 변경되었을 때, 전압(VNZQ)의 전압값은, 필연적으로 어느 정도 조정된다.
이 상황에서는, 캘리브레이션 회로(120)에 있어, 트랜지스터(M3)의 제2 단자(즉, 드레인 단자)와 제1 단자(즉, 게이트 단자)의 사이의 전압차가 전압(VNZQ)의 전압값 변동의 영향을 받아, 이 전압차의 설정 값이 부정확하게 되는 현상이 발생하고, 그에 따라, 트랜지스터(M3)가 선형(線形) 영역에서 조작할 수 없게 될 가능성이 있다.
따라서, 다른 설계 요구에서(다른 실시 형태에서), 본 실시 형태의 연산 회로(133)는, 제어 신호(CODEN)의 생성을 연기(延期)함으로써(예를 들면, 제어 신호(CODEP)의 최대 유효 비트 및 6번째의 비트가 출력되고 나서, 제어 신호(CODEN)를 계속해서 생성한다. 단, 본 발명은 이것으로 한정되지 않는다), 트랜지스터(M1, M2)의 저항값에 대해 먼저 캘리브레이션을 실시하고 나서, 트랜지스터(M3)의 저항값에 대해 캘리브레이션을 실시하는 방법으로, ZQ 캘리브레이션 조작을 실행할 수 있다.
마찬가지로, 임피던스 캘리브레이션 회로(100)는, 트랜지스터(M1∼M3)의 저항값을 외부 저항(RZQ)의 저항값과 실질적으로 같은(또는, 가까운) 값에 부합시킨 대응하는 제어 신호(CODEN, CODEP)를 메모리 디바이스의 출력 회로에 제공함으로써, 상술한 출력 회로의 출력 임피던스를 최적화 할 수 있다.
도 4는, 본 발명의 다른 실시 형태에 따른 도 1에 도시한 임피던스 캘리브레이션 회로(100)의 부분적 회로 개략도이다. 도 1 및 도 4를 참조하면, 도 1에 도시한 임피던스 캘리브레이션 회로(100)는, 신호 포맷 컨버터(signal format converter)(440)를 더 포함해도 무방하다. 본 실시 형태의 신호 포맷 컨버터(440)는, D/A 컨버터(Digital to analog converter, DAC)여도 무방하다.
본 실시 형태에서, 신호 포맷 컨버터(440)는, 연산 회로(133)에 접속되어, 제어 신호(CODEP, CODEN)를 수신할 수 있다. 도 1의 실시 형태와 다른 것은, 본 실시 형태에서, 연산 회로(133)가 이분 탐색을 실행한 후, 신호 포맷 컨버터(440)는, 디지털 형식의 제어 신호(CODEP)를 아날로그 형식의 제어 신호(AP)로 변환할 수 있고, 또한 제어 신호(AP)를 캘리브레이션 회로(110)의 트랜지스터(M1) 및 캘리브레이션 회로(120)의 트랜지스터(M2)에 생성할 수 있다. 상대적으로, 신호 포맷 컨버터(440)는, 디지털 형식의 제어 신호(CODEN)를 아날로그 형식의 제어 신호(AN)로 변환할 수 있고, 또한 제어 신호(AN)를 캘리브레이션 회로(120)의 트랜지스터(M3)에 생성할 수 있다.
따라서, 본 실시 형태에서, 캘리브레이션 회로(110)는, 제어 신호(AP) 및 외부 저항(RZQ)의 저항값에 기초하여, 전압(VZQ)의 전압값을 조정할 수 있고, 또한 캘리브레이션 회로(120)는, 제어 신호(AP, AN)에 기초하여, 전압(VNZQ)의 전압값을 조정할 수 있다.
연산 회로(133)가 이분 탐색에 의해 제어 신호(CODEP, CODEN)의 복수의 비트를 조정하는 조작의 상세에 대해서는, 도 1의 실시 형태의 관련 설명을 참조해 유추할 수 있기 때문에, 여기에서는 설명을 생략한다.
이상과 같이, 본 발명의 실시 형태에서의 임피던스 캘리브레이션 회로는, 제1 캘리브레이션 회로를 이용하여, 제1 제어 신호에 기초하여 제1 트랜지스터의 저항값을 캘리브레이션 함으로써, 제1 트랜지스터의 저항값을 외부 저항의 저항값과 같은 값으로 할 수 있고, 동시에, 제2 캘리브레이션 회로를 이용하여, 제1 및 제2 제어 신호에 기초하여 제2 및 제3 트랜지스터의 저항값을 캘리브레이션 함으로써, 제2 및 제3 트랜지스터의 저항값을 마찬가지로 외부 저항의 저항값과 같은 값으로 할 수 있다. 이처럼 해서, 임피던스 캘리브레이션 회로는, 동시에, 제1∼제3 트랜지스터의 저항값을 외부 저항의 저항값과 실질적으로 같은 값에 부합시킨 대응하는 제1 및 제2 제어 신호를 메모리 디바이스의 출력 회로에 제공함으로써, 상술한 출력 회로의 출력 임피던스를 최적화하고, 임피던스 캘리브레이션 회로의 처리 시간을 유효하게 줄일 수 있다.
100: 임피던스 캘리브레이션 회로
110, 120: 캘리브레이션 회로
130: 제어 회로
131, 132: 비교기
133: 연산 회로
440: 신호 포맷 컨버터
AP, AN, CODEP, CODEN: 제어 신호
COMP1, COMP2: 비교 결과
GND: 접지 전압
M1~M3: 트랜지스터
P1: 절점(節点)
RZQ: 외부 저항
VDD: 동작 전압
VZQ, VNZQ: 전압
VREF: 기준 전압
ZQPAD: 캘리브레이션 패드
ZQCLK: 클록 신호

Claims (8)

  1. 임피던스 캘리브레이션 회로에 있어서,
    캘리브레이션 패드를 통해 외부 저항에 접속되고, 제1 제어 신호 및 상기 외부 저항의 저항 값에 기초하여 제1 전압을 생성하는 제1 캘리브레이션 회로;
    상기 제1 제어 신호 및 제2 제어 신호에 기초하여 제2 전압을 생성하는 제2 캘리브레이션 회로; 및
    상기 제1 전압과 기준 전압을 비교하여 제1 비교 결과를 획득하고, 동시에 상기 제1 전압과 상기 제2 전압을 비교하여 제2 비교 결과를 획득하고, 상기 제1 비교 결과에 기초하여 상기 제1 제어 신호를 생성하고, 상기 제2 비교 결과에 기초하여 상기 제1 제어 신호보다 늦게 또는 상기 제1 제어 신호와 동시에 상기 제2 제어 신호를 생성하는 제어 회로
    를 포함하고,
    상기 제1 캘리브레이션 회로는,
    제1 단자가 동작 전압에 접속되고, 제2 단자가 상기 캘리브레이션 패드에 접속되고, 제어 단자가 상기 제1 제어 신호를 수신하는 제 1 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터는,
    상기 제1 제어 신호에 기초하여 상기 제1 트랜지스터의 저항값을 조정하도록 구성되고,
    상기 제2 캘리브레이션 회로는,
    제1 단자가 상기 동작 전압에 접속되고, 제어 단자가 상기 제1 제어 신호를 수신하는 제2 트랜지스터, 및
    제1 단자가 접지 전압에 접속되고, 제2 단자가 상기 제2 트랜지스터의 제2 단자에 접속되고, 제어 단자가 상기 제2 제어 신호를 수신하는 제3 트랜지스터
    를 포함하고,
    상기 제2 트랜지스터는,
    상기 제1 제어 신호에 기초하여 상기 제2 트랜지스터의 저항값을 조정하도록 구성되고,
    상기 제3 트랜지스터는,
    상기 제2 제어 신호에 기초하여 상기 제3 트랜지스터의 저항값을 조정하도록 구성된
    임피던스 캘리브레이션 회로.
  2. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    P형 트랜지스터이고,
    상기 제3 트랜지스터는,
    N형 트랜지스터인
    임피던스 캘리브레이션 회로.
  3. 제1항에 있어서,
    상기 기준 전압의 전압값은,
    동작 전압의 전압값의 절반(half)인
    임피던스 캘리브레이션 회로.
  4. 제1항에 있어서,
    상기 제어 회로는,
    제1 입력 단자가 상기 제1 전압을 수신하고, 제2 입력 단자가 상기 기준 전압을 수신하고, 출력 단자에서 상기 제1 비교 결과를 생성하는 제1 비교기,
    제1 입력 단자가 상기 제2 전압을 수신하고, 제2 입력 단자가 상기 제1 전압을 수신하고, 출력 단자에서 상기 제2 비교 결과를 생성하는 제2 비교기, 및
    상기 제1 비교 결과 및 상기 제2 비교 결과를 수신하고, 상기 제1 비교 결과에 기초하여 상기 제1 제어 신호를 생성하고, 상기 제2 비교 결과에 기초하여 상기 제2 제어 신호를 생성하는 연산 회로
    를 포함하는 임피던스 캘리브레이션 회로.
  5. 제4항에 있어서,
    상기 연산 회로는,
    상기 제1 비교 결과에 기초하여 상기 제1 제어 신호를 생성하고, 상기 제2 비교 결과에 기초하여 상기 제2 제어 신호를 생성하기 위하여, 이분 탐색(binary search)을 수행하도록 구성된
    임피던스 캘리브레이션 회로.
  6. 제5항에 있어서,
    상기 연산 회로는,
    상기 제1 비교 결과의 전압값에 기초하여, 상기 제1 제어 신호의 복수의 비트의 각각을 차례대로 비트마다 조정하고,
    상기 제2 비교 결과의 전압값에 기초하여, 상기 제2 제어 신호의 복수의 비트의 각각을 차례대로 비트마다 조정하는
    임피던스 캘리브레이션 회로.
  7. 제1항에 있어서,
    상기 제어 회로에 접속되고, 상기 제1 제어 신호의 포맷 및 상기 제2 제어 신호의 포맷을 변환하도록 구성된 신호 포맷 컨버터
    를 더 포함하는 임피던스 캘리브레이션 회로.
  8. 제7항에 있어서,
    상기 신호 포맷 컨버터는,
    D/A 컨버터인
    임피던스 캘리브레이션 회로.
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