TWI723887B

TWI723887B - 阻抗校正電路

Info

Publication number: TWI723887B
Application number: TW109117563A
Authority: TW
Inventors: 道岡義久
Original assignee: 華邦電子股份有限公司
Priority date: 2020-05-26
Filing date: 2020-05-26
Publication date: 2021-04-01
Also published as: TW202145211A

Abstract

一種阻抗校正電路。阻抗校正電路包括第一校正電路、第二校正電路以及控制電路。第一校正電路適於通過校正接墊耦接至外接電阻，並依據第一控制信號以及外接電阻的電阻值以產生第一電壓。第二校正電路依據第一控制信號以及第二控制信號以產生第二電壓。控制電路用以比較第一電壓以及參考電壓以獲得第一比較結果，以及比較第一電壓以及第二電壓以獲得第二比較結果，並且依據第一比較結果以產生第一控制信號，並依據第二比較結果以產生第二控制信號。

Description

阻抗校正電路

本發明是有關於一種記憶體裝置，且特別是有關於一種阻抗校正電路。

在習知的記憶體技術中，當介於記憶體裝置間的傳輸線的輸出阻抗以及記憶體裝置的輸出電路的輸出阻抗無法相互匹配時，傳輸至輸出電路的信號將會發生信號反射的問題，進而影響記憶體裝置間的信號或資料傳輸的品質。

因此，記憶體裝置通常會執行ZQ校正操作，來產生出能夠最佳化輸出電路的輸出阻抗的控制信號，以使輸出電路得以通過此控制信號來精準地控制阻抗值，並使記憶體裝置間的傳輸線的輸出阻抗以及輸出電路的輸出阻抗能夠相互匹配。然而，習知技術通常必須先針對校正電路中的上拉電路進行校正，以獲得用以最佳化輸出電路的上拉電路的控制信號之後，才能夠接著針對校正電路中的下拉電路進行校正，以獲得用以最佳化輸出電路的下拉電路的控制信號。

在此情況下，習知的記憶體裝置在執行ZQ校正操作時，將會花費較長的校正時間，進而影響了記憶體裝置的操作品質。

本發明提供一種阻抗校正電路，能夠同時對第一校正電路以及第二校正電路進行校正動作，以獲得用以最佳化記憶體裝置的輸出電路的輸出阻抗的控制信號，進而有效地降低阻抗校正電路的處理時間。

本發明的阻抗校正電路包括第一校正電路、第二校正電路以及控制電路。第一校正電路適於通過校正接墊耦接至外接電阻，並依據第一控制信號以及外接電阻的電阻值以產生第一電壓。第二校正電路依據第一控制信號以及第二控制信號以產生第二電壓。控制電路用以比較第一電壓以及參考電壓以獲得第一比較結果，以及比較第一電壓以及第二電壓以獲得第二比較結果，並且依據第一比較結果以產生第一控制信號，並依據第二比較結果以產生第二控制信號。

基於上述，本發明諸實施例所述阻抗校正電路可利用第一校正電路依據第一控制信號來校正第一電晶體的電阻值，以使第一電晶體的電阻值相同於外接電阻的電阻值，並且同時利用第二校正電路依據第一以及第二控制信號來校正第二以及第三電晶體的電阻值，以使第二以及第三電晶體的電阻值同樣能夠相同於外接電阻的電阻值。如此一來，阻抗校正電路可以同時將符合第一至第三電晶體的電阻值實質上相同於外接電阻的電阻值所對應的第一以及第二控制信號提供至記憶體裝置的輸出電路，以最佳化所述輸出電路的輸出阻抗，並有效地降低阻抗校正電路的處理時間。

圖1是依照本發明一實施例的阻抗校正電路100的電路示意圖。請參照圖1，阻抗校正電路100包括校正電路110、120以及控制電路130。在本實施例中，阻抗校正電路100可以被設置於記憶體裝置中，並且阻抗校正電路100所產生的控制信號CODEP、CODEN可以被提供至記憶體裝置的輸出電路，以最佳化所述輸出電路的輸出阻抗。藉此，所述輸出電路的輸出阻抗即可藉由最佳化的控制信號CODEP、CODEN來調整至最佳值。

在本實施例中，校正電路110包括電晶體M1。電晶體M1的第一端耦接至操作電壓VDD，電晶體M1的第二端通過校正接墊ZQPAD耦接至外接電阻RZQ。其中，校正電路110可以依據控制信號CODEP以及外接電阻RZQ的電阻值以產生電壓VZQ。

在本實施例中，校正電路120包括電晶體M2以及電晶體M3。電晶體M2的第一端耦接至操作電壓VDD，電晶體M2的控制端接收控制信號CODEP。電晶體M3的第一端耦接至接地電壓GND，電晶體M3的第二端耦接至電晶體M2的第二端，電晶體M3的控制端接收控制信號CODEN。其中，校正電路120可以依據控制信號CODEP以及控制信號CODEN來產生電壓VNZQ。

特別一提的是，本實施例的校正電路110以及校正電路120可以實質地具有相同於記憶體裝置的輸出電路之設置，並且校正電路110以及校正電路120可以具有等效於記憶體裝置的輸出電路之電壓對電流的特性。其中，本實施例的電晶體M1以及電晶體M2可以是以P型電晶體來實施，而電晶體M3可以是以N型電晶體來實施，但本發明並不限於此。此外，本實施例的外接電阻RZQ可以具有滿足記憶體裝置的輸出電路之需求的電阻值。

另一方面，控制電路130耦接至校正接墊ZQPAD以及校正電路120。在本實施例中，控制電路130包括比較器131、132以及運算電路133。比較器131的第一輸入端（亦即，非反相輸入端）耦接至校正接墊ZQPAD，以接收電壓VZQ，比較器131的第二輸入端（亦即，反相輸入端）接收參考電壓VREF。並且，比較器131可通過比較電壓VZQ以及參考電壓VREF以於其輸出端產生比較結果COMP1。其中，本實施例的參考電壓VREF的電壓值可以被設定為操作電壓VDD的電壓值的一半，但本發明並不限於此。

比較器132的第一輸入端（亦即，非反相輸入端）耦接至校正電路120，以接收電壓VNZQ，比較器132的第二輸入端（亦即，反相輸入端）耦接至校正接墊ZQPAD，以接收電壓VZQ。並且，比較器132可通過比較電壓VZQ以及電壓VNZQ以於其輸出端產生比較結果COMP2。

另一方面，運算電路133耦接至比較器131的輸出端以及比較器132的輸出端，以分別接收比較結果COMP1以及比較結果COMP2。並且，運算電路133可依據比較結果COMP1以產生控制信號CODEP，以及依據比較結果COMP2以產生控制信號CODEN。

關於阻抗校正電路100的操作細節，具體而言，本實施例的阻抗校正電路100具有用以執行ZQ校正操作的校正接墊ZQPAD。由於校正接墊ZQPAD可經由外接電阻RZQ耦接至接地電壓GND，且校正電路110的電晶體M1被設置於操作電壓VDD以及校正接墊ZQPAD之間，因此，校正電路110可以依據控制信號CODEP，以將校正接墊ZQPAD上的電壓VZQ的電壓值調整為操作電壓VDD的電壓值的一半，藉以使得電晶體M1的電阻值可以實質上相等（或近似）於外接電阻RZQ的電阻值。

進一步來說，當比較器131通過比較電壓VZQ以及參考電壓VREF而產生指示為電壓VZQ的電壓值不等於參考電壓VREF（亦即，操作電壓VDD的電壓值的一半）的電壓值的比較結果COMP1時，表示電晶體M1的電阻值尚未相等（或近似）於外接電阻RZQ的電阻值。此時，運算電路133會依據此比較結果COMP1來通過執行二元搜尋法（Binary Search），以進一步的計算出能夠使校正接墊ZQPAD上的電壓VZQ的電壓值相等（或近似）操作電壓VDD的電壓值的一半所對應的控制信號CODEP。

詳細來說，假設本實施例的控制信號CODEP是以7個位元的二進制形式來表示，當比較器131產生指示為電壓VZQ的電壓值不等於參考電壓VREF的電壓值的比較結果COMP1時，運算電路133可以依據當前的比較結果COMP1的電壓值，而逐位元調整控制信號CODEP的多個位元。

舉例來說，當阻抗校正電路100依據比較結果COMP1而判斷出電壓VZQ與參考電壓VREF之間的電壓差值相差較大時，運算電路133可以調整控制信號CODEP的最高有效位元（Most Significant Bit，MSB），並將調整後的控制信號CODEP提供至校正電路110。接著，校正電路110可依據調整後的控制信號CODEP，以相對較大的調整幅度來調高或調低電壓VZQ的電壓值，以使電壓VZQ的電壓值可以逼近於參考電壓VREF的電壓值。

相對的，當阻抗校正電路100依據比較結果COMP1而判斷出電壓VZQ與參考電壓VREF之間的電壓差值相差較小時，運算電路133可以調整控制信號CODEP的最低有效位元（Least Significant Bit，LSB），並將調整後的控制信號CODEP提供至校正電路110。接著，校正電路110可依據調整後的控制信號CODEP，以相對較小的調整幅度來調高或調低電壓VZQ的電壓值，以使電壓VZQ的電壓值可以實質上相等（或近似）於參考電壓VREF的電壓值。

換言之，在電壓VZQ的電壓值尚未實質上相等（或近似）於參考電壓VREF的電壓值的情況下，本實施例的運算電路133可以視電壓VZQ與參考電壓VREF之間的電壓差值大小，以依序的依據比較結果COMP1而將控制信號CODEP由高位元調整至低位元，使得校正電路110可依據調整後的控制信號CODEP來微調校正接墊ZQPAD上的電壓VZQ，直到校正電路110可依據調整後的控制信號CODEP而將電壓VZQ的電壓值實質上相等（或近似）於參考電壓VREF的電壓值（亦即，電晶體M1的電阻值調整為實質上相等（或近似）於外接電阻RZQ的電阻值）為止。

值得一提的是，當電壓VZQ的電壓值穩定地接近於參考電壓VREF的電壓值時，運算電路133會固定此狀態下的控制信號CODEP，並將此狀態下所對應的控制信號CODEP提供至校正電路110的電晶體M1以及校正電路120的電晶體M2，藉以固定電晶體M1以及電晶體M2的電阻值，以使電晶體M1以及電晶體M2的電阻值被固定在外接電阻RZQ的電阻值。

另一方面，在校正電路120中，由於電晶體M2以及電晶體M3是串聯耦接於操作電壓VDD以及接地電壓GND之間，因此，校正電路120可以依據控制信號CODEP以及控制信號CODEN，以將節點P1上的電壓VNZQ的電壓值調整為操作電壓VDD的電壓值的一半，藉以使得電晶體M3的電阻值可以實質上相等（或近似）於電晶體M2的電阻值。

詳細來說，在運算電路133固定控制信號CODEP的狀態，以使電晶體M1以及電晶體M2可以共同依據此控制信號CODEP而被調整為相同於外接電阻RZQ的電阻值的同時，比較器132會進一步的通過比較校正接墊ZQPAD上的電壓VZQ以及節點P1上的電壓VNZQ，以產生比較結果COMP2。

進一步來說，當比較器132通過比較電壓VZQ以及電壓VNZQ而產生指示為電壓VNZQ的電壓值不等於電壓VZQ（亦即，操作電壓VDD的電壓值的一半）的電壓值的比較結果COMP2時，表示電晶體M3的電阻值尚未相等（或近似）於電晶體M2的電阻值。此時，運算電路133會依據此比較結果COMP2來通過執行二元搜尋法，以進一步的計算出能夠使電壓VNZQ的電壓值相等（或近似）電壓VZQ的電壓值所對應的產生控制信號CODEN。

具體而言，假設本實施例的控制信號CODEN是以7個位元的二進制形式來表示，當比較器132產生指示為電壓VNZQ的電壓值不等於電壓VZQ的電壓值的比較結果COMP2時，運算電路133可以依據當前的比較結果COMP2的電壓值，而逐位元調整控制信號CODEN的多個位元。

舉例來說，當阻抗校正電路100依據比較結果COMP2而判斷出電壓VNZQ與電壓VZQ之間的電壓差值相差較大時，運算電路133可以調整控制信號CODEN的最高有效位元，並將調整後的控制信號CODEN提供至校正電路120的電晶體M3。接著，電晶體M3可依據調整後的控制信號CODEN，以相對較大的調整幅度來調高或調低電壓VNZQ的電壓值，以使電壓VNZQ的電壓值可以逼近於電壓VZQ的電壓值。

相對的，當阻抗校正電路100依據比較結果COMP2而判斷出電壓VNZQ與電壓VZQ之間的電壓差值相差較小時，運算電路133可以調整控制信號CODEN的最低有效位元，並將調整後的控制信號CODEN提供至校正電路120的電晶體M3。接著，電晶體M3可依據調整後的控制信號CODEN，以相對較小的調整幅度來調高或調低電壓VNZQ的電壓值，以使電壓VNZQ的電壓值可以實質上相等（或近似）於電壓VZQ的電壓值。

換言之，在電壓VNZQ的電壓值尚未實質上相等（或近似）於電壓VZQ的電壓值的情況下，本實施例的運算電路133可以視電壓VNZQ與電壓VZQ之間的電壓差值大小，以依序的依據比較結果COMP2而將控制信號CODEN由高位元調整至低位元，使得校正電路120可依據調整後的控制信號CODEP以及控制信號CODEN來微調節點P1上的電壓VNZQ，直到校正電路120可依據調整後的控制信號CODEP以及控制信號CODEN而將電壓VNZQ的電壓值實質上相等（或近似）於電壓VZQ的電壓值（亦即，電晶體M3的電阻值調整為實質上相等（或近似）於電晶體M2的電阻值）為止。

特別一提的是，當電壓VNZQ的電壓值穩定地接近於電壓VZQ的電壓值時，運算電路133會固定此狀態下的控制信號CODEN，並將此狀態下所對應的控制信號CODEN提供至校正電路120的電晶體M3，藉以固定電晶體M3的電阻值，以使電晶體M2被固定在外接電阻RZQ的電阻值。

對此，請同時參照圖1以及圖2，圖2是依照本發明一實施例的控制信號CODEP、CODEN的時序圖。在本實施例中，阻抗校正電路100可通過外部的時脈產生器（Clock Generator）或是振盪器（Oscillator）（未繪示）來產生時脈信號ZQCLK。並且，阻抗校正電路100可依據時脈信號ZQCLK的時序狀態來執行ZQ校正操作。

具體而言，阻抗校正電路100可以在記憶體裝置執行完成ZQ校正操作的設定週期之後，開始進行ZQ校正操作。在圖1以及圖2的實施例中，由於比較器131的第一輸入端（亦即，非反相輸入端）以及比較器132的第二輸入端（亦即，反相輸入端）為共同接收校正接墊ZQPAD上的電壓VZQ。因此，在一些設計需求下（在一些實施例中），比較器131以及比較器132可以同時產生出比較結果COMP1以及比較結果COMP2，以使運算電路133可以同時依據比較結果COMP1、COMP2的電壓值，來通過二元搜尋法以對控制信號CODEP、CODEN的多個位元進行調整。

在此情況下，本實施例的阻抗校正電路100可以同時對校正電路110的電晶體M1以及校正電路120的電晶體M2、M3進行校正動作，以使這些電晶體M1～M3的電阻值可以依據調整後的控制信號CODEN、CODEP而實質上相等（或近似）於外接電阻RZQ的電阻值，進而有效地降低阻抗校正電路100的處理時間。同時，阻抗校正電路100可以將符合電晶體M1～M3的電阻值實質上相等（或近似）於外接電阻RZQ的電阻值所對應的控制信號CODEN、CODEP提供至記憶體裝置的輸出電路，以最佳化所述輸出電路的輸出阻抗。

圖3是依照本發明另一實施例的控制信號CODEP、CODEN的時序圖。請同時參照圖1以及圖3，在本實施例中，由於校正電路120需依據調整後的控制信號CODEN而將電壓VNZQ調整為電壓VZQ的電壓值，以使電晶體M3的電阻值能夠實質上相同於電晶體M2的電阻值，因此，當電壓VZQ的電壓值被改變時，電壓VNZQ的電壓值勢必會被一定程度的調整。

在此情況下，在校正電路120中，電晶體M3的第二端（亦即，汲極端）以及第一端（亦即，源極端）之間的電壓差可能會受到電壓VNZQ的電壓值變動的影響，而導致所述電壓差的設定值發生不正確的現象，進而影響電晶體M3無法操作於線性區。

因此，在另一些設計需求下（在另一些實施例中），本實施例的運算電路133可以通過延後產生控制信號CODEN（例如是，等到控制信號CODEP的最高有效位元以及第6個位元被輸出時，控制信號CODEN才接續的被產生，但本發明並不限於此），以先對電晶體M1、M2的電阻值進行校正之後，再對電晶體M3的電阻值進行校正的方式，來執行ZQ校正操作。

相同的，阻抗校正電路100亦可將符合電晶體M1～M3的電阻值實質上相等（或近似）於外接電阻RZQ的電阻值所對應的控制信號CODEN、CODEP提供至記憶體裝置的輸出電路，以最佳化所述輸出電路的輸出阻抗。

圖4是依照本發明另一實施例說明圖1所示的阻抗校正電路100的局部電路示意圖。請參照圖1以及圖4，圖1所示的阻抗校正電路100可以更包括信號格式轉換器440。其中，本實施例的信號格式轉換器440可以為數位類比轉換器（Digital to analog converter，DAC）。

在本實施例中，信號格式轉換器440可以耦接至運算電路133，以接收控制信號CODEP、CODEN。不同於圖1實施例的是，在本實施例中，在運算電路133執行完成二元搜尋法之後，信號格式轉換器440可以將具有數位形式的控制信號CODEP轉換為具有類比形式的控制信號AP，並且將控制信號AP產生至校正電路110的電晶體M1以及校正電路120的電晶體M2。相對的，信號格式轉換器440可以將具有數位形式的控制信號CODEN轉換為具有類比形式的控制信號AN，並且將控制信號AN產生至校正電路120的電晶體M3。

因此，在本實施例中，校正電路110可依據控制信號AP以及外接電阻RZQ的電阻值以調整電壓VZQ的電壓值，並且校正電路120可依據控制信號AP、AN以調整電壓VNZQ的電壓值。

關於運算電路133通過二元搜尋法以對控制信號CODEP、CODEN的多個位元進行調整的操作細節，可參照圖1實施例的相關說明來類推，故不再贅述。

綜上所述，本發明所述阻抗校正電路可利用第一校正電路依據第一控制信號來校正第一電晶體的電阻值，以使第一電晶體的電阻值相同於外接電阻的電阻值，並且同時利用第二校正電路依據第一以及第二控制信號來校正第二以及第三電晶體的電阻值，以使第二以及第三電晶體的電阻值同樣能夠相同於外接電阻的電阻值。如此一來，阻抗校正電路可以同時將符合第一至第三電晶體的電阻值實質上相同於外接電阻的電阻值所對應的第一以及第二控制信號提供至記憶體裝置的輸出電路，以最佳化所述輸出電路的輸出阻抗，並有效地降低阻抗校正電路的處理時間。

100:阻抗校正電路 110、120:校正電路 130:控制電路 131、132:比較器 133:運算電路 440:信號格式轉換器 AP、AN、CODEP、CODEN:控制信號 COMP1、COMP2:比較結果 GND:接地電壓 M1～M3:電晶體 P1:節點 RZQ:外接電阻 VDD:操作電壓 VZQ、VNZQ:電壓 VREF:參考電壓 ZQPAD:校正接墊 ZQCLK:時脈信號

圖1是依照本發明一實施例的阻抗校正電路的電路示意圖。圖2是依照本發明一實施例的控制信號的時序圖。圖3是依照本發明另一實施例的控制信號的時序圖。圖4是依照本發明另一實施例說明圖1所示的阻抗校正電路的局部電路示意圖。

100:阻抗校正電路

110、120:校正電路

130:控制電路

131、132:比較器

133:運算電路

CODEP、CODEN:控制信號

COMP1、COMP2:比較結果

GND:接地電壓

M1~M3:電晶體

P1:節點

RZQ:外接電阻

VDD:操作電壓

VZQ、VNZQ:電壓

VREF:參考電壓

ZQPAD:校正接墊

Claims

一種阻抗校正電路，包括：第一校正電路，適於通過校正接墊耦接至外接電阻，並依據第一控制信號以及所述外接電阻的電阻值以產生第一電壓；第二校正電路，依據所述第一控制信號以及第二控制信號以產生第二電壓；以及控制電路，用以比較所述第一電壓以及參考電壓以獲得第一比較結果，以及比較所述第一電壓以及所述第二電壓以獲得第二比較結果，並且依據所述第一比較結果以產生所述第一控制信號，並依據所述第二比較結果以產生所述第二控制信號。
如請求項1所述的阻抗校正電路，其中所述第一校正電路包括：第一電晶體，其第一端耦接至操作電壓，其第二端耦接至所述校正接墊，其控制端接收所述第一控制信號，並依據所述第一控制信號以調整所述第一電晶體的電阻值。
如請求項2所述的阻抗校正電路，其中所述第二校正電路包括：第二電晶體，其第一端耦接至所述操作電壓，其控制端接收所述第一控制信號，並依據所述第一控制信號以調整所述第二電晶體的電阻值；以及第三電晶體，其第一端耦接至接地電壓，其第二端耦接至所述第二電晶體的第二端，其控制端接收所述第二控制信號，並依據所述第二控制信號以調整所述第三電晶體的電阻值。
如請求項3所述的阻抗校正電路，其中所述第一電晶體以及所述第二電晶體為P型電晶體，且所述第三電晶體為N型電晶體。
如請求項1所述的阻抗校正電路，其中所述參考電壓的電壓值為操作電壓的電壓值的一半。
如請求項1所述的阻抗校正電路，其中所述控制電路包括：第一比較器，其第一輸入端接收所述第一電壓，其第二輸入端接收所述參考電壓，以於所述第一比較器的輸出端產生所述第一比較結果；第二比較器，其第一輸入端接收所述第二電壓，其第二輸入端接收所述第一電壓，以於所述第二比較器的輸出端產生所述第二比較結果；運算電路，接收所述第一比較結果以及所述第二比較結果，並且依據所述第一比較結果以產生所述第一控制信號，以及依據所述第二比較結果以產生所述第二控制信號。
如請求項6所述的阻抗校正電路，其中所述運算電路用以執行二元搜尋法以依據所述第一比較結果產生所述第一控制信號，以及依據所述第二比較結果產生所述第二控制信號。
如請求項7所述的阻抗校正電路，其中所述運算電路依序依據所述第一比較結果的電壓值逐位元調整所述第一控制信號的多個位元，並且依據所述第二比較結果的電壓值逐位元調整所述第二控制信號的多個位元。
如請求項1所述的阻抗校正電路，還包括：信號格式轉換器，耦接至所述控制電路，並用以對所述第一控制信號以及所述第二控制信號進行格式轉換。
如請求項9所述的阻抗校正電路，其中所述信號格式轉換器為數位類比轉換器。