JP3475870B2 - インピーダンス調整回路 - Google Patents
インピーダンス調整回路Info
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Description
係り、特に出力バッファ回路のインピーダンス調整回路
に関する。
の出力バッファ回路は、例えば、出力バッファの出力に
抵抗を大規模集積回路(LSI)に内蔵したり、LSI
外部に付加したりする必要があった。これは、高速な処
理が行われるインタフェースにおいて、送信回路、受信
回路、LSI(大規模集積回路)間は、伝送線路として
の取り扱いが要求され、インピ−ダンス整合を行なうこ
とが必要である。なぜならば、伝送線路と負荷とのイン
ピーダンスの整合がとれていない場合、反射波が生じ、
この反射波によって入力バッファ回路が誤動作する可能
性があるからである。
合回路においては、従来、出力バッファの出力側に抵抗
を接続していた。例えば、抵抗をLSIの内部に装備す
る方法と、LSIの外部に接続する方法がある。
MOS(金属酸化膜半導体)トランジスタの抵抗値が、
温度の変動、電源電圧の変動および製造プロセスによる
影響を受けやすいため、MOSトランジスタのサイズを
大きくする必要があった。しかし、MOSトランジスタ
のサイズを大きくすると、LSIの内部領域における収
容性の悪化、貫通電流の増加によるノイズの発生、消費
電力の増加等、大きな悪影響を及ぼしていた。このた
め、LSIの外部に抵抗素子を接続する方法が一般的に
行われている。この方法では、LSIの外部に、温度の
変動、製造プロセスの影響等を受けにくい抵抗素子を接
続し、LSIの内部にはインピーダンスの整合を行なう
ための調整回路が設けられる。
S(相補型金属酸化膜半導体)を使用して、インピーダ
ンス調整を行う場合、まず、伝送線路に対しインピーダ
ンス調整を行うための外部抵抗素子をLSIの外部に接
続する必要があったので、外部抵抗素子をLSI外部に
接続するためのLSI電極パッドをLSI内部に設ける
必要があった。また、PMOS(P型金属酸化膜半導
体)とNMOS(N型金属酸化膜半導体)の抵抗値には
バラツキがあるため、PMOS側とNMOS側の両方に
ついてインピーダンス調整を行う必要がある。従って、
PMOS側とNMOS側について、LSI電極パッドを
それぞれ設ける必要があった。従って、LSI内部に
は、複数のLSI電極パッド(集積回路外部端子)が必
要であったために、LSIの内部領域の収容性が悪くな
るという問題点があった。
もので、その目的は、インピーダンス調整精度を落とさ
ずに、LSI電極パッド数を削減したインピーダンス調
整回路を提供することにある。
めに、請求項1記載の発明は、相補型金属酸化膜半導体
による集積回路の出力インピーダンスを調整するインピ
ーダンス調整回路において、該集積回路に接続される負
荷に応じた第1および第2の抵抗と、前記第1、第2の
抵抗が直列に接続される接続点の電位と、予め設定され
た第1の参照電位とを比較する第1の比較器と、クロッ
ク信号に合わせて前記第1の比較器の比較結果に応じた
カウントを行い、カウント値を出力する第1のカウンタ
と、前記第1、第2の抵抗の接続点とグランドとの間に
設けられ、外部から供給される信号が動作指示をしてい
る場合に、前記第1のカウンタから出力されるカウント
値に応じて抵抗値が変化する第1の抵抗構成部と、前記
第1、第2の抵抗の接続点の電位と、予め設定された第
2の参照電位とを比較する第2の比較器と、クロック信
号に合わせて前記第2の比較器の比較結果に応じたカウ
ントを行い、カウント値を出力する第2のカウンタと、
前記第1、第2の抵抗の接続点と電源との間に設けら
れ、前記外部から供給される信号が停止指示をしている
場合に、前記第2のカウンタから出力されるカウント値
に応じて抵抗値が変化する第2の抵抗構成部と、前記集
積回路に接続され、該集積回路から入力される信号がハ
イの場合に動作状態となり、前記第1のカウンタから出
力されるカウント値に応じて抵抗値が変化する第3の抵
抗構成部と、前記集積回路に接続され、該集積回路から
入力される信号がローの場合に動作状態となり、前記第
2のカウンタから出力されるカウント値に応じて抵抗値
が変化する第4の抵抗構成部と、を有し、前記第3の抵
抗構成部と第4の抵抗構成部とが直列に接続されている
ことを特徴とする。
ンピーダンス調整回路において、前記第1の抵抗構成部
が、並列に接続された複数のN型金属酸化膜半導体によ
って構成されていることを特徴とする。請求項3記載の
発明は、請求項1ないし請求項2記載のインピーダンス
調整回路において、前記第2の抵抗構成部が、並列に接
続された複数のP型金属酸化膜半導体によって構成され
ていることを特徴とする。
実施の形態について説明する。図1は、この発明の第一
の実施形態によるインピーダンス調整回路の構成を示す
概略ブロック図である。この図において、1は、ICチ
ップの内部と外部を接続するためのLSI電極パッドで
ある。R1およびR2は、LSIの外部に接続された外
部抵抗である。外部抵抗R1は、LSI電極パッド1と
電圧VDDの間に接続されており、外部抵抗R2は、L
SI電極パッド1とGND(グランド)の間に接続され
ている。また、これらの外部抵抗R1、R2の抵抗値は
LSI出力端子51に接続される負荷に応じて決定され
る。
NMOSアレイ15で構成された出力NMOS用A/D
コンバータである。比較器11は、LSI電極パッド1
に接続されたノードAの電位と、参照電位Vaの電位を
比較し、比較結果がノードAの電位が参照電位Vaの電
位より高い場合は“HI”を、低い場合は“LOW”を
UP/DOWNカウンタ13へ出力する。
り、比較器11の出力信号が“HI”の場合はカウント
アップし、“LOW”の場合はカウントダウンする。な
お、カウント値が「000」の場合は、カウントダウン
は行なわず、また、カウント値が「111」の場合は、
カウントアップは行なわない。このカウントは、クロッ
ク信号C1が入力されたときに行われる。そして、この
カウント値は、NMOSアレイ15と、NMOS用カウ
ンタ値保持回路30へ出力される。
について説明する。NMOSアレイ15は、4つのN型
MOSがノードAとグランド間に並列形態に接続され
る。このNMOSN1〜N3のゲート端子は、それぞれ
アンドゲートAND1〜AND3の出力端子に接続され
ている。これらAND1〜AND3の一方の入力端子に
はイネーブル信号E1がそれぞれ入力され、その他方の
端子にはカウンタ13の出力が接続され、3ビットの各
ビットがそれぞれAND1〜AND3へ入力される。こ
のとき、上位ビットがAND1、下位ビットがAND3
へ対応している。また、これらのNMOSN1〜N3の
抵抗値は、重み付けされており、例えば、NMOSN1
はR10、NMOSN2は2R10、NMOSN3は4
R10である。そして、N4のゲートにはイネーブル信
号E1が入力され、この抵抗値はR15である。
構成され、一定時間経過する度に“HI”と”LOW
“が切り替わる信号である。NMOS用カウンタ値保持
回路30は、クロック信号C2のタイミングで、カウン
タ13から入力されるカウンタ値を読み込み、一時記憶
する。
整回路について説明する。20は、比較器21と、カウ
ンタ23と、PMOSアレイ25によって構成された出
力PMOS用A/Dコンバータである。比較器21は、
LSI電極パッド1に接続されたノードCの電位と、参
照電位Vbの電位を比較し、比較結果がノードCの電位
が参照電位Vbの電位より高い場合は"LOW“を、低
い場合は"HI“をUP/DOWNカウンタ23へ出力
する。
り、比較器21の出力信号が“HI”の場合はカウント
アップし、“LOW”の場合はカウントダウンする。な
お、カウント値が「000」の場合は、カウントダウン
は行なわず、また、カウント値が「111」の場合は、
カウントアップは行なわない。このカウントは、クロッ
ク信号C1が入力されたときに行われる。そして、この
カウント値は、PMOSアレイ25と、PMOS用カウ
ンタ値保持回路40へ出力される。
について説明する。PMOSアレイ25は、4つのP型
MOS(P1〜P4)が外部端子(電圧VDD)とノー
ドC間に並列形態に接続され、P1〜P3のゲート端子
は、それぞれナンドゲートNAND1〜NAND3の出
力端子に接続されている。これらNAND1〜NAND
3の一方の入力端子にはイネーブル信号E1がそれぞれ
入力され、その他方の端子にはカウンタ23の出力が接
続され、3ビットの各ビットがそれぞれNAND1〜N
AND3へ入力される。このとき、上位ビットがNAN
D3、下位ビットがNAND1へ対応している。また、
これらのPMOSP1〜P3の抵抗値は重み付けされて
おり、例えば、PMOSP1はR20、PMOSP2は
2R20、PMOSP3は4R20である。そして、P
4のゲートにはイネーブル信号E1が入力され、この抵
抗値はR25である。PMOS用カウンタ値保持回路4
0は、クロック信号C2のタイミングで、カウンタ23
から入力されるカウンタ値を読み込み、一時記憶する。
0について説明する。この図において、図2および図3
に対応する各部には、同一の符号を付け、その説明を省
略する。AND1〜AND3の一方の端子には、データ
入力端子へ接続され、内部領域から出力すべきデータが
入力される。また、AND1〜AND3の他方の端子に
は、NMOS用カウンタ値保持回路30の出力へ接続さ
れ、各ビットが1対1で入力される。このとき、上位ビ
ットがAND1、下位ビットがAND3へ対応してい
る。また、NAND1〜NAND3の一方の端子には、
データ入力端子へ接続され、内部領域からデータが入力
される。また、NAND1〜NAND3の他方の端子に
は、PMOS用カウンタ値保持回路40の出力へ接続さ
れ、各ビットが1対1で入力される。このとき、上位ビ
ットがNAND3、下位ビットがNAND1へ対応して
いる。さらに、図2のノードA、図3のノードCに対応
する端子は、LSI出力端子51へ共通に接続されてい
る。
説明する。なお、電源投入直後の各部の状態として、イ
ネーブル信号E1は“HI”とし、カウンタ13,23
の初期値は、「000」とする。
ブル信号E1が“HI”であるので、PMOSアレイ2
5のPMOSP1〜PMOSP4は、全てオフの状態に
なり、NMOSアレイ15が活性化される。そして、L
SI電極パッド1の電圧がノードAを介して比較器11
へ入力されると、比較器11は、ノードAの電位と参照
電位Vaの電位を比較する。ノードAの電位が高い場
合、比較器11は、比較結果“HI”をカウンタ13へ
出力する。
て、「000」から「001」へカウントアップし、N
MOS用カウンタ値保持回路30とNMOSアレイ15
へ出力する。NMOS用カウンタ値保持回路30は、ク
ロック信号C2が指示するタイミングでカウント値を
「000」から「001」へ更新し、カウント値を保持
し、このカウント値「001」を出力バッファ回路50
へ出力する
に応じた抵抗を構成する。すなわち、カウント値が「0
01」であるので、NMOSN3とNMOSN4がオン
になる。これにより、NMOSアレイ15の抵抗値は小
さくなり、ノードAの電位が低下する。そして、比較器
11は、電位が低下した後のノードAの電位と、参照電
位Vaを比較する。
合、比較器11は、比較結果“HI”をカウンタ13へ
出力する。カウンタ13は、クロック信号C1が指示す
るタイミングでカウント値「001」を「010」へカ
ウントアップし、NMOSアレイ15とNMOS用カウ
ンタ値保持回路30へ出力する。NMOS用カウンタ値
保持回路30は、クロック信号C2の指示を受けて、カ
ウント値「001」を「010」へ更新し、出力バッフ
ァ回路50へ出力し、データを保持する。
カウント値に応じた抵抗を構成する。この場合、カウン
ト値が「010」であるので、NMOSN2とNMOSN
4がオンになる。これにより、NMOSアレイ15の抵
抗値はさらに小さくなり、ノードAの電位がさらに低下
する。そして、比較器11は、電位が低下した後のノー
ドAの電位と、参照電位Vaを比較する。
り低くなったとすると、比較器11は、比較結果“LO
W”をカウンタ13へ出力する。カウンタ13は、クロ
ック信号C1が指示するタイミングで「010」から
「001」へカウントダウンし、NMOSアレイ15と
NMOS用カウンタ値保持回路30へ出力する。
ロック信号C2が指示するタイミングでカウント値を
「011」から「010」へ更新し、出力バッファ回路
50へ出力し、カウント値を保持する。そして、NMO
Sアレイ15は、カウント値に応じた抵抗を構成する。
この場合、カウント値が「010」へカウントダウンされ
ているので、抵抗値は大きくなり、ノードAの電位が上
がる。そして、比較器11は、電圧が上昇したノードA
の電位と、参照電位Vaの電位を比較し、イネーブル信
号E1が“LOW”になるまで上述の動作を繰り返す。
なった場合、出力NMOS用A/Dコンバータ10側に
おいては、NMOSアレイ15のNMOSN1〜NMO
SN4は、全てオフの状態になり、動作が停止する。N
MOSアレイ15が停止している間、NMOS用カウン
タ値保持回路30は、保持しているカウンタ値を出力バ
ッファ回路50へ出力する。
0側においては、PMOSアレイ25が活性化される。
そして、LSI電極パッド1の電圧がノードCを介して
比較器21へ入力されると、比較器21は、ノードCの
電位と参照電位Vbの電位を比較する。ノードCの電位
が低い場合、比較器21は、比較結果“HI”をカウン
タ23へ出力する。
て、「000」から「001」へカウントアップし、P
MOS用カウンタ値保持回路40とPMOSアレイ25
へ出力する。PMOS用カウンタ値保持回路40は、ク
ロック信号C2が指示するタイミングでカウント値を
「000」から「001」へ更新し、出力バッファ回路
50へ出力し、カウント値を保持する。
に応じた抵抗を構成する。この場合、カウント値が「0
01」であるので、PMOSP1とPMOSP4がオン
になる。これにより、PMOSアレイ25の抵抗値が小
さくなり、ノードCの電位は上がる。そして、比較器2
1は、電位が上がった後のノードCの電位と、参照電位
Vbを比較する。
低かった場合、比較器21は、比較結果“HI”をカウ
ンタ23へ出力する。カウンタ23は、クロック信号C
1が指示するタイミングで、カウント値「001」を
「010」へカウントアップし、PMOSアレイ25と
PMOS用カウンタ値保持回路40へ出力する。そし
て、PMOS用カウンタ値保持回路40は、クロック信
号C2の指示を受けて、カウント値「001」を「01
0」へ更新し、出力バッファ回路50へ出力し、データ
を保持する。
カウント値に応じて抵抗を構成する。この場合、カウン
ト値が「010」であるので、PMOSP2とPMOSP
4がオンになる。これにより、抵抗値は小さくなり、ノ
ードCの電位は上がる。そして、比較器21は、電位が
上昇した後のノードCの電位と、参照電位Vbを比較す
る。
ったとすると、比較器21は、比較結果“LOW”をカ
ウンタ23へ出力する。カウンタ23は、クロック信号
C1が指示するタイミングで「010」から「001」
へカウントダウンし、PMOSアレイ25とPMOS用
カウンタ値保持回路40へ出力する。
ロック信号C2が指示するタイミングでカウント値を
「010」から「001」へ更新し、出力バッファ回路
50へ出力し、カウント値を保持する。そして、PMO
Sアレイ25は、カウント値に応じた抵抗を構成する。
この場合、カウント値が「001」であるので、PMOS
P1とPMOSP4がオンになる。これにより、抵抗値
は大きくなり、ノードCの電位が低下する。そして、比
較器21は、電位が低下した後のノードCの電位と、参
照電位Vbの電位を比較し、イネーブル信号E1が“H
I”になるまで上述した動作を繰り返す。
のカウント値が「010」、PMOS用カウンタ値保持回
路40のカウント値が「001」の状態において、出力バ
ッファ回路50のデータ入力端子へデータが入力された
場合、出力バッファ回路50は、入力されたカウンタ値
に応じた抵抗を構成する。すなわち、入力されるデータ
が"HI“の場合、PMOSP1〜PMOSP4はオフ
状態になる。そして、NMOS用カウンタ値保持回路3
0のカウント値が「010」であるので、出力バッファ回
路50のNMOSN2とNMOSN4はオンになる。こ
れにより、”HI“のデータ信号が入力された場合、こ
のNMOSN2とNMOSN4によって構成された抵抗
を介し、LSI出力端子51からデータが出力されるの
で、インピ−ダンスの整合を行うことができる。
合、NMOSN1〜NMOSN4はオフ状態になる。そ
して、PMOS用カウンタ値保持回路40のカウント値
が「001」であるので、出力バッファ回路50のPMO
SP1とPMOSP4はオンになる。これにより、“L
OW”のデータ信号が入力された場合、このPMOSP
1とPMOSP4によって構成された抵抗を介し、LS
I出力端子51からデータが出力されるので、インピ−
ダンスの整合を行うことができる。
3,23は、3ビットのカウンタであるが、2ビットで
もよく、また、3ビット以上であってもよい。さらに、
カウンタ値を出力バッファ回路へ分配するビット数をチ
ップ内部のばらつきや、精度によって変更してもよい。
NMOSN4は、NMOSアレイ15と出力バッファ回
路50において同一であるが、LSI出力端子51へ接
続される負荷に応じて、NMOSアレイ15を構成する
NMOSN1〜NMOSN4と出力バッファ回路50を
構成するNMOSN1〜NMOSN4をそれぞれ設定し
てもよい。
PMOSアレイ25と出力バッファ回路50において同
一であるが、LSI出力端子51へ接続される負荷に応
じて、PMOSアレイ25を構成するPMOSP1〜P
MOSP4と出力バッファ回路50を構成するPMOS
P1〜PMOSP4をそれぞれ設定してもよい。
ば、制御信号を設け、N型金属酸化膜半導体側とP型金
属酸化膜半導体側へ入力し、P型金属酸化膜半導体側を
停止させている間、N型金属酸化膜半導体側を作動させ
るようにした。そして、N型金属酸化膜半導体側におい
て、集積回路の外部に直列に接続された2つの外部抵抗
素子間の電位を集積回路外部端子を介して検出し、この
検出電位と参照電位を比較し、この検出電位と参照電位
が一致するように出力バッファ回路の内部抵抗を構成し
た。また、制御信号が切り替わり、N型金属酸化膜半導
体側を停止させている間、P型金属酸化膜半導体側を作
動させるようにした。そして、P型金属酸化膜半導体側
において、集積回路の外部に直列に接続された2つの外
部抵抗素子間の電位を集積回路外部端子を介して検出
し、この検出電位と参照電位を比較し、この検出電位と
参照電位が一致するように出力バッファ回路の内部抵抗
を構成したので、1つの集積回路外部端子を用いてイン
ピーダンス調整回路を構成できるので、集積回路外部端
子数を削減することが可能である。これにより、集積回
路の収容性を改善でき、また、ノイズ、消費電力の低減
を図ることができる効果が得られる。
概略ブロック図である。
の構成を示す図である。
の構成を示す図である。
0の構成を示す図である。
Claims (3)
- 【請求項1】 相補型金属酸化膜半導体による集積回路
の出力インピーダンスを調整するインピーダンス調整回
路において、 該集積回路に接続される負荷に応じた第1および第2の
抵抗と、 前記第1、第2の抵抗が直列に接続される接続点の電位
と、予め設定された第1の参照電位とを比較する第1の
比較器と、クロック信号に合わせて前記第1の比較器の比較結果に
応じたカウントを行い、 カウント値を出力する第1のカ
ウンタと、前記第1、第2の抵抗の接続点とグランドとの間に設け
られ、 外部から供給される信号が動作指示をしている場
合に、前記第1のカウンタから出力されるカウント値に
応じて抵抗値が変化する第1の抵抗構成部と、 前記第1、第2の抵抗の接続点の電位と、予め設定され
た第2の参照電位とを比較する第2の比較器と、クロック信号に合わせて前記第2の比較器の比較結果に
応じたカウントを行い、 カウント値を出力する第2のカ
ウンタと、前記第1、第2の抵抗の接続点と電源との間に設けら
れ、 前記外部から供給される信号が停止指示をしている
場合に、前記第2のカウンタから出力されるカウント値
に応じて抵抗値が変化する第2の抵抗構成部と、 前記集積回路に接続され、該集積回路から入力される信
号がハイの場合に動作状態となり、前記第1のカウンタ
から出力されるカウント値に応じて抵抗値が変化する第
3の抵抗構成部と、 前記集積回路に接続され、該集積回路から入力される信
号がローの場合に動作状態となり、前記第2のカウンタ
から出力されるカウント値に応じて抵抗値が変化する第
4の抵抗構成部と、を有し、 前記第3の抵抗構成部と第4の抵抗構成部とが直列に接
続されていることを特徴とするインピーダンス調整回
路。 - 【請求項2】前記第1の抵抗構成部は、並列に接続され
た複数のN型金属酸化膜半導体によって構成されている
ことを特徴とする請求項1記載のインピーダンス調整回
路。 - 【請求項3】前記第2の抵抗構成部は、並列に接続され
た複数のP型金属酸化膜半導体によって構成されている
ことを特徴とする請求項1ないし請求項2記載のインピ
ーダンス調整回路。
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