KR102312396B1

KR102312396B1 - 디지털 ldo 레귤레이터

Info

Publication number: KR102312396B1
Application number: KR1020170028311A
Authority: KR
Inventors: 김종환; 함현주; 석민구; 김도윤
Original assignee: 에스케이하이닉스 주식회사; 더 트러스티스 오브 컬럼비아 유니버시티 인 더 시티 오브 뉴욕
Priority date: 2017-02-03
Filing date: 2017-03-06
Publication date: 2021-10-13
Also published as: US20180224875A1; US10108211B2; KR20180090706A

Abstract

본 발명은 디지털 LDO 레귤레이터에 관한 것으로, 출력 노드로부터 출력되는 아날로그 출력 전압의 변화를 검출하여 디지털 에러 코드를 출력하는 아날로그-디지털 컨버팅부; 상기 에러 코드를 토대로 비례 제어 신호, 복수 개의 적분 제어 신호 및 카운팅 신호 및 에러 부호 신호를 생성하는 제어 신호 생성부; 비례 이득 팩터에 따라 상기 에러 코드를 쉬프팅하고, 쉬프팅 결과를 상기 비례 제어 신호에 동기시켜 제 1 제어 신호로 출력하는 비례 제어부; 상기 카운팅 신호에 따라 상기 복수 개의 적분 제어 신호를 쉬프팅하고 적분 이득 팩터에 따라 상기 쉬프팅된 신호를 쉬프팅하여 복수 개의 적분 펄스 신호를 생성하고, 상기 복수 개의 적분 펄스 신호 및 상기 에러 부호 신호에 따라 기 저장된 코드값을 조절하여 복수 개의 제 2 제어 신호로 출력하는 적분 제어부; 및 상기 제 1 제어 신호에 응답하여 제 1 전류의 구동력을 조절하고, 상기 복수 개의 제 2 제어 신호에 응답하여 제 2 전류의 구동력을 조절하여 상기 출력 노드로 출력하는 구동부를 포함할 수 있다.

Description

디지털 LDO 레귤레이터 {DIGITAL LOW DROP-OUT REGULATOR}

본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 적분 제어 회로를 포함하는 디지털 LDO (Low Drop-Out) 레귤레이터에 관한 것이다.

최근 기기들의 다양화 및 소형화 추세에 따라 다양한 회로들을 하나의 칩에 SOC(System-On-Chip) 하려는 노력이 증가하고 있다. 예를 들어, 아날로그, 디지털, RF 등 다양한 회로들이 하나의 칩으로 모이고 있다. 이와 같이, 다양한 회로들이 하나의 칩에 집적화되면서 효율적이고 안정적인 전원 전압 관리 시스템이 필요하게 되었다.

LDO 레귤레이터는 전원 전압 관리 시스템에서 필수적인 요소 중 하나로서, 이러한 회로들에 안정적인 전원 전압을 공급하기 위해 사용된다. 이를 위해 LDO 레귤레이터는 스위칭 레귤레이터와 함께 사용되는데, LDO 레귤레이터는 외부 회로가 적고 간단하며 자체적으로 발생하는 리플이 없이 공급 전압에 민감한 ADC, VCO 등의 회로의 전원 전압을 공급하기 위해 주로 사용된다. .

한편, 아날로그 LDO 레귤레이터는 증폭기의 사용으로 인해서 전원 전압을 낮출 수가 없고, 고속 동작을 위해서 대역폭을 크게 설정해야 하는 어려움이 있다. 이에 비해 디지털 LDO 레귤레이터는 증폭기를 사용하지 않아서 전원 전압을 크게 낮출 수 있고, 무한대에 가까운 대역폭을 갖기 때문에 고속 동작을 수행하는 데에 용이하다.

따라서, 현재 디지털 LDO 레귤레이터에 대한 연구 개발이 활발히 이루어지고 있다.

본 발명의 실시예가 해결하고자 하는 기술적 과제는 저전력을 유지하면서 짧은 제어 루프 레이턴시를 가지는 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터를 제공하는 데 있다.

본 발명의 일 실시예에 따르면, 디지털 LDO 레귤레이터는, 출력 노드로부터 출력되는 아날로그 출력 전압의 변화를 검출하여 디지털 에러 코드를 출력하는 아날로그-디지털 컨버팅부; 상기 에러 코드를 토대로 비례 제어 신호, 복수 개의 적분 제어 신호 및 카운팅 신호 및 에러 부호 신호를 생성하는 제어 신호 생성부; 비례 이득 팩터에 따라 상기 에러 코드를 쉬프팅하고, 쉬프팅 결과를 상기 비례 제어 신호에 동기시켜 제 1 제어 신호로 출력하는 비례 제어부; 상기 카운팅 신호에 따라 상기 복수 개의 적분 제어 신호를 쉬프팅하고 적분 이득 팩터에 따라 상기 쉬프팅된 신호를 쉬프팅하여 복수 개의 적분 펄스 신호를 생성하고, 상기 복수 개의 적분 펄스 신호 및 상기 에러 부호 신호에 따라 기 저장된 코드값을 조절하여 복수 개의 제 2 제어 신호로 출력하는 적분 제어부; 및 상기 제 1 제어 신호에 응답하여 제 1 전류의 구동력을 조절하고, 상기 복수 개의 제 2 제어 신호에 응답하여 제 2 전류의 구동력을 조절하여 상기 출력 노드로 출력하는 구동부를 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 적분 제어 회로는, 에러 코드를 입력받아 절대값 계산을 수행하여 복수 개의 절대값 신호를 생성하고, 상기 에러 코드의 중간 비트를 에러 부호 신호로 출력하는 에러 계산부; 일정 주기로 카운팅 동작을 수행하여 시간 정보를 가지는 카운팅 신호를 출력하고, 상기 카운팅 신호가 출력될 때 마다 상기 복수 개의 절대 값 신호를 체크하여 스틱 펄스 신호를 생성하는 카운팅부; 상기 스틱 펄스 신호에 따라 상기 복수 개의 절대값 신호에 대응하는 복수 개의 적분 제어 신호를 생성하는 적분 제어 신호 생성부; 상기 카운팅 신호에 따라 상기 복수 개의 적분 제어 신호를 1차로 쉬프팅하고, 상기 적분 이득 팩터에 따라 상기 쉬프팅된 신호를 2차로 쉬프팅하여 복수 개의 적분 펄스 신호를 생성하는 펄스 인코더; 및 상기 복수 개의 적분 펄스 신호에 따라 기 저장된 코드값을 쉬프팅하되, 상기 에러 부호 신호에 따라 쉬프팅 방향을 제어하여 복수 개의 적분 제어 신호를 출력하는 코드 출력부를 포함할 수 있다.

제안된 실시예에 따른 디지털 LDO 레귤레이터는 비례(P) 제어부와 적분(I) 제어부를 병렬로 구현함으로써 제어 루프 레이턴시를 줄일 수 있으므로 레귤레이션 성능이 향상되는 효과가 있다.

또한, 제안된 실시예에 따른 디지털 LDO 레귤레이터의 적분(I) 제어부는 멀티-쉬프팅 동작을 수행하여 적분 제어 신호를 생성함으로써 제어 루프 레이턴시를 줄여 출력 전압의 안정화 시간을 줄일 수 있다.

도 1 은 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터를 설명하기 위한 블록도 이다.
도 2 는 도 1 의 디지털 LDO 레귤레이터의 스킴을 설명하기 위한 블록도 이다.
도 3 은 본 발명의 실시 예에 따른 디지털 LDO 레귤레이터의 스킴을 설명하기 위한 블록도 이다.
도 4 는 본 발명의 실시 예에 따른 디지털 LDO 레귤레이터를 설명하기 위한 블록도 이다.
도 5a 및 도 5b 는 각각 출력 전압의 언더슈트(undershoot) 및 오버슈트(overshoot)를 설명하기 위한 파형도 이다.
도 6 은 도 4 의 제어 신호 생성부의 상세 구성을 설명하기 위한 상세 블록도 이다.
도 7 은 도 6 의 제어 신호 생성부의 상세 구성을 설명하기 위한 회로도 이다.
도 8 은 도 6 및 도 7 의 제어 신호 생성부의 동작을 설명하기 위한 타이밍도 이다.
도 9 는 도 4 의 비례 제어부 및 제 1 어레이 구동부의 상세 구성을 설명하기 위한 블록도 이다.
도 10 은 도 4 의 적분 제어부 및 제 2 어레이 구동부의 상세 구성을 설명하기 위한 블록도 이다.
도 11 은 도 10 의 펄스 인코더의 상세 구성을 설명하기 위한 블록도 이다.
도 12a 및 도 12b 는 도 11 의 펄스 인코더(410)에 동작을 설명하기 위한 표 및 타이밍도 이다.
도 13 은 도 10 의 제 2 펄스 라우팅부(PRU)와 제 2 쉬프트 레지스터(SR)의 상세 구성을 설명하기 위한 블록도 이다.
도 14 는 도 13 의 제 2 PRU의 상세 구성을 설명하기 위한 회로도 이다.
도 15 는 도 10 의 펄스 라우팅 그룹의 동작을 설명하기 위한 플로우차트 이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.

아날로그 LDO 레귤레이터는 부하 전류가 급격히 증가하여 출력 전압이 떨어진 경우 이를 피드백(feed-back)하여 에러 증폭기(error amplifier)를 통한 루프 제어를 실현하였다. 이러한 아날로그 LDO 레귤레이터는 피드백 내 증폭기로 인해 과도한 대기 전력이 소모되고 안정성에 문제가 발생한다. 또한, 주파수 보상을 위해 일정 크기 이상의 오프-칩(off-chip) 출력 커패시터를 사용해야 하므로 회로의 크기가 커지며, 외부 잡음에 민감하다는 단점이 있다.

이에 따라 최근에는 출력 커패시터를 없애는 캡리스(Cap-less) LDO 레귤레이터에 대한 연구와 더불어, 높은 샘플링 주파수로 동작하여 출력 커패시터의 사이즈를 줄일 수 있는 디지털 LDO 레귤레이터에 대한 연구가 활발히 이루어지고 있다.

출력 커패시터를 없애거나 사이즈를 줄이기 위해서는 제어 루프 레이턴시(control loop latency)가 짧아져야 하므로, 고속의 증폭기를 가지는 아날로그 LDO 레귤레이터나 높은 샘플링 주파수를 가지는 동기 방식의 시간-구동(time-driven) 방식의 디지털 LDO 레귤레이터를 사용해야 한다. 하지만, 이러한 레귤레이터의 경우, 전력 소비가 문제가 되고 있다. 따라서, 전력 효율과 제어 루프 레이턴시 사이의 상관 관계를 없애기 위해, 즉 저전력을 유지하면서 짧은 제어 루프 레이턴시를 가질 수 있도록 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터가 제안되었다.

도 1 은 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터(10)를 설명하기 위한 블록도 이다.

도 1 을 참조하면, 디지털 LDO 레귤레이터(10)는 아날로그-디지털 변환부(ADC부, 12), 디지털 처리부(14) 및 파워 트랜지스터 어레이부(16)를 포함한다.

ADC부(12)는 아날로그 값인 출력 전압(VOUT)을 피드백 받아 에러 성분을 검출하여 디지털 값인 에러 코드(LV<6:0>)로 출력한다. ADC부(12)는 기준 전압 코드(VREF<6:0>)와 출력 전압(VOUT)을 비교하여 비교 결과에 따라 에러 코드(LV<6:0>)를 출력할 수 있다.

디지털 처리부(14)는 비례-적분 제어기(Proportional-Integral (PI) controller)로 구현될 수 있다. 즉, 디지털 처리부(14)는 전압 변동 초기 상태에서 빠른 레귤레이션을 담당하는 비례 파트(Proportional Part, 미도시)와 정상 상태(steady-state)에서의 에러 제거를 담당하는 적분 파트(Integral Part, 미도시)를 포함할 수 있다. 디지털 처리부(14)의 비례 파트(Proportional Part)와 적분 파트(Integral Part)는 에러 코드(LV<6:0>)가 입력되면, 비례 이득 팩터(KP)와 적분 이득 팩터(KI)를 이용하여 에러 코드(LV<6:0>)를 디지털 처리하여 제어 신호(UB<9:0>)를 생성할 수 있다.

파워 트랜지스터 어레이부(16)는 입력 전압(VIN)단과 출력 전압(VOUT)단 사이에 병렬 연결된 복수 개의 PMOS 트랜지스터들을 포함하며, 제어 신호(UB<9:0>)에 따라 턴온/오프되는 트랜지스터의 수를 조절하여 출력 전압(VOUT)을 조절할 수 있다. 이후, 출력 전압(VOUT)은 외부 캐패시터(COUT)로 제공될 수 있다.

상기와 같이, 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터(10)는, 에러 코드(LV<6:0>)가 변동할 때마다 이벤트가 발생했다고 간주하여 제어 신호(UB<9:0>)를 생성하고, 생성된 제어 신호(UB<9:0>)에 따라 파워 트랜지스터 어레이부(16)의 턴온/오프되는 트랜지스터의 수를 조절하여 출력 전압(VOUT)이 일정한 전압 레벨을 유지할 수 있도록 한다.

도 2 는 도 1 의 디지털 LDO 레귤레이터(10)의 스킴을 설명하기 위한 블록도 이다. 도 3 은 본 발명의 실시 예에 따른 디지털 LDO 레귤레이터의 스킴을 설명하기 위한 블록도 이다.

도 2 를 참조하면, 디지털 LDO 레귤레이터(10)의 디지털 처리부(14)는 비례 파트(Proportional Part, 22A), 적분 파트(Integral Part, 24A) 및 가산기(Adder, 26)을 포함한다.

비례 파트(22A)는 에러 코드(LV<6:0>)와 비례 이득 팩터(KP)를 곱한 처리 결과를 출력한다. 적분 파트(24A)는 에러 코드(LV<6:0>)를 적분하고, 적분한 결과와 적분 이득 팩터(KI)를 곱한 처리 결과를 출력한다. 가산기(26)는 비례 파트(22A)의 처리 결과와 적분 파트(24A)의 처리 결과를 가산하여 제어 신호(UB<9:0>)를 출력할 수 있다.

한편, 비례 파트(22A)는 복잡한 로직 구조를 가지는 적분 파트(24A) 보다 작은 레이턴시를 가진다. 도 2 에 도시된 디지털 처리부(14)의 경우, 비례 파트(22A)와 적분 파트(24A)가 각각 디지털 처리를 끝낸 후 가산기(26)에 의해 가신된 결과(즉, 제어 신호(UB<9:0>))가 파워 트랜지스터 어레이부(16)로 입력된다. 즉, 비례 파트(22A)에서 디지털 처리가 먼저 끝나더라도 적분 파트(24A)의 디지털 처리가 수행 중이므로, 비례 파트(22A)의 처리 결과는 가산기(26)에서 대기해야만 한다. 따라서, 비례 파트(22A)와 적분 파트(24A)가 모두 디지털 처리를 수행한 처리 결과를 가산기(26)가 가산한 후에야 파워 트랜지스터 어레이부(16)가 제어되므로, 도 2 의 디지털 LDO 레귤레이터(10)는 긴 제어 루프 레이턴시를 가지게 된다.

반면, 도 3 을 참조하면, 본 발명의 실시 예에서는 도 2 의 가산기(26)를 제거하고, 비례 파트(22B) 용 제 1 파워 트랜지스터 어레이부(16A)와 적분 파트(24B) 용 제 2 파워 트랜지스터 어레이부(16B)를 별도로 구비함으로써 디지털 LDO 레귤레이터의 비례 파트(22B)와 적분 파트(24B)를 병렬 스킴으로 구현하였다. 즉, 비례 파트(22B)의 처리 결과에 따라 제 1 파워 트랜지스터 어레이부(16A)를 제어한 결과와, 적분 파트(24B)의 처리 결과에 따라 제 2 파워 트랜지스터 어레이부(16B)를 제어한 결과를 전류 도메인에서 전류 형태(즉, IPWR.P, IPWR.I)로 가산함으로써 디지털 LDO 레귤레이터의 제어 루프 레이턴시를 줄이고 레귤레이션 성능을 향상시킬 수 있다. 특히, 도 3 을 참조하면 비례 파트(22B)의 제어 루프 레이턴시의 경우 획기적으로 감소된 것을 볼 수 있다. 따라서, 비례 파트(22B)는 초기 상태에서 빠른 레귤레이션을 담당할 수 있다.

이하, 도면을 참조하여 본 발명의 실시 예를 구체적으로 설명하기로 한다.

도 4 는 본 발명의 실시 예에 따른 디지털 LDO 레귤레이터(100)를 설명하기 위한 블록도 이다. 도 5a 및 도 5b 는 각각 출력 전압(VOUT)의 언더슈트(undershoot) 및 오버슈트(overshoot)를 설명하기 위한 파형도 이다.

도 4 를 참조하면, 디지털 LDO 레귤레이터(100)는 아날로그-디지털 컨버팅부(ADC부, 110), 디지털 처리부(120), 제 1 어레이 구동부(160) 및 제 2 어레이 구동부(170)를 포함할 수 있다.

ADC부(110)는 출력 노드(OUT_ND)로부터 출력되는 아날로그 출력 전압(VOUT)의 에러 성분을 검출하여 디지털 에러 코드(LV<6:0>)를 출력할 수 있다. ADC부(110)는 비동기적(asynchronously)으로 기준 전압 코드(VREF<6:0>)와 출력 전압(VOUT)을 비교하여 출력 전압(VOUT)의 오버슈트(overshoot) 혹은 언더슈트(undershoot)와 같은 변화를 에러 성분으로 검출하며, 검출된 변화에 따라 멀티-비트의 에러 코드(LV<6:0>)를 출력할 수 있다. 이 때, 에러 코드(LV<6:0>)는 온도 코드(thermometer code)(즉, 1진수 코드(unary code))로 구성될 수 있다. 예를 들어, ADC부(110)가 7-비트의 에러 코드(LV<6:0>)를 출력하는 경우, [표 1]과 같이 출력 전압(VOUT)의 오버슈트(overshoot) 혹은 언더슈트(undershoot)에 따라 에러 코드(LV<6:0>)의 '1'의 개수가 결정될 수 있다. 이하에서, 출력 전압(VOUT)이 이상적인 목표 전압 레벨에 도달하여 실질적인 변화가 없는 경우, ADC부(110)는 '0001111'의 에러 코드(LV<6:0>)를 출력한다고 가정한다.

출력 전압(VOUT)의 변화	에러 코드(LV<6:0>)
언더슈트	0000001
언더슈트	0000011
언더슈트	0000111
No ERROR	0001111
오버슈트	0011111
오버슈트	0111111
오버슈트	1111111

디지털 처리부(120)는 에러 코드(LV<6:0>)의 절대값(MAGNITUDE) 계산과 부호(SIGN) 계산을 수행하여 비례 제어 신호(PPULSE), 복수 개의 적분 제어 신호(MPULSE<4:1>), 카운팅 신호(CNT<3:0>) 및 에러 부호 신호(SIGN)를 생성하고, 비례 제어 신호(PPULSE)에 따라 에러 코드(LV<6:0>)와 제 1 및 제 2 비례 이득 팩터(KPN<1:0>, KPP<1:0>)를 곱한 결과를 풀업 제어 신호(POUTP<6:0>) 및 풀다운 제어 신호(POUTN<6:0>)로 출력하고, 카운팅 신호(CNT<3:0>)에 따라 복수 개의 적분 제어 신호(MPULSE<4:1>)를 적분하고, 적분한 결과와 적분 이득 팩터(KI<1:0>)를 곱한 결과를 복수 개의 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)로 출력할 수 있다.

보다 자세하게, 디지털 처리부(120)는 제어 신호 생성부(130), 비례 제어부(140) 및 적분 제어부(150)를 포함할 수 있다.

제어 신호 생성부(130)는 에러 코드(LV<6:0>)를 토대로 비례 제어 신호(PPULSE), 복수 개의 적분 제어 신호(MPULSE<4:1>), 카운팅 신호(CNT<3:0>) 및 에러 부호 신호(SIGN)를 생성할 수 있다. 제어 신호 생성부(130)는 에러 코드(LV<6:0>)가 변화하는 경우 이벤트가 발생했다고 판단하여, 에러 코드(LV<6:0>)의 절대값(MAGNITUDE) 계산과 부호(SIGN) 계산을 각각 수행할 수 있다. 제어 신호 생성부(130)는 에러 코드(LV<6:0>)에 변화가 있을 때마다 비례 제어 신호(PPULSE)를 활성화시키고, 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>) 중, 에러 코드(LV<6:0>)의 변화의 크기에 대응하는 어느 하나의 신호를 활성화시킬 수 있다. 제어 신호 생성부(130)는 에러 코드(LV<6:0>)의 변화가 오버슈트 인지 언더슈트 인지를 알리는 정보를 에러 부호 신호(SIGN)로 출력할 수 있다. 예를 들어, 에러 코드(LV<6:0>)가 오버슈트 혹은 변화가 없는 노에러(NO ERROR)의 경우, 제어 신호 생성부(130)는 에러 부호 신호(SIGN)을 로직 하이 레벨로 출력할 수 있다. 반면, 에러 코드(LV<6:0>)가 언더슈트인 경우, 제어 신호 생성부(130)는 에러 부호 신호(SIGN)을 로직 로우 레벨로 출력할 수 있다. 또한, 제어 신호 생성부(130)는 시간 정보를 제공하기 위해 일정한 주기로 카운팅 신호(CNT<3:0>)를 출력할 수 있다.

비례 제어부(140)는 에러 코드(LV<6:0>)와 제 1 및 제 2 비례 이득 팩터(KPN<1:0>, KPP<1:0>)를 곱한 결과를 각각 비례 제어 신호(PPULSE)에 동기시켜 풀업 제어 신호(POUTP<6:0>) 및 풀다운 제어 신호(POUTN<6:0>)로 출력할 수 있다. 일 실시 예로, 비례 제어부(140)는 제 1 비례 이득 팩터(KPN<1:0>)에 따라 에러 코드(LV<6:0>)의 제 1 비트 그룹을 쉬프팅하고, 쉬프팅 결과를 비례 제어 신호(PPULSE)에 따라 풀업 제어 신호(POUTP<6:0>)로 출력하고, 제 2 비례 이득 팩터(KPP<1:0>)에 따라 에러 코드(LV<6:0>)의 제 2 비트 그룹을 쉬프팅하고, 쉬프팅 결과를 비례 제어 신호(PPULSE)에 따라 풀다운 제어 신호(POUTN<6:0>)로 출력할 수 있다. 이 때, 제 1 비트 그룹은 에러 코드(LV<6:0>)의 하위 비트 그룹(즉, 제 1 내지 제 4 비트(LV<3:0>)을 포함하고, 제 2 비트 그룹은 에러 코드(LV<6:0>)의 상위 비트 그룹(즉, 제 5 내지 제 7 비트(LV<6:4>)을 포함할 수 있다. 따라서, 비례 제어부(140)는 출력 전압(VOUT)의 언더슈트 정보에 따라 풀업 제어 신호(POUTP<6:0>)를 생성하고, 출력 전압(VOUT)의 오버슈트 정보에 따라 풀다운 제어 신호(POUTN<6:0>)를 생성할 수 있다.

제 1 어레이 구동부(160)는 풀업 제어 신호(POUTP<6:0>) 및 풀다운 제어 신호(POUTN<6:0>)에 응답하여 제 1 전류(IPWR.P)의 구동력을 조절하여 출력 노드(OUT_ND)로 출력할 수 있다.

제 1 어레이 구동부(160)는 출력 전압(VOUT)의 언더슈트를 보상하기 위한 풀업 어레이부(162) 및 출력 전압(VOUT)의 오버슈트를 보상하기 위한 풀다운 어레이부(164)를 포함할 수 있다.

풀업 어레이부(162)는, 전원 전압단과 출력 노드(OUT_ND) 사이에 병렬 연결된 복수 개의 풀업 트랜지스터들(미도시)을 포함하며, 풀업 제어 신호(POUTP<6:0>)에 응답하여 턴온되는 풀업 트랜지스터의 수들을 제어할 수 있다. 풀다운 어레이부(164)는, 출력 노드(OUT_ND)와 접지 전압단 사이에 병렬 연결된 복수 개의 풀다운 트랜지스터들(미도시)을 포함하며, 풀다운 제어 신호(POUTN<6:0>)에 응답하여 턴온되는 풀다운 트랜지스터의 수들을 제어할 수 있다.

적분 제어부(150)는 적분 이득 팩터(KI<1:0>) 및 카운팅 신호(CNT<3:0>)에 따라 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>)를 적어도 두 번 쉬프팅하고, 쉬프팅 결과를 에러 부호 신호(SIGN)에 따라 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)로 출력할 수 있다. 적분 제어부(150)는 시간 정보를 나타내는 카운팅 신호(CNT<3:0>)에 따라 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>)를 1차로 쉬프팅하고, 적분 이득 팩터(KI<1:0>)에 따라 쉬프팅된 신호를 2차로 쉬프팅할 수 있다. 또한, 적분 제어부(150)는 최종적으로 쉬프팅 결과와 에러 부호 신호(SIGN)에 따라 기 저장된 코드값을 조절하여 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)를 출력할 수 있다.

제 2 어레이 구동부(170)는 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)에 응답하여 제 2 전류(IPWR.I)의 구동력을 조절하여 출력 노드(OUT_ND)로 출력할 수 있다.

제 2 어레이 구동부(170)는 복수 개의 서브 풀업 어레이부(170_1~170_4)를 포함할 수 있다. 복수 개의 서브 풀업 어레이부(170_1~170_4)의 개수는 복수 개의 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)에 일대일 대응할 수 있다. 예를 들어, 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)에 대응되는 제 1 내지 제 4 서브 풀업 어레이부(170_1~170_4)가 구비될 수 있다. 제 1 내지 제 4 서브 풀업 어레이부(170_1~170_4)는 각각 전원 전압단과 출력 노드(OUT_ND) 사이에 병렬 연결된 복수 개의 풀업 트랜지스터들(미도시)을 포함하며, 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>) 중 할당된(assigned) 신호에 응답하여 턴온되는 풀업 트랜지스터의 수들을 제어할 수 있다. 다른 실시예에서, 제 2 어레이 구동부(170)는 복수 개의 서브 풀업 어레이부의 일부를 서브 풀다운 어레이부로 구현하거나, 복수 개의 서브 풀업 어레이부에 추가로 복수 개의 서브 풀다운 어레이부를 구비할 수 있다. 이후, 출력 전압(VOUT)은 외부 캐패시터(COUT)로 제공될 수 있다.

참고로, 도 5a 를 참조하면, 출력 전압(VOUT)이 목표 범위 내에서 실질적인 변화가 없는 상태인 노-에러 존(NO ERROR ZONE)으로부터 언더슈트(undershoot)가 발생한 경우, 비례 제어부(140)는 전압 강하 초기 상태에서 빠른 레귤레이션을 주로 담당할 수 있고, 적분 제어부(150)는 초기 상태 이후 정상 상태(steady-state)의 에러 제거를 주로 담당할 수 있다. 마찬가지로, 도 5b 를 참조하면, 출력 전압(VOUT)이 목표 범위 내에서 실질적인 변화가 없는 상태인 노-에러 존(NO ERROR ZONE)으로부터 오버슈트(overshoot)가 발생한 경우, 비례 제어부(140)는 전압 상승 초기 상태에서 빠른 레귤레이션을 주로 담당할 수 있고, 적분 제어부(150)는 이후 정상 상태(steady-state)의 에러 제거를 주로 담당할 수 있다.

본 발명의 실시예에 따른 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터(100)는, 기존의 가산기를 제거하고, 비례 제어용 제 1 어레이 구동부(160) 및 적분 제어용 제 2 어레이 구동부(170)를 별도로 구비함으로써 비례 제어부(140)와 적분 제어부(150)를 병렬 스킴으로 구현하였다. 즉, 비례 제어부(140)에서 출력되는 풀업 제어 신호(POUTP<6:0>) 및 풀다운 제어 신호(POUTN<6:0>)에 따라 제 1 어레이 구동부(160)를 제어하여 획득된 제 1 전류(IPWR.P)와 적분 제어부(150)에서 출력되는 복수 개의 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)에 따라 제 2 어레이 구동부(170)를 제어하여 획득된 제 2 전류(IPWR.I)를 전류 도메인에서 전류 형태로 가산함으로써 도 5a 의 전압 강하 혹은 도 5b 의 전압 상승이 발생하였을 때 비례 제어부(140)의 제어 루프 레이턴시를 줄여 레귤레이션 성능을 향상시킬 수 있다. 또한, 본 발명의 실시예에 따른 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터(100)는, 비례 제어용 제 1 어레이 구동부(160)가 출력 전압(VOUT)의 언더슈트를 보상하기 위한 풀업 어레이부(162) 및 출력 전압(VOUT)의 오버슈트를 보상하기 위한 풀다운 어레이부(164)를 모두 구비함으로써 출력 전압(VOUT)의 언더슈트와 오버슈트를 모두 보상할 수 있다.

도 6 은 도 4 의 제어 신호 생성부(130)의 상세 구성을 설명하기 위한 상세 블록도 이다.

도 6 을 참조하면, 제어 신호 생성부(130)는 에러 계산부(210), 카운팅부(220), 적분 제어 신호 생성부(230) 및 비례 제어 신호 생성부(240)을 포함할 수 있다.

에러 계산부(210)는 7-비트 에러 코드(LV<6:0>)를 입력받아 절대값 계산을 수행하여 제 1 내지 제 5 절대값 신호(MG0~MG4)를 생성할 수 있다. 또한, 에러 계산부(210)는 7-비트 에러 코드(LV<6:0>)의 변화가 오버슈트 인지 언더슈트인지를 알리는 정보를 에러 부호 신호(SIGN)으로 출력할 수 있다. 에러 계산부(210)는 에러 코드(LV<6:0>)의 중간 비트(즉, 제 4 비트(LV<3>))를 에러 부호 신호(SIGN)로 출력할 수 있다.

보다 자세하게, 에러 계산부(210)는 원핫코드 생성부(212) 및 절대값 그룹핑부(214)를 포함할 수 있다.

원핫코드 생성부(212)는 7-비트의 에러 코드(LV<6:0>)를 입력받아 에러 코드(LV<6:0>)의 LSB(least significant bit)로부터 MSB(most significant bit) 방향으로 스캔하면서 로직 레벨이 바뀌는 변곡점을 검색하여 7-비트의 원핫코드(OHC<7:0>)를 생성할 수 있다. 본 발명의 실시 예에서, 에러 코드(LV<6:0>)는 온도 코드(thermometer code)(즉, 1진수 코드(unary code))로 구성되므로 에러 코드(LV<6:0>)는 LSB부터 MSB로 올라가면서 로직 하이 레벨에서 로직 로우 레벨로 바뀌는 변곡점을 가지게 된다. 원핫코드 생성부(212)는 8-비트 원핫코드(OHC<7:0>) 중, 이러한 변곡점에 해당하는 비트를 활성화시킬 수 있다.

예를 들어, 에러 코드(LV<6:0>)가 '0001111'일 경우, 에러 코드(LV<6:0>)의 제 4 비트(LV<3>)와 제 5 비트(LV<4>) 사이에 변곡점이 있으므로, 원핫코드 생성부(212)는 제 5 비트(OHC<4>)가 활성화된 원핫코드(OHC<7:0>), 즉, '00010000'의 원핫코드(OHC<7:0>)를 생성할 수 있다. 이 때, 원핫코드(OHC<7:0>)의 제 5 비트(OHC<4>)는 출력 전압(VOUT)의 변화가 없음을 알리는 노에러 신호(NO_REEOR)로 출력될 수 있다. 즉, 표 1 에서 에러 코드(LV<6:0>)가 노에러(NO ERROR)를 나타내는 값(즉, '0001111')일 때, 원핫코드 생성부(212)는 원핫코드(OHC<7:0>)의 제 5 비트(OHC<4>)를 활성화시킬 수 있다.

절대값 그룹핑부(214)는, 원핫코드(OHC<7:0>)의 제 5 비트(OHC<4>)(즉, 노에러 신호(NO_REEOR))를 기준으로 대칭을 이루는 원핫코드(OHC<7:0>)의 비트들을 그룹핑하여 제 1 내지 제 5 절대값 신호(MG0~MG4)를 생성할 수 있다. 예를 들어, 절대값 그룹핑부(214)는 원핫코드(OHC<7:0>)의 제 5 비트(OHC<4>)(즉, 노에러 신호(NO_REEOR))를 제 1 절대값 신호(MG0)로 출력하고, 원핫코드(OHC<7:0>)의 제 4 비트(OHC<3>)와 제 6 비트(OHC<5>)를 그룹핑한 신호를 제 2 절대값 신호(MG1)로 출력하고, 원핫코드(OHC<7:0>)의 제 3 비트(OHC<2>)와 제 7 비트(OHC<6>)를 그룹핑한 신호를 제 3 절대값 신호(MG2)로 출력하고, 원핫코드(OHC<7:0>)의 제 2 비트(OHC<1>)와 제 8 비트(OHC<7>)를 그룹핑한 신호를 제 4 절대값 신호(MG3)로 출력하고, 원핫코드(OHC<7:0>)의 제 1 비트(OHC<0>)를 제 5 절대값 신호(MG4)로 출력할 수 있다.

카운팅부(220)는 일정 주기로 카운팅 동작을 수행하여 시간 정보를 가지는 카운팅 신호(CNT<3:0>)를 출력할 수 있다. 또한, 출력 전압(VOUT)이 특정 범위 내에서 실질적으로 변동하지 않는 경우(즉, 스티킹-에러)를 방지하기 위해, 카운팅부(220)는 일정 주기 마다, 즉, 상기 카운팅 신호(CNT<3:0>)가 풀카운트에 도달할 때마다 제 1 내지 제 5 절대값 신호(MG0~MG4) 중 특정 신호, 예를 들어, 노에러 신호(NO_REEOR)를 체크하여 스틱 펄스 신호(STICK_PULSE)를 생성할 수 있다.

보다 자세하게, 카운팅부(220)는 카운터(222) 및 스틱 펄스 생성부(224)를 포함할 수 있다.

카운터(222)는 주기 신호(OSC)에 응답하여 카운팅 동작을 수행하여 4-비트 카운팅 신호(CNT<3:0>)를 생성하고, 4-비트 카운팅 신호(CNT<3:0>)가 풀카운트(즉, '1111')에 도달하면 카운팅 완료 신호(TIME_OUT)를 생성할 수 있다. 스틱 펄스 생성부(224)는 카운팅 완료 신호(TIME_OUT)가 활성화되고 노에러 신호(NO_ERROR)가 비활성화 될 때, 스틱 펄스 신호(STICK_PULSE)를 생성할 수 있다.

적분 제어 신호 생성부(230)는 스틱 펄스 신호(STICK_PULSE)에 응답하여 제 1 내지 제 5 절대값 신호(MG0~MG4)에 각각 대응되는 제 1 내지 제 5 적분 제어 신호(MPULSE<4:0>)를 출력할 수 있다. 참고로, 제 1 적분 제어 신호(MPULSE<0>)는 에러가 '0'일 때(즉, 노에러(NO ERROR)일 때) 활성화되는 신호로, 적분 제어부(도 4 의 150)로 입력되지 않는다.

적분 제어 신호 생성부(230)는 제 1 내지 제 5 절대값 신호(MG0~MG4)에 각각 대응하는 제 1 내지 제 5 펄스 생성부(230_1~230_5)를 포함할 수 있다. 제 1 내지 제 5 펄스 생성부(230_1~230_5)는 레벨 신호인 제 1 내지 제 5 절대값 신호(MG0~MG4)가 활성화면 펄스 신호인 제 1 내지 제 5 적분 제어 신호(MPULSE<4:0>)를 생성할 수 있다. 이 때, 제 2 내지 제 5 펄스 생성부(230_2~230_5)는 스틱 펄스 신호(STICK_PULSE)가 활성화되면 제 2 내지 제 5 절대값 신호(MG1~MG4) 중 직전에 활성화된 신호에 따라 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>)를 생성할 수 있다.

비례 제어 신호 생성부(240)는 제 1 내지 제 5 적분 제어 신호(MPULSE<4:0>) 중 하나라도 활성화되면 비례 제어 신호(PPULSE)를 생성할 수 있다.

한편, 도면에 도시되지 않았지만, 카운터(222)는 비례 제어 신호(PPULSE)를 소정 시간 지연시켜 생성된 신호(미도시)에 응답하여 리셋될 수 있다. 이 때, 일정 시간은 적분 제어부(150)가 카운팅 신호(CNT<3:0>)를 입력받아 쉬프팅 동작 마진을 보장하기 위한 시간에 해당한다. 즉, 카운터(222)는 제 1 내지 제 5 적분 제어 신호(MPULSE<4:0>) 중 하나라도 활성화되고 적분 제어부(150)가 카운팅 신호(CNT<3:0>)를 입력받아 쉬프팅 동작을 수행한 후에 리셋될 수 있다.

상기와 같이, 제어 신호 생성부(130)는 에러 코드(LV<6:0>)에 변화가 있을 때마다 비례 제어 신호(PPULSE)를 활성화시키고, 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>) 중, 에러 코드(LV<6:0>)의 변화의 크기에 대응하는 어느 하나의 신호를 활성화시킬 수 있다. 또한, 제어 신호 생성부(130)는 에러 코드(LV<6:0>)의 중간 비트(즉, 제 4 비트(LV<3>))를 에러 부호 신호(SIGN)로 출력하고, 시간 정보를 제공하기 위해 일정한 주기로 카운팅 신호(CNT<3:0>)를 출력할 수 있다.

도 7 은 도 6 의 제어 신호 생성부(130)의 상세 구성을 설명하기 위한 회로도 이다.

도 7 을 참조하면, 원핫코드 생성부(212)는 에러 코드(LV<6:0>)의 각 비트와 인접한 비트의 반전 신호를 앤드(AND) 연산하여 원핫코드(OHC<7:0>)의 제 2 내지 제 7 비트로 각각 출력하는 제 1 내지 제 6 앤드 게이트(AND1~AND6) 및 에러 코드(LV<6:0>)의 제 1 비트(LV<0>)를 반전시켜 원핫코드(OHC<7:0>)의 제 1 비트(OHC<0>)로 출력하는 제 1 인버터(INV1)를 구비할 수 있다. 또한, 원핫코드 생성부(212)는 에러 코드(LV<6:0>)의 제 7 비트(LV<6>)를 원핫코드(OHC<7:0>)의 제 8 비트(OHC<7>)로 출력할 수 있다.

절대값 그룹핑부(214)는, 원핫코드(OHC<7:0>)의 제 4 비트(OHC<3>)와 제 6 비트(OHC<5>)를 오아(OR) 연산하여 제 2 절대값 신호(MG1)를 출력하는 제 1 오아 게이트(OR1), 원핫코드(OHC<7:0>)의 제 3 비트(OHC<2>)와 제 7 비트(OHC<6>)를 오아(OR) 연산하여 제 3 절대값 신호(MG2)로 출력하는 제 2 오아 게이트(OR2) 및 원핫코드(OHC<7:0>)의 제 2 비트(OHC<1>)와 제 8 비트(OHC<7>)를 오아(OR) 연산하여 제 4 절대값 신호(MG3)로 출력하는 제 3 오아 게이트(OR3)를 포함할 수 있다. 또한, 절대값 그룹핑부(214)는 원핫코드(OHC<7:0>)의 제 5 비트(OHC<4>)(즉, 노에러 신호(NO_REEOR))를 그대로 제 1 절대값 신호(MG0)로 출력할 수 있다.

따라서, 원핫코드 생성부(212) 및 절대값 그룹핑부(214)를 포함하는 에러 계산부(210)는 다음 [표 2]와 같이 7-비트 에러 코드(LV<6:0>)를 입력받아 절대값 계산을 수행하여 제 1 내지 제 5 절대값 신호(MG0~MG4)를 출력하고, 부호(SIGN) 계산을 수행하여 에러 부호 신호(SIGN)를 출력할 수 있다.

LV<6:0>	OHC<7:0>	MG0	MG1	MG2	MG3	MG4	SIGN
0000000	00000001	0	0	0	0	1	0
0000001	00000010	0	0	0	1	0	0
0000011	00000100	0	0	1	0	0	0
0000111	00001000	0	1	0	0	0	0
0001111	00010000	1	0	0	0	0	1
0011111	00100000	0	1	0	0	0	1
0111111	01000000	0	0	1	0	0	1
1111111	10000000	0	0	0	1	0	1

카운팅부(220)의 스틱 펄스 생성부(224)는 제 7 앤드 게이트(AND7) 및 제 1 에러 크기 펄스 생성기(Error Magnitude Pulse Generator, EMPG)(224_1)를 포함할 수 있다. 제 7 앤드 게이트(AND7)는 카운팅 완료 신호(TIME_OUT)와 노에러 신호(NO_ERROR)의 반전 신호를 앤드(AND) 연산하여 스틱 신호(STICK)를 생성할 수 있다. 제 1 EMPG(224_1)는 레벨 신호인 스틱 신호(STICK)를 입력받아 일정 구간 펄싱하는 펄스 신호인 스틱 펄스 신호(STICK_PULSE)를 생성할 수 있다.

적분 제어 신호 생성부(230)의 제 1 내지 제 5 펄스 생성부(230_1~230_5)는 제 2 내지 제 6 EMPG(231~235)를 포함할 수 있다.

구체적으로, 제 1 펄스 생성부(230_1)는 제 2 EMPG(231)를 포함하여, 제 1 절대값 신호(MG0)에 대응되는 펄스 신호인 제 1 적분 제어 신호(MPULSE<0>)를 생성할 수 있다. 결과적으로, 에러 코드(LV<6:0>)가 '0001111'일 경우, 즉, 출력 전압(VOUT)이 이상적인 목표 전압 레벨에 도달하여 실질적인 변화가 없다고 판단되는 경우, 제 1 펄스 생성부(230_1)는 제 1 적분 제어 신호(MPULSE<0>)를 활성화시킬 수 있다.

제 2 내지 제 5 펄스 생성부(230_2~230_5)는 제 3 내지 제 6 EMPG(232~235), 제 8 내지 제 11 앤드 게이트(AND7~AND10) 및 제 4 내지 제 7 오아 게이트(OR4~OR7)를 포함할 수 있다. 따라서, 제 2 내지 제 5 펄스 생성부(230_2~230_5)는 레벨 신호인 제 2 내지 제 5 절대값 신호(MG1~MG4)가 활성화면 펄스 신호인 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>)를 생성하되, 스틱 펄스 신호(STICK_PULSE)가 활성화되면 제 2 내지 제 5 절대값 신호(MG1~MG4)에 따라 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>)를 생성할 수 있다.

비례 제어 신호 생성부(240)는 제 1 내지 제 5 적분 제어 신호(MPULSE<4:0>)를 오아(OR) 연산하여 비례 제어 신호(PPULSE)를 출력하는 제 8 오아 게이트(OR8)를 포함할 수 있다.

도 8 은 도 6 및 도 7 의 제어 신호 생성부(130)의 동작을 설명하기 위한 타이밍도 이다.

도 8 을 참조하면, 출력 전압(VOUT)이 이상적인 목표 전압 레벨에서 언더슈트(undershoot)가 발생한 경우가 도시되어 있다. 이 때, ADC부(110)는 출력 전압(VOUT)의 에러 성분을 검출하여 에러 코드(LV<6:0>)를 노에러 상태인 '0001111'로부터 언더슈트(undershoot) 상태인 '0000111'->'0000011'의 순서로 출력할 수 있다.

먼저, 노에러 상태인 '0001111'로부터 '0000111'로 에러 코드(LV<6:0>)가 변동되면, 에러 코드(LV<6:0>)의 제 3 비트(LV<2>)와 제 4 비트(LV<3>) 사이에 변곡점이 있으므로, 원핫코드 생성부(212)는 '00001000'의 원핫코드(OHC<7:0>)를 생성한다. 절대값 그룹핑부(214)는, 원핫코드(OHC<7:0>)의 제 4 비트(OHC<3>)가 활성화됨에 따라 제 2 절대값 신호(MG1)를 활성화시킬 수 있다. 이에 따라, 제 2 펄스 생성부(230_2)는 활성화된 제 2 절대값 신호(MG1)에 따라 제 2 적분 제어 신호(MPULSE<1>)를 활성화시킬 수 있다. 이 때, 원핫코드 생성부(212)는 에러 코드(LV<6:0>)의 제 4 비트(LV<3>)에 따라 에러 부호 신호(SIGN)을 로직 로우 레벨로 출력할 수 있다

연속하여, '0000111'로부터 '0000011'로 에러 코드(LV<6:0>)가 변동되면, 에러 코드(LV<6:0>)의 제 2 비트(LV<1>)와 제 3 비트(LV<2>) 사이에 변곡점이 있으므로, 원핫코드 생성부(212)는 '00000100'의 원핫코드(OHC<7:0>)를 생성한다. 절대값 그룹핑부(214)는, 원핫코드(OHC<7:0>)의 제 3 비트(OHC<2>)가 활성화됨에 따라 제 3 절대값 신호(MG2)를 활성화시킬 수 있다. 제 3 펄스 생성부(230_3)는 활성화된 제 3 절대값 신호(MG2)에 따라 제 3 적분 제어 신호(MPULSE<2>)를 활성화시킬 수 있다.

한편, 카운터(222)는 4-비트 카운팅 신호(CNT<3:0>)를 생성하고, 4-비트 카운팅 신호(CNT<3:0>)가 '1111'에 도달하면 카운팅 완료 신호(TIME_OUT)를 생성한다. 스틱 펄스 생성부(224)는 카운팅 완료 신호(TIME_OUT)가 활성화되고 노에러 신호(NO_ERROR)가 비활성화된 상태에서, 스틱 펄스 신호(STICK_PULSE)를 활성화시킬 수 있다.

스틱 펄스 신호(STICK_PULSE)가 활성화되면, 제 3 펄스 생성부(230_3)는 활성화된 제 3 절대값 신호(MG2)에 따라 제 3 적분 제어 신호(MPULSE<2>)를 다시 한번 활성화시킬 수 있다. 따라서, 일정 주기 마다 노에러 신호(NO_REEOR)를 체크하여 직전에 활성화된 적분 제어 신호를 다시 한번 활성화시켜 줌으로써 출력 전압(VOUT)이 특정 범위 내에서 실질적으로 변동하지 않는 경우(즉, 스티킹-에러)를 방지할 수 있다.

도 9 는 도 4 의 비례 제어부(140) 및 제 1 어레이 구동부(160)의 상세 구성을 설명하기 위한 블록도 이다.

도 9 를 참조하면, 비례 제어부(140)는 제 1 쉬프트 레지스터(312), 제 2 쉬프트 레지스터(314) 및 래치부(320)를 포함할 수 있다.

제 1 쉬프트 레지스터(312)는 제 1 비례 이득 팩터(KPN<1:0>)에 따라 에러 코드(LV<6:0>)의 에러 코드(LV<6:0>)의 하위 비트 그룹을 쉬프팅할 수 있다. 제 2 쉬프트 레지스터(314)는 제 2 비례 이득 팩터(KPP<1:0>)에 따라 에러 코드(LV<6:0>)의 에러 코드(LV<6:0>)의 상위 비트 그룹을 쉬프팅할 수 있다. 래치부(320)는 비례 제어 신호(PPULSE)에 응답하여 제 1 쉬프트 레지스터(312)의 출력을 풀업 제어 신호(POUTP<6:0>)로 출력하고, 제 2 쉬프트 레지스터(314)의 출력을 풀다운 제어 신호(POUTN<6:0>)로 출력할 수 있다. 바람직하게, 래치부(320)는 비례 제어 신호(PPULSE)를 클럭 단자로 입력받는 복수 개의 D-플립플롭들로 구현될 수 있다.

제 1 어레이 구동부(160)의 풀업 어레이부(162)는 풀업 제어 신호(POUTP<6:0>)의 각 비트를 게이트로 입력받으며, 전원 전압(VIN)단과 출력 노드(OUT_ND) 사이에 병렬 연결된 제 1 내지 제 7 풀업 트랜지스터(PM1_1~PM1_7)를 포함할 수 있다. 따라서, 풀업 어레이부(162)는 풀업 제어 신호(POUTP<6:0>)에 응답하여 턴온되는 풀업 트랜지스터(PM1_1~PM1_7)의 수들을 제어할 수 있다. 바람직하게는, 제 1 내지 제 7 풀업 트랜지스터(PM1_1~PM1_7)는 PMOS 트랜지스터로 구현될 수 있다.

제 1 어레이 구동부(160)의 풀다운 어레이부(164)는 풀다운 제어 신호(POUTN<6:0>)의 각 비트를 게이트로 입력받으며, 출력 노드(OUT_ND)와 접지 전압(VSS)단 사이에 병렬 연결된 제 1 내지 제 7 풀다운 트랜지스터(NM1_1~NM1_7)를 포함할 수 있다. 따라서, 풀다운 어레이부(164)는 풀다운 제어 신호(POUTN<6:0>)에 응답하여 턴온되는 풀다운 트랜지스터들(NM1_1~NM1_7)의 수들을 제어할 수 있다. 바람직하게는, 제 1 내지 제 7 풀다운 트랜지스터(NM1_1~NM1_7)는 NMOS 트랜지스터로 구현될 수 있다.

한편, 제 1 내지 제 7 풀업 트랜지스터(PM1_1~PM1_7)는 2 배씩 증가하는 사이즈(W/L)를 가지도록 구성될 수 있다. 예를 들어, 풀업 제어 신호(POUTP<6:0>)의 제 7 비트(POUTP<6>)를 입력받는 제 7 풀업 트랜지스터(PM1_7)는 풀업 제어 신호(POUTP<6:0>)의 제 1 비트(POUTP<0>)를 입력받는 제 1 풀업 트랜지스터(PM1_1)의 사이즈의 2⁶= 64 배 큰 사이즈를 가지도록 구성될 수 있다. 마찬가지로, 제 1 내지 제 7 풀다운 트랜지스터(NM1_1~NM1_7)는 2 배씩 증가하는 사이즈(W/L)를 가지도록 구성될 수 있다. 즉, 제 1 내지 제 7 풀업 트랜지스터(PM1_1~PM1_7) 혹은 제 1 내지 제 7 풀다운 트랜지스터(NM1_1~NM1_7)가 일정 배수씩 증가하는 사이즈를 가짐으로써 제 1 비례 이득 팩터(KPN<1:0>) 혹은 제 2 비례 이득 팩터(KPP<1:0>)에 따른 전류 크기가 비선형적으로(non-linear) 증가하도록 제어할 수 있다. 따라서, 제 1 어레이 구동부(160)는 출력 전압(VOUT)의 에러 성분이 커질수록 제 1 전류(IPWR.P)의 크기가 커지도록 제어할 수 있다.

상기와 같이, 비례 제어부(140)는 에러 코드(LV<6:0>)와 제 1 및 제 2 비례 이득 팩터(KPN<1:0>, KPP<1:0>)를 곱한 결과를 각각 비례 제어 신호(PPULSE)에 동기시켜 풀업 제어 신호(POUTP<6:0>) 및 풀다운 제어 신호(POUTN<6:0>)로 출력할 수 있다. 또한, 제 1 어레이 구동부(160)는 PMOS 트랜지스터로 구현된 풀업 어레이부(162) 및 NMOS 트랜지스터로 구현된 풀다운 어레이부(164)를 모두 포함할 수 있다. 따라서, 제안 발명의 비례 제어부(140)는 출력 전압(VOUT)에 언더슈트(undershoot)가 발생한 경우, 풀업 어레이부(162)를 이용하여 제 1 전류(IPWR.P)을 증가시키고, 출력 전압(VOUT)에 오버슈트(overshoot)가 발생한 경우 풀다운 어레이부(164)를 이용하여 제 1 전류(IPWR.P)을 감소시켜 빠른 레귤레이션을 수행함으로써 출력 전압(VOUT)을 일정하게 유지할 수 있다.

도 10 는 도 4 의 적분 제어부(150) 및 제 2 어레이 구동부(170)의 상세 구성을 설명하기 위한 블록도 이다.

도 10 를 참조하면, 적분 제어부(150)는 펄스 인코더(410) 및 코드 출력부(420)를 포함할 수 있다.

펄스 인코더(410)는, 시간 정보를 나타내는 카운팅 신호(CNT<3:0>)에 따라 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>)를 1차로 쉬프팅하여 적분 동작을 수행하고, 적분 이득 팩터(KI<1:0>)에 따라 쉬프팅된 신호를 2차로 쉬프팅하여 곱셈 동작을 수행하여 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>)를 생성할 수 있다.

코드 출력부(420)는 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>) 및 에러 부호 신호(SIGN)에 따라 기 저장된 코드값을 조절하여 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)를 출력할 수 있다. 이 때, 기 저장된 코드값은 7-비트의 온도 코드(thermometer code)의 값일 수 있다.

코드 출력부(420)는 펄스 라우팅 그룹(422) 및 쉬프트 레지스터 그룹(424)을 포함할 수 있다.

펄스 라우팅 그룹(422)은 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>)를 각각 입력받는 제 1 내지 제 4 펄스 라우팅부(PRU, 422_1~422_4)를 포함할 수 있다. 쉬프트 레지스터 그룹(424)은 제 1 내지 제 4 PRU(422_1~422_4)에 대응하여 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)를 각각 출력하는 제 1 내지 제 4 쉬프트 레지스터(SR, 424_1~424_4)를 포함할 수 있다.

제 1 내지 제 4 PRU(422_1~422_4)는 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>)에 따라 클럭 신호(CLK1~CLK4)를 제 1 내지 제 4 SR(424_1~424_4)에 각각 전달(ROUTING)할 수 있다. 또한, 제 1 내지 제 4 PRU(422_1~422_4)는 제 1 내지 제 4 SR(424_1~424_4)로부터 출력되는 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)와 에러 부호 신호(SIGN)를 토대로 제 1 내지 제 4 SR(424_1~424_4)의 오버/언더플로우가 검출되면, 제 1 내지 제 4 SR(424_1~424_4)에 셋/리셋 신호(SETB1/RESETB1~SETB4/RESETB4)를 각각 전달(ROUTING)할 수 있다. 이 때, 제 1 내지 제 4 PRU(422_1~422_4)는, 할당된 SR의 언더플로우가 검출되면 셋 신호(SETB1~SETB4)를 할당된 SR에 각각 전달(ROUTING)하고, 할당된 SR의 오버플로우가 검출되면, 제 1 내지 제 4 PRU(422_1~422_4)는 리셋 신호(RESETB1~RESETB4)를 할당된 SR에 각각 전달(ROUTING)할 수 있다.

제 1 내지 제 4 SR(424_1~424_4)는 입력되는 클럭 신호(CLK1~CLK4)에 따라 기 저장된 코드값을 쉬프팅하여 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>)로 출력하되, 에러 부호 신호(SIGN)에 따라 쉬프팅 방향을 제어할 수 있다. 예를 들어, 제 1 내지 제 4 SR(424_1~424_4)는 에러 부호 신호(SIGN)가 로직 로우 레벨(즉, 언더슈트 상태)일 때, 오른쪽(즉, LSB 방향)으로 저장된 코드값을 쉬프팅하고, 에러 부호 신호(SIGN)가 로직 하이 레벨(즉, 오버슈트 상태)일 때, 왼쪽(즉, MSB 방향)으로 저장된 코드값을 쉬프팅할 수 있다. 또한, 제 1 내지 제 4 SR(424_1~424_4)는 입력되는 셋/리셋 신호(SETB1/RESETB1~SETB4/RESETB4)에 따라 기 저장된 코드값을 셋/리셋 할 수 있다.

한편, 최상부 PRU(즉, 제 4 PRU(422_4))을 제외한 하부 PRU(즉, 제 1 내지 제 3 PRU(422_1~422_3))는 제 1 내지 제 3 SR(424_1~424_3)의 오버/언더플로우가 검출되면, 제 1 내지 제 3 적분 펄스 신호(IPULSE<2:0>)를 상부 PRU(즉, 제 2 내지 제 4 PRU(422_2~422_4))에 제 1 내지 제 3 복제 신호(CLON<2:0>)로 각각 전달(ROUTING)할 수 있다. 즉, 상부 PRU(제 2 내지 제 4 PRU(422_2~422_4))는 하부 PRU(제 1 내지 제 3 PRU(422_1~422_3)으로부터 전달되는 제 1 내지 제 3 복제 신호(CLON<2:0>) 또는 제 2 내지 제 4 적분 펄스 신호(IPULSE<3:1>)를 입력 신호로 입력 받을 수 있다. 또한, 최상부 PRU(제 4 PRU(422_4))로부터 출력되는 셋/리셋 신호(SETB4/RESETB4)는 전체 PRU의 최대 오버/언더플로우를 나타내는 글로벌 셋/리셋 신호(GB_SETB/SB_RESETB)로서 나머지 제 1 내지 제 3 PRU(422_1~422_3)로 입력된다. 글로벌 셋/리셋 신호(GB_SETB/SB_RESETB)가 로직 로우 레벨로 활성화되는 경우, 제 1 내지 제 4 PRU(422_1~422_4)는 모든 셋/리셋 신호(SETB1/RESETB1~SETB4/RESETB4)를 로직 로우 레벨로 활성화시켜 출력하고, 제 1 내지 제 4 SR(424_1~424_4)는 입력되는 셋/리셋 신호(SETB1/RESETB1~SETB4/RESETB4)에 따라 기 저장된 코드값을 셋/리셋 할 수 있다.

제 2 어레이 구동부(170)는 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)에 각각 대응되는 제 1 내지 제 4 서브 풀업 어레이부(170_1~170_4)를 포함할 수 있다.

제 1 내지 제 4 서브 풀업 어레이부(170_1~170_4)는 각각, 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>) 중 할당된 신호의 각 비트를 게이트로 입력받으며 전원 전압(VIN)단과 출력 노드(OUT_ND) 사이에 병렬 연결된 제 1 내지 제 7 풀업 트랜지스터를 포함할 수 있다. 따라서, 제 1 내지 제 4 서브 풀업 어레이부(170_1~170_4)는 각각 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>) 중 할당된(assigned) 신호에 응답하여 턴온되는 풀업 트랜지스터의 수들을 제어할 수 있다. 바람직하게는, 제 1 내지 제 7 풀업 트랜지스터는 PMOS 트랜지스터로 구현될 수 있다.

한편, 동일한 서브 풀업 어레이부에 포함된 제 1 내지 제 7 풀업 트랜지스터는 동일한 사이즈(W/L)를 가지며, 제 1 내지 제 4 서브 풀업 어레이부(170_1~170_4) 각각에 포함된 제 1 내지 제 7 풀업 트랜지스터는 상부 서브 풀업 어레이부로 올라갈수록 일정 비(예를 들어, 8 배)로 커지는 사이즈(W/L)를 가지도록 구성될 수 있다. 예를 들어, 제 4 서브 풀업 어레이부(170_4)에 포함된 제 1 내지 제 7 풀업 트랜지스터는 모두 동일한 사이즈를 가지며, 제 1 서브 풀업 어레이부(170_1)에 포함된 제 1 내지 제 7 풀업 트랜지스터 보다 512배 큰 사이즈를 가지도록 구성될 수 있다. 따라서, 제 2 어레이 구동부(170)는 제 1 서브 풀업 어레이부(170_1)로부터 제 4 서브 풀업 어레이부(170_4)로 갈수록 제 2 전류(IPWR.I)의 크기가 비선형적으로(non-linear) 증가하도록 제어할 수 있다. 따라서, 제 2 어레이 구동부(170)는 출력 전압(VOUT)의 에러 성분이 커질수록 제 2 전류(IPWR.I)의 크기가 커지도록 제어할 수 있다.

상기와 같이, 적분 제어부(150)는 시간 정보를 나타내는 카운팅 신호(CNT<3:0>)에 따라 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>)를 1차로 쉬프팅하고, 적분 이득 팩터(KI<1:0>)에 따라 쉬프팅된 신호를 2차로 쉬프팅하여 생성된 쉬프팅 결과와 에러 부호 신호(SIGN)에 따라 기 저장된 코드값을 조절하여 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)를 출력할 수 있다. 종래의 디지털 LDO 레귤레이터가 일반적인 곱셉기(generic multiplier)와 가산기(adder)로 구현되어 긴 제어 루프 레이턴시를 가지는 반면, 제안 발명의 디지털 LDO 레귤레이터의 적분 제어부(150)는 멀티-쉬프팅 동작을 수행하여 적분 제어 신호를 생성함으로써 제어 루프 레이턴시를 줄일 수 있다.

도 11 은 도 10 의 펄스 인코더(410)의 상세 구성을 설명하기 위한 블록도 이다.

도 11 을 참조하면, 펄스 인코더(410)는 제 1 쉬프팅부(412), 제 2 쉬프팅부(414) 및 적분 펄스 생성부(416)를 포함할 수 있다.

제 1 쉬프팅부(412)는 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>)의 각 비트 사이를 제로 패딩(ZERO-PADDING)하고, 시간 정보를 나타내는 카운팅 신호(CNT<3:0>)에 따라 제로 패딩된 적분 제어 신호를 쉬프팅하여 제 1 쉬프팅 신호(PULSE_CNT<9:0>)를 출력할 수 있다. 본 발명의 실시예에 따른 제로 패딩(ZERO-PADDING)은 유효 신호의 각 비트 사이를 비트 '0'로 채우는 것으로, 각 비트에 서로 다른 가중치(weight)를 부여하기 위해 수행된다. 따라서, 제 1 쉬프팅부(412)는 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>) 각각과 카운팅 신호(CNT<3:0>)를 서로 다른 이득으로 곱하여 적분 동작을 수행할 수 있다.

제 2 쉬프팅부(414)는 적분 이득 팩터(KI<1:0>)에 따라 제 1 쉬프팅 신호(PULSE_CNT<9:0>)를 쉬프팅하여 곱셈 동작을 수행하여 제 2 쉬프팅 신호(PULSE_KI<12:0>)를 출력할 수 있다.

한편, 제 1 쉬프팅부(412) 및 제 2 쉬프팅부(414)를 통해 출력되는 제 2 쉬프팅 신호(PULSE_KI<12:0>)는 2진법(binary) 형태로 출력되는 반면, 최종단에 위치한 복수 개의 서브 풀업 어레이부(170_1~170_4) 각각에 포함된 제 1 내지 제 7 풀업 트랜지스터는 상부 서브 풀업 어레이부로 올라갈수록 8 배씩 커지는 사이즈(W/L)를 가지도록 구성되므로 8 진법(octal) 형태의 신호가 인가되어야 한다. 따라서, 적분 펄스 생성부(416)는 2진법(binary) 형태의 제 2 쉬프팅 신호(PULSE_KI<12:0>)를 8 진법(octal) 형태의 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>)로 변환할 수 있다.

보다 자세하게, 적분 펄스 생성부(416)는 제 2 쉬프팅 신호(PULSE_KI<12:0>)의 비트들을 일정 개수로 그룹핑하여 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>)를 생성할 수 있다. 예를 들어, 적분 펄스 생성부(416)는 제 2 쉬프팅 신호(PULSE_KI<12:0>)의 비트들을 3-3-3-4 비트씩 그룹핑하여 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>)를 각각 생성하기 위한 제 1 내지 제 4 오아 게이트(OR9~OR12)를 포함할 수 있다.

한편, 제 1 쉬프팅부(412)는 카운팅 신호(CNT<3:0>)의 비트들의 가장 왼쪽에 있는 '1'의 위치에 따라 쉬프트 연산을 수행할 수 있다. 예를 들어, 제 1 쉬프팅부(412)는, 카운팅 신호(CNT<3:0>)가 '1111'인 경우에는 제 4 비트(CNT<3>)가 '1'이므로 제로 패딩된 적분 제어 신호를 3만큼 왼쪽으로 쉬프트 하고, 카운팅 신호(CNT<3:0>)가 '0101'인 경우에는 제 3 비트(CNT<2>)가 '1'이므로 제로 패딩된 적분 제어 신호를 2만큼 왼쪽으로 쉬프트 할 수 있다.

또한, 제 2 쉬프팅부(414)는 적분 이득 팩터(KI<1:0>)의 값에 따라 쉬프트 연산을 수행할 수 있다. 예를 들어, 제 2 쉬프팅부(414)는, 적분 이득 팩터(KI<1:0>)가 '11'인 경우 제 1 쉬프팅 신호(PULSE_CNT<9:0>)를 3만큼 쉬프팅하고, 적분 이득 팩터(KI<1:0>)가 '01'인 경우 제 1 쉬프팅 신호(PULSE_CNT<9:0>)를 1만큼 쉬프팅할 수 있다.

도 12a 및 도 12b 는 도 11 의 펄스 인코더(410)에 동작을 설명하기 위한 표 및 타이밍도 이다.

도 12a 도 12b 를 참조하면, 카운팅 신호(CNT<3:0>)가 '0101'이고 적분 이득 팩터(KI<1:0>)가 '01'인 경우가 도시되어 있다.

제 1 쉬프팅부(412)는, 제 2 내지 제 5 적분 제어 신호(MPULSE<4:1>)의 각 비트 사이를 제로 패딩(ZERO-PADDING)하고, 시간 정보를 나타내는 카운팅 신호(CNT<3:0>)에 따라 제로 패딩된 적분 제어 신호를 쉬프팅하여 제 1 쉬프팅 신호(PULSE_CNT<9:0>)를 출력할 수 있다. 이 때. 카운팅 신호(CNT<3:0>)가 '0101'이므로 제 1 쉬프팅부(412)는 제로 패딩된 적분 제어 신호를 2만큼 왼쪽으로 쉬프트한다. 참고로, 도 12b 에 도시된 바와 같이, 카운팅 신호(CNT<3:0>)는 제 3 적분 제어 신호(MPULSE<2>)가 활성화 된 후 소정 시간 위에 리셋될 수 있다.

제 2 쉬프팅부(414)는, 적분 이득 팩터(KI<1:0>)가 '01'이므로 제 1 쉬프팅 신호(PULSE_CNT<9:0>)를 1만큼 쉬프팅한다

적분 펄스 생성부(416)는 2진법(binary) 형태의 제 2 쉬프팅 신호(PULSE_KI<12:0>)를 제 2 쉬프팅 신호(PULSE_KI<12:0>)의 비트들을 일정 개수로 그룹핑하여 8 진법(octal) 형태의 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>)로 변환할 수 있다.

도 13 은 도 10 의 제 2 PRU(422_2)와 제 2 SR(424_2)의 상세 구성을 설명하기 위한 블록도 이다.

도 13 을 참조하면, 제 2 PRU(422_2)는 오버/언더플로우 감지부(510), 펄스 복제부(520) 및 펄스 출력부(530)를 포함할 수 있다.

오버/언더플로우 감지부(510)는 펄스 출력부(530)로부터 유효한(valid) 클럭 신호(CLK2) 혹은 유효한 셋/리셋 신호(SETB2/RESETB2)가 출력될 때마다 제 2 SR(424_2)로부터 출력되는 제 2 서브 풀업 제어 신호(IOUT1<6:0>)의 MSB(즉, IOUT1<6>)와 LSB(즉, IOUT1<0>)를 저장할 수 있다. 또한, 오버/언더플로우 감지부(510)는 저장된 LSB와 MSB와 에러 부호 신호(SIGN)를 토대로 제 2 SR(424_2)의 오버/언더플로우를 검출하여 복제 인에이블 신호(CL_EN)와 선택 신호(SEL<1:0>)를 출력할 수 있다. 예를 들어, 오버/언더플로우 감지부(510)는 언더플로우 혹은 오버플로우가 검출되면 복제 인에이블 신호(CL_EN)를 활성화시키고, 언더플로우가 검출되면 '10'의 선택 신호(SEL<1:0>)를 출력하고, 오버플로우가 검출되면 '01'의 선택 신호(SEL<1:0>)를 출력하고, 오버/언더 플로우가 검출되지 않는 디폴트 상태에서는 '00'의 선택 신호(SEL<1:0>)를 출력할 수 있다.

펄스 복제부(520)는 제 1 PRU(422_1)로부터 출력된 제 1 복제 신호(CLON<0>) 혹은 제 2 적분 펄스 신호(IPULSE<1>)가 입력되면 출력 펄스 신호(OPULSE)를 출력하되, 복제 인에이블 신호(CL_EN)에 따라 출력 펄스 신호(OPULSE)를 제 2 복제 신호(CLON<1>)로 제 3 PRU(422_3)에 출력할 수 있다.

펄스 출력부(530)는 선택 신호(SEL<1:0>)에 따라 출력 펄스 신호(OPULSE)를 클럭 신호(CLK2), 셋 신호(SETB2) 및 리셋 신호(RESETB2) 중 하나로 출력할 수 있다. 또한, 펄스 출력부(530)는 글로벌 셋/리셋 신호(GB_SETB/SB_RESETB)가 활성화되는 경우, 셋/리셋 신호(SETB2/RESETB2)를 활성화시켜 출력할 수 있다. 예를 들어, 펄스 출력부(530)는 언더플로우 시 '10'의 선택 신호(SEL<1:0>)에 응답하여 출력 펄스 신호(OPULSE)에 대응하는 셋 신호(SETB2)를 출력하고, 오버플로우 시 '01'의 선택 신호(SEL<1:0>)에 응답하여 출력 펄스 신호(OPULSE)에 대응하는 리셋 신호(RESETB2)를 출력하고, 디폴트 상태에서 '00'의 선택 신호(SEL<1:0>)에 응답하여 출력 펄스 신호(OPULSE)에 대응하는 클럭 신호(CLK2)를 출력할 수 있다.

제 2 SR(424_2)는 클럭 신호(CLK2), 셋 신호(SETB2) 및 리셋 신호(RESETB2)에 응답하여 기 저장된 코드값을 쉬프팅하되 에러 부호 신호(SIGN)에 따라 쉬프팅 방향을 제어하여 제 2 서브 풀업 제어 신호(IOUT1<6:0>)를 출력하는 7-bit 쉬프트 레지스터를 포함할 수 있다. 이 때, 도 10 에 도시된 제 2 서브 풀업 어레이부(170_2)가 로직 로우 레벨에 응답하여 턴온되는 PMOS 트랜지스터들로 구성되므로, 제 2 SR(424_2)는 쉬프팅된 신호를 최종적으로 반전하여 제 2 서브 풀업 제어 신호(IOUT1<6:0>)로 출력할 수 있다.

도 14 는 도 13 의 제 2 PRU(422_2)의 상세 구성을 설명하기 위한 회로도 이다.

도 14 를 참조하면, 오버/언더플로우 감지부(510)는 저장 제어부(512), MSB/LSB 저장부(514) 및 검출부(516)를 포함할 수 있다.

저장 제어부(512)는 펄스 출력부(530)로부터 유효한 클럭 신호(CLK2) 혹은 유효한 셋/리셋 신호(SETB2/RESETB2)가 출력될 때마다 저장 클럭 신호(DCLK)를 생성할 수 있다.

MSB/LSB 저장부(514)는 저장 클럭 신호(DCLK)에 응답하여 제 2 SR(424_2)로부터 출력되는 제 2 서브 풀업 제어 신호(IOUT1<6:0>)의 MSB(즉, IOUT1<6>)와 LSB(즉, IOUT1<0>)를 저장할 수 있다. 일실시예에서, MSB/LSB 저장부(514)는 저장 클럭 신호(DCLK)에 동기되어 제 2 서브 풀업 제어 신호(IOUT1<6:0>)의 MSB(즉, IOUT1<6>)와 LSB(즉, IOUT1<0>)를 저장하는 다수 개의 D 플립플롭으로 구성될 수 있다.

검출부(516)는 저장된 LSB와 MSB와 에러 부호 신호(SIGN)를 토대로 제 2 SR(424_2)의 오버/언더플로우를 검출하여 복제 인에이블 신호(CL_EN)와 선택 신호(SEL<1:0>)를 출력할 수 있다. 검출부(516)는 에러 부호 신호(SIGN)가 로직 하이 레벨이고 LSB가 로직 로우 레벨일 때 언더플로우가 발생했다고 판단하고, 에러 부호 신호(SIGN)가 로직 로우 레벨이고 MSB가 로직 하이 레벨일 때 오버플로우가 발생했다고 판단할 수 있다. 즉, 검출부(516)는, 오버슈트 상태에서 LSB까지 로직 로우 레벨일 때, 제 2 서브 풀업 제어 신호(IOUT1<6:0>)의 모든 비트들이 로직 로우 레벨 상태인 언더플로우를 검출하고, 언더슈트 상태에서 MSB까지 로직 하이 레벨일 때, 제 2 서브 풀업 제어 신호(IOUT1<6:0>)의 모든 비트들이 로직 하이 레벨 상태인 오버플로우를 검출할 수 있다.

펄스 복제부(520)는 오아 게이트(OR13) 및 드라이버(D1)를 포함할 수 있다. 오아 게이트(OR13)는 제 1 복제 신호(CLON<0>) 및 제 2 적분 펄스 신호(IPULSE<1>)를 입력받아 오아 연산을 수행하여 출력 펄스 신호(OPULSE)를 출력할 수 있다. 드라이버(D1)는 복제 인에이블 신호(CL_EN)에 따라 인에이블되며, 출력 펄스 신호(OPULSE)를 제 2 복제 신호(CLON<1>)로 출력할 수 있다.

펄스 출력부(530)는 펄스 선택부(MUX1), 제 1 앤드 게이트(AND12) 및 제 2 앤드 게이트(AND13)를 포함할 수 있다.

펄스 선택부(MUX1)는 선택 신호(SEL<1:0>)에 따라 출력 펄스 신호(OPULSE)를 클럭 신호(CLK2), 프리-셋 신호(PRE_SETB) 및 프리-리셋 신호(PRE_RESETB) 중 하나로 출력할 수 있다. 예를 들어, 펄스 선택부(MUX1)는 언더플로우 시 '10'의 선택 신호(SEL<1:0>)에 응답하여 출력 펄스 신호(OPULSE)의 반전 신호를 프리-셋 신호(PRE_SETB)로 출력하고, 오버플로우 시 '01'의 선택 신호(SEL<1:0>)에 응답하여 출력 펄스 신호(OPULSE)의 반전 신호를 프리-리셋 신호(PRE_RESETB)로 출력할 수 있다.

제 1 앤드 게이트(AND12)는 글로벌 셋 신호(GB_SETB) 및 프리-셋 신호(PRE_SETB)를 입력받아 앤드 연산을 수행하여 셋 신호(SETB2)를 출력할 수 있다. 따라서, 제 1 앤드 게이트(AND12)는 글로벌 셋 신호(GB_SETB) 및 프리-셋 신호(PRE_SETB) 중 적어도 하나가 로직 로우 레벨로 활성화되는 경우 셋 신호(SETB2)를 로직 로우 레벨로 활성화시켜 출력할 수 있다.

제 2 앤드 게이트(AND13)는 글로벌 리셋 신호(GB_RESETB) 및 프리-리셋 신호(PRE_RESETB)를 입력받아 앤드 연산을 수행하여 리셋 신호(RESETB2)를 출력할 수 있다. 따라서, 제 2 앤드 게이트(AND13)는 글로벌 리셋 신호(SB_RESETB) 및 프리-리셋 신호(PRE_RESETB) 중 적어도 하나가 로직 로우 레벨로 활성화되는 경우 리셋 신호(RESETB2)를 로직 로우 레벨로 활성화시켜 출력할 수 있다.

한편, 도 13 및 도 14 에서는 제 2 PRU(422_2)를 예로 들어 설명하였지만, 나머지 PRU도 펄스 복제부(520)의 구성을 제외하고는 비슷한 구성을 포함하도록 구성할 수 있다. 예를 들어, 도 10 의 제 3 PRU(422_3)는 제 2 PRU(422_2)와 실질적으로 동일한 구성을 가지며, 제 1 PRU(422_1)의 펄스 복제부는 오아 게이트(OR13) 없이 제 1 적분 펄스 신호(IPULSE<1>)만 입력받는 구성을 포함할 수 있고, 제 4 PRU(422_4)의 펄스 복제부는 드라이버(D1)가 생략된 구성을 포함할 수 있다.

이하, 도 13 내지 도 15 를 참조하여 펄스 라우팅 그룹(422)의 동작을 설명하기로 한다. 한편, 도 15 에서는 제 2 PRU(422_2)의 동작을 예로 들어 설명하였지만, 나머지 PRU도 실질적으로 동일한 동작을 수행할 수 있다.

도 15 는 도 10 의 펄스 라우팅 그룹(422)의 제 2 PRU(422_2)의 동작을 설명하기 위한 플로우차트 이다.

도 15 를 참조하면, 펄스 복제부(520)는 제 1 복제 신호(CLON<0>) 또는 제 2 적분 펄스 신호(IPULSE<1>)를 출력 펄스 신호(OPULSE)를 출력한다(S100). 초기 상태에서 복제 인에이블 신호(CL_EN)가 디스에이블되어 있다면, 펄스 복제부(520)는 출력 펄스 신호(OPULSE)를 제 2 복제 신호(CLON<1>)로 전달(ROUTING)하지 않는다.

또한, 초기 상태에서 언더 플로우 혹은 오버 플로우가 감지되지 않는 디폴트 상태에서(S110의 NO, S120의 NO), 오버/언더플로우 감지부(510)는 복제 인에이블 신호(CL_EN)를 비활성화시키고, '00'의 선택 신호(SEL<1:0>)를 출력한다(S130). 펄스 출력부(530)는 '00'의 선택 신호(SEL<1:0>)에 따라 출력 펄스 신호(OPULSE)를 클럭 신호(CLK2)로 출력한다(S132).

이 때, 펄스 출력부(530)는 글로벌 셋/리셋 신호(GB_SETB/SB_RESETB)에 따라 셋/리셋 신호(SETB2/RESETB2)를 출력한다(S140). 초기 상태에서, 글로벌 셋/리셋 신호(GB_SETB/SB_RESETB)가 로직 하이 레벨로 비활성화된다면, 펄스 출력부(530)는 프리-셋 신호(PRE_SETB) 및 프리-리셋 신호(PRE_RESETB)에 따라 셋/리셋 신호(SETB2/RESETB2)를 로직 하이 레벨로 비활성화시켜 출력한다. 참고로, 제 2 SR(424_2)는 클럭 신호(CLK2)에 따라 기 저장된 코드값을 쉬프팅하여 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>)로 출력하되, 에러 부호 신호(SIGN)에 따라 쉬프팅 방향을 제어할 수 있다.

오버/언더플로우 감지부(510)는 펄스 출력부(530)로부터 유효한 클럭 신호(CLK2) 혹은 유효한 셋/리셋 신호(SETB2/RESETB2)가 출력될 때마다 저장 클럭 신호(DCLK)를 생성한다(S150). 오버/언더플로우 감지부(510)는 저장 클럭 신호(DCLK)에 응답하여, 제 2 SR(424_2)로부터 출력되는 제 2 서브 풀업 제어 신호(IOUT1<6:0>)의 MSB(IOUT<6>)와 LSB(IOUT<0>)를 저장한다(S160).

이후, 펄스 복제부(520)는 제 1 복제 신호(CLON<0>) 또는 제 2 적분 펄스 신호(IPULSE<1>)를 출력 펄스 신호(OPULSE)를 다시 출력한다(S100).

오버/언더플로우 감지부(510)는 저장된 LSB와 MSB와 에러 부호 신호(SIGN)를 토대로 제 2 SR(424_2)의 오버/언더플로우를 검출할 수 있다.

만약, 에러 부호 신호(SIGN)가 로직 하이 레벨이고 LSB가 로직 로우 레벨이라면, 오버/언더플로우 감지부(510)는 언더플로우가 발생했다고 판단하고(S110의 YES), 복제 인에이블 신호(CL_EN)를 활성화시키고 '10'의 선택 신호(SEL<1:0>)를 출력한다(S112). 이에 따라, 펄스 복제부(520)는 출력 펄스 신호(OPULSE)를 제 2 복제 신호(CLON<1>)로 전달(ROUTING)하고, 펄스 출력부(530)는 '10'의 선택 신호(SEL<1:0>)에 따라 출력 펄스 신호(OPULSE)의 반전 신호(/OPULSE)를 프리-셋 신호(PRE_SETB)로 출력한다(S114).

반면, 에러 부호 신호(SIGN)가 로직 로우 레벨이고 MSB가 로직 하이 레벨이라면, 오버/언더플로우 감지부(510)는 오버플로우가 발생했다고 판단하고(S120의 YES), 복제 인에이블 신호(CL_EN)를 활성화시키고 '01'의 선택 신호(SEL<1:0>)를 출력한다(S122). 이에 따라, 펄스 복제부(520)는 출력 펄스 신호(OPULSE)를 제 2 복제 신호(CLON<1>)로 전달(ROUTING)하고, 펄스 출력부(530)는 '01'의 선택 신호(SEL<1:0>)에 따라 출력 펄스 신호(OPULSE)의 반전 신호(/OPULSE)를 프리-리셋 신호(PRE_RESETB)로 출력한다(S124).

펄스 출력부(530)는 프리-셋 신호(PRE_SETB) 및 프리-리셋 신호(PRE_RESETB)와 글로벌 셋/리셋 신호(GB_SETB/SB_RESETB)에 따라 셋/리셋 신호(SETB2/RESETB2)를 출력한다(S140). 즉, 글로벌 셋/리셋 신호(GB_SETB/SB_RESETB)가 로직 하이 레벨로 비활성화된다면, 펄스 출력부(530)는 프리-셋 신호(PRE_SETB) 및 프리-리셋 신호(PRE_RESETB)에 따라 셋/리셋 신호(SETB2/RESETB2)를 로직 하이 레벨로 비활성화시켜 출력한다. 반면, 글로벌 셋/리셋 신호(GB_SETB/SB_RESETB)가 로직 로우 레벨로 활성화된다면, 펄스 출력부(530)는 프리-셋 신호(PRE_SETB) 및 프리-리셋 신호(PRE_RESETB)와 상관없이 셋/리셋 신호(SETB2/RESETB2)를 로직 로우 레벨로 활성화시켜 출력한다.

상기의 단계(S100~160)를 통해 펄스 라우팅 그룹(422)은 제 1 내지 제 4 적분 펄스 신호(IPULSE<3:0>)에 따라 클럭 신호(CLK1~CLK4)를 쉬프트 레지스터 그룹(424)에 전달(ROUTING)하고, 쉬프트 레지스터 그룹(424)로부터 출력되는 제 1 내지 제 4 서브 풀업 제어 신호(IOUT0<6:0>~IOUT3<6:0>)와 에러 부호 신호(SIGN)를 토대로 쉬프트 레지스터 그룹(424)의 오버/언더플로우를 검출할 수 있다.

상기와 같이, 본 발명의 실시예에 따른 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터(100)는, 비례 제어용 제 1 어레이 구동부(160) 및 적분 제어용 제 2 어레이 구동부(170)를 별도로 구비함으로써 비례 제어부(140)와 적분 제어부(150)를 병렬 스킴으로 구현하였다. 즉, 제 1 어레이 구동부(160)를 제어하여 획득된 제 1 전류(IPWR.P)와 제 2 어레이 구동부(170)를 제어하여 획득된 제 2 전류(IPWR.I)를 전류 도메인에서 전류 형태로 가산함으로써 기존의 가산기를 제거하여 제어 루프 레이턴시를 줄이고 레귤레이션 성능을 향상시킬 수 있다. 또한, 본 발명의 실시예에 따른 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터(100)의 적분 제어부(150)는 멀티-쉬프팅 동작을 수행하여 적분 제어 신호를 생성함으로써 제어 루프 레이턴시를 줄여 출력 전압의 안정화 시간을 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

100: 디지털 LDO 레귤레이터 110: ADC부
120: 디지털 처리부 130: 제어 신호 생성부
140: 비례 제어부 150: 적분 제어부
160: 제 1 어레이 구동부 162: 풀업 어레이부
164: 풀다운 어레이브 170: 제 2 어레이 구동부

Claims

출력 노드로부터 출력되는 아날로그 출력 전압의 변화를 검출하여 디지털 에러 코드를 출력하는 아날로그-디지털 컨버팅부;
상기 에러 코드를 토대로 비례 제어 신호, 복수 개의 적분 제어 신호 및 카운팅 신호 및 에러 부호 신호를 생성하는 제어 신호 생성부;
비례 이득 팩터에 따라 상기 에러 코드를 쉬프팅하고, 쉬프팅 결과를 상기 비례 제어 신호에 동기시켜 제 1 제어 신호로 출력하는 비례 제어부;
상기 카운팅 신호에 따라 상기 복수 개의 적분 제어 신호를 쉬프팅하고 적분 이득 팩터에 따라 상기 쉬프팅된 신호를 쉬프팅하여 복수 개의 적분 펄스 신호를 생성하고, 상기 복수 개의 적분 펄스 신호 및 상기 에러 부호 신호에 따라 기 저장된 코드값을 조절하여 복수 개의 제 2 제어 신호로 출력하는 적분 제어부; 및
상기 제 1 제어 신호에 응답하여 제 1 전류의 구동력을 조절하고, 상기 복수 개의 제 2 제어 신호에 응답하여 제 2 전류의 구동력을 조절하여 상기 출력 노드로 출력하는 구동부
를 포함하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 에러 코드 및 상기 기 저장된 코드값은,
1진수 코드(unary code)로 구성되는 온도 코드(thermometer code)를 포함하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 제어 신호 생성부는,
상기 에러 코드에 변화가 있을 때마다 상기 비례 제어 신호를 활성화시키고,
상기 복수 개의 적분 제어 신호 중, 상기 에러 코드의 변화의 크기에 대응하는 어느 하나의 신호를 활성화시키고,
상기 에러 코드의 변화가 오버슈트인지 언더슈트인지를 알리는 정보를 상기 에러 부호 신호로 출력하는 것
을 특징으로 하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 적분 제어부는,
상기 카운팅 신호에 따라 상기 복수 개의 적분 제어 신호를 1차로 쉬프팅하고, 상기 적분 이득 팩터에 따라 상기 쉬프팅된 신호를 2차로 쉬프팅하여 상기 복수 개의 적분 펄스 신호를 생성하는 펄스 인코더; 및
상기 복수 개의 적분 펄스 신호에 따라 상기 기 저장된 코드값을 쉬프팅하되, 상기 에러 부호 신호에 따라 쉬프팅 방향을 제어하여 상기 복수 개의 제 2 제어 신호를 출력하는 코드 출력부
를 포함하는 디지털 LDO 레귤레이터.
제 4 항에 있어서,
상기 펄스 인코더는,
상기 복수 개의 적분 제어 신호들 사이를 제로 패딩하고, 상기 카운팅 신호에 따라 상기 제로 패딩된 복수 개의 적분 제어 신호를 쉬프팅하여 제 1 쉬프팅 신호를 출력하는 제 1 쉬프팅부;
상기 적분 이득 팩터에 따라 상기 제 1 쉬프팅 신호를 쉬프팅하여 제 2 쉬프팅 신호를 출력하는 제 2 쉬프팅부; 및
상기 제 2 쉬프팅 신호의 비트들을 일정 개수로 그룹핑하여 상기 복수 개의 적분 펄스 신호를 생성하는 적분 펄스 생성부
를 포함하는 디지털 LDO 레귤레이터.
제 4 항에 있어서,
상기 코드 출력부는,
상기 복수 개의 적분 펄스 신호를 각각 입력받는 복수 개의 펄스 라우팅부를 포함하는 펄스 라우팅 그룹; 및
상기 복수 개의 펄스 라우팅부에 대응하여 상기 복수 개의 제 2 제어 신호를 각각 출력하는 복수 개의 쉬프트 레지스터를 포함하는 쉬프트 레지스터 그룹
을 포함하는 디지털 LDO 레귤레이터.
제 6 항에 있어서,
상기 복수 개의 펄스 라우팅부는 각각은,
상기 복수 개의 적분 펄스 신호 중 할당된 신호에 따라 할당된 쉬프트 레지스터에 클럭 신호를 전달(ROUTING)하고, 상기 복수 개의 제 2 제어 신호 중 할당된 신호 및 상기 에러 부호 신호를 토대로 상기 할당된 쉬프트 레지스터의 오버/언더플로우가 검출되면 할당된 쉬프트 레지스터에 셋/리셋 신호를 전달(ROUTING)하는 것
을 특징으로 하는 디지털 LDO 레귤레이터.
제 7 항에 있어서,
상기 복수 개의 펄스 라우팅부 중 최상부 펄스 라우팅부를 제외한 하부 펄스 라우팅부들은 각각 할당된 쉬프트 레지스터의 오버/언더플로우가 검출되면 상기 할당된 적분 펄스 신호를 인접한 상부 펄스 라우팅부에 복제 신호로 전달하며,
상기 상부 펄스 라우팅부들은 각각 상기 인접한 하부 펄스 라우팅부로부터 입력되는 상기 복제 신호 또는 상기 할당된 적분 펄스 신호를 입력 신호로 입력받는 것
을 특징으로 하는 디지털 LDO 레귤레이터.
제 7 항에 있어서,
상기 복수 개의 펄스 라우팅부 중 최상부 펄스 라우팅부로부터 출력되는 상기 셋/리셋 신호는 글로벌 셋/리셋 신호로 하부 펄스 라우팅부들로 입력되며,
상기 하부 펄스 라우팅부들은 각각 상기 글로벌 셋/리셋 신호가 활성화되면 할당된 셋/리셋 신호를 활성화시켜 출력하는 것
을 특징으로 하는 디지털 LDO 레귤레이터.
제 7 항에 있어서,
상기 복수 개의 쉬프트 레지스터 각각은,
상기 클럭 신호에 따라 상기 기 저장된 코드값을 쉬프트시켜 상기 복수 개의 제 2 제어 신호 중 할당된 신호를 출력하고, 상기 셋/리셋 신호에 따라 상기 기 저장된 코드값을 셋/리셋하는 것
을 특징으로 하는 디지털 LDO 레귤레이터.
제 7 항에 있어서,
상기 복수 개의 펄스 라우팅부 각각은,
인접한 하부 펄스 라우팅부로부터 입력되는 복제 신호 또는 상기 복수 개의 적분 펄스 신호 중 할당된 신호가 입력되면 출력 펄스 신호를 출력하되, 복제 인에이블 신호에 따라 상기 출력 펄스 신호를 복제 신호로 인접한 상부 펄스 라우팅부에 출력하는 펄스 복제부;
선택 신호에 따라 상기 출력 펄스 신호를 클럭 신호, 셋 신호 및 리셋 신호 중 하나로 출력하는 펄스 출력부; 및
상기 클럭 신호 혹은 셋/리셋 신호가 출력될 때마다 상기 에러 부호 신호 및 상기 복수 개의 제 2 제어 신호 중 할당된 신호를 토대로 상기 할당된 쉬프트 레지스터의 오버/언더플로우를 검출하여 상기 복제 인에이블 신호와 상기 선택 신호를 출력하는 오버/언더 플로우 감지부
를 포함하는 디지털 LDO 레귤레이터.
제 11 항에 있어서,
상기 오버/언더 플로우 감지부는,
상기 펄스 출력부로부터 유효한 클럭 신호 혹은 유효한 셋/리셋 신호가 출력될 때 저장 클럭 신호를 생성하는 저장 제어부;
상기 저장 클럭 신호에 응답하여 상기 할당된 쉬프트 레지스터로부터 출력되는 상기 할당된 제 2 제어 신호의 LSB(least significant bit)로부터 MSB(most significant bit)를 저장하는 저장부; 및
상기 저장된 LSB와 MSB와 상기 에러 부호 신호를 토대로 상기 할당된 쉬프트 레지스터의 오버/언더플로우를 검출하여 상기 복제 인에이블 신호와 상기 선택 신호를 출력하는 검출부
를 포함하는 디지털 LDO 레귤레이터.
제 12 항에 있어서,
상기 검출부는,
상기 에러 부호 신호가 상기 에러 코드의 변화가 오버슈트임을 알리는 로직 하이 레벨이고, 상기 저장된 LSB가 로직 로우 레벨일 때 언더플로우가 발생했다고 판단하고,
상기 에러 부호 신호가 상기 에러 코드의 변화가 언더슈트임을 알리는 로직 로우 레벨이고, 상기 저장된 MSB가 로직 하이 레벨일 때 오버플로우가 발생했다고 판단하는 것
을 특징으로 하는 디지털 LDO 레귤레이터.
제 11 항에 있어서,
상기 펄스 출력부는,
상기 복수 개의 펄스 라우팅부 중 최상부 펄스 라우팅부로부터 출력되는 글로벌 셋/리셋 신호가 활성화되면 상기 셋 신호 및 리셋 신호를 활성화시켜 출력하는 것
을 특징으로 하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 제어 신호 생성부는,
상기 에러 코드를 입력받아 절대값 계산을 수행하여 복수 개의 절대값 신호를 생성하고, 상기 에러 코드의 중간 비트를 상기 에러 부호 신호로 출력하는 에러 계산부;
일정 주기로 카운팅 동작을 수행하여 시간 정보를 가지는 상기 카운팅 신호를 출력하고, 상기 카운팅 신호가 출력될 때 마다 상기 복수 개의 절대 값 신호를 체크하여 스틱 펄스 신호를 생성하는 카운팅부;
상기 스틱 펄스 신호에 따라 상기 복수 개의 절대값 신호에 대응하는 상기 복수 개의 적분 제어 신호를 생성하는 적분 제어 신호 생성부; 및
상기 복수 개의 적분 제어 신호 중 하나라도 활성화되면 활성화되는 상기 비례 제어 신호를 생성하는 비례 제어 신호 생성부
를 포함하는 디지털 LDO 레귤레이터.
제 15 항에 있어서,
상기 에러 계산부는,
상기 에러 코드의 LSB(least significant bit)로부터 MSB(most significant bit) 방향으로 스캔하면서 로직 레벨이 바뀌는 변곡점을 검색하여 멀티-비트의 원핫코드를 생성하는 원핫코드 생성부; 및
상기 원핫코드의 특정 비트를 기준으로 대칭을 이루는 비트들을 그룹핑하여 상기 복수 개의 절대값 신호를 생성하는 절대값 그룹핑부
를 포함하는 디지털 LDO 레귤레이터.
제 16 항에 있어서,
상기 카운팅부는,
주기 신호에 응답하여 카운팅 동작을 수행하여 상기 카운팅 신호를 생성하고, 상기 카운팅 신호가 풀카운트에 도달하면 카운팅 완료 신호를 출력하는 카운터; 및
상기 카운팅 완료 신호가 활성화되고 상기 원핫코드의 특정 비트가 비활성화 될 때, 상기 스틱 펄스 신호를 생성하는 스틱 펄스 생성부
를 포함하는 디지털 LDO 레귤레이터.
제 15 항에 있어서,
상기 적분 제어 신호 생성부는,
상기 복수 개의 절대값 신호가 활성화되면 일정 구간 펄싱하는 상기 복수 개의 적분 제어 신호를 각각 생성하며, 상기 스틱 펄스 신호가 활성화되면 상기 복수 개의 절대값 신호 중 직전에 활성화된 신호에 따라 상기 복수 개의 적분 제어 신호를 생성하는 복수 개의 펄스 생성부
를 포함하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 비례 이득 팩터는 제 1 및 제 2 비례 이득 팩터를 포함하고, 상기 제 1 제어 신호는 풀업 제어 신호 및 풀다운 제어 신호를 포함하고,
상기 비례 제어부는,
상기 제 1 비례 이득 팩터에 따라 상기 에러 코드의 제 1 비트 그룹을 쉬프팅하는 제 1 쉬프트 레지스터;
상기 제 2 비례 이득 팩터에 따라 상기 에러 코드의 제 2 비트 그룹을 쉬프팅하는 제 2 쉬프트 레지스터; 및
상기 제 1 쉬프트 레지스터의 출력을 상기 비례 제어 신호에 동기시켜 상기 풀업 제어 신호로 출력하고, 상기 제 2 쉬프트 레지스터의 출력을 상기 비례 제어 신호에 동기시켜 상기 풀다운 제어 신호로 출력하는 래치부
를 포함하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 구동부는,
상기 제 1 제어 신호에 응답하여 상기 제 1 전류의 구동력을 조절하여 상기 출력 노드로 출력하는 제 1 어레이 구동부; 및
상기 복수 개의 제 2 제어 신호에 응답하여 상기 제 2 전류의 구동력을 조절하여 상기 출력 노드로 출력하는 제 2 어레이 구동부
를 포함하는 디지털 LDO 레귤레이터.
제 20 항에 있어서,
상기 제 1 어레이 구동부는,
전원 전압단과 상기 출력 노드 사이에 병렬 연결된 복수 개의 풀업 트랜지스터들을 포함하며, 상기 제 1 제어 신호의 풀업 제어 신호에 응답하여 턴온되는 풀업 트랜지스터의 수들을 제어하는 풀업 어레이부; 및
상기 출력 노드와 접지 전압단 사이에 병렬 연결된 복수 개의 풀다운 트랜지스터들을 포함하며, 상기 제 1 제어 신호의 풀다운 제어 신호에 응답하여 턴온되는 풀다운 트랜지스터의 수들을 제어하는 풀다운 어레이부
를 포함하는 디지털 LDO 레귤레이터.
제 21 항에 있어서,
상기 복수 개의 풀업 트랜지스터들은 일정 비율로 증가하는 사이즈(W/L)를 가지며, 상기 복수 개의 풀다운 트랜지스터들은 일정 비율로 증가하는 사이즈(W/L)를 가지는 것
을 특징으로 하는 디지털 LDO 레귤레이터.
제 20 항에 있어서,
상기 제 2 어레이 구동부는,
상기 복수 개의 제 2 제어 신호에 각각 대응하는 복수 개의 서브 풀업 어레이부를 포함하며,
상기 복수 개의 서브 풀업 어레이부는 각각 전원 전압단과 상기 출력 노드 사이에 병렬 연결된 복수 개의 풀업 트랜지스터들을 포함하며, 상기 복수 개의 제 2 제어 신호 중 할당된 신호에 응답하여 턴온되는 풀업 트랜지스터의 수들을 제어하는 것
을 특징으로 하는 디지털 LDO 레귤레이터.
제 23 항에 있어서,
동일한 서브 풀업 어레이부에 포함된 상기 복수 개의 풀업 트랜지스터들은 동일한 사이즈(W/L)를 가지며, 상기 복수 개의 서브 풀업 어레이부 각각에 포함된 상기 복수 개의 풀업 트랜지스터들은 상부 서브 풀업 어레이부로 올라갈수록 일정 비로 커지는 사이즈(W/L)를 가지는 것
을 특징으로 하는 디지털 LDO 레귤레이터.
에러 코드를 입력받아 절대값 계산을 수행하여 복수 개의 절대값 신호를 생성하고, 상기 에러 코드의 중간 비트를 에러 부호 신호로 출력하는 에러 계산부;
일정 주기로 카운팅 동작을 수행하여 시간 정보를 가지는 카운팅 신호를 출력하고, 상기 카운팅 신호가 출력될 때 마다 상기 복수 개의 절대 값 신호를 체크하여 스틱 펄스 신호를 생성하는 카운팅부;
상기 스틱 펄스 신호에 따라 상기 복수 개의 절대값 신호에 대응하는 복수 개의 적분 제어 신호를 생성하는 적분 제어 신호 생성부;
상기 카운팅 신호에 따라 상기 복수 개의 적분 제어 신호를 1차로 쉬프팅하고, 적분 이득 팩터에 따라 상기 쉬프팅된 신호를 2차로 쉬프팅하여 복수 개의 적분 펄스 신호를 생성하는 펄스 인코더; 및
상기 복수 개의 적분 펄스 신호에 따라 기 저장된 코드값을 쉬프팅하되, 상기 에러 부호 신호에 따라 쉬프팅 방향을 제어하여 복수 개의 출력 제어 신호를 출력하는 코드 출력부
를 포함하는 적분 제어 회로.
제 25 항에 있어서,
상기 펄스 인코더는,
상기 복수 개의 적분 제어 신호들 사이를 제로 패딩하고, 상기 카운팅 신호에 따라 상기 제로 패딩된 복수 개의 적분 제어 신호를 쉬프팅하여 제 1 쉬프팅 신호를 출력하는 제 1 쉬프팅부;
상기 적분 이득 팩터에 따라 상기 제 1 쉬프팅 신호를 쉬프팅하여 제 2 쉬프팅 신호를 출력하는 제 2 쉬프팅부; 및
상기 제 2 쉬프팅 신호의 비트들을 일정 개수로 그룹핑하여 상기 복수 개의 적분 펄스 신호를 생성하는 적분 펄스 생성부
를 포함하는 적분 제어 회로.
제 25 항에 있어서,
상기 코드 출력부는,
상기 복수 개의 적분 펄스 신호를 각각 입력받는 복수 개의 펄스 라우팅부를 포함하는 펄스 라우팅 그룹; 및
상기 복수 개의 펄스 라우팅부에 대응하여 상기 복수 개의 출력 제어 신호를 각각 출력하는 복수 개의 쉬프트 레지스터를 포함하는 쉬프트 레지스터 그룹
을 포함하는 적분 제어 회로.
제 27 항에 있어서,
상기 복수 개의 펄스 라우팅부 각각은,
인접한 하부 펄스 라우팅부로부터 입력되는 복제 신호 또는 상기 복수 개의 적분 펄스 신호 중 할당된 신호가 입력되면 출력 펄스 신호를 출력하되, 복제 인에이블 신호에 따라 상기 출력 펄스 신호를 복제 신호로 인접한 상부 펄스 라우팅부에 출력하는 펄스 복제부;
선택 신호에 따라 상기 출력 펄스 신호를 클럭 신호, 셋 신호 및 리셋 신호 중 하나로 출력하는 펄스 출력부; 및
상기 클럭 신호 혹은 셋/리셋 신호가 출력될 때마다 상기 에러 부호 신호 및 상기 복수 개의 출력 제어 신호 중 할당된 신호를 토대로 할당된 쉬프트 레지스터의 오버/언더플로우를 검출하여 상기 복제 인에이블 신호와 상기 선택 신호를 출력하는 오버/언더 플로우 감지부
를 포함하는 적분 제어 회로.
제 28 항에 있어서,
상기 오버/언더 플로우 감지부는,
상기 펄스 출력부로부터 유효한 클럭 신호 혹은 유효한 셋/리셋 신호가 출력될 때 저장 클럭 신호를 생성하는 저장 제어부;
상기 저장 클럭 신호에 응답하여 상기 할당된 쉬프트 레지스터로부터 출력되는 상기 할당된 출력 제어 신호의 LSB(least significant bit)로부터 MSB(most significant bit)를 저장하는 저장부; 및
상기 저장된 LSB와 MSB와 상기 에러 부호 신호를 토대로 상기 할당된 쉬프트 레지스터의 오버/언더플로우를 검출하여 상기 복제 인에이블 신호와 상기 선택 신호를 출력하는 검출부
를 포함하는 적분 제어 회로.
제 29 항에 있어서,
상기 검출부는,
상기 에러 부호 신호가 상기 에러 코드의 변화가 오버슈트임을 알리는 로직 하이 레벨이고, 상기 저장된 LSB가 로직 로우 레벨일 때 언더플로우가 발생했다고 판단하고,
상기 에러 부호 신호가 상기 에러 코드의 변화가 언더슈트임을 알리는 로직 로우 레벨이고, 상기 저장된 MSB가 로직 하이 레벨일 때 오버플로우가 발생했다고 판단하는 것
을 특징으로 하는 적분 제어 회로.
제 28 항에 있어서,
상기 펄스 출력부는,
상기 복수 개의 펄스 라우팅부 중 최상부 펄스 라우팅부로부터 출력되는 글로벌 셋/리셋 신호가 활성화되면 상기 셋 신호 및 리셋 신호를 활성화시켜 출력하는 것
을 특징으로 하는 적분 제어 회로.
제 25 항에 있어서,
상기 에러 계산부는,
상기 에러 코드의 LSB(least significant bit)로부터 MSB(most significant bit) 방향으로 스캔하면서 로직 레벨이 바뀌는 변곡점을 검색하여 멀티-비트의 원핫코드를 생성하는 원핫코드 생성부; 및
상기 원핫코드의 특정 비트를 기준으로 대칭을 이루는 비트들을 그룹핑하여 상기 복수 개의 절대값 신호를 생성하는 절대값 그룹핑부
를 포함하는 적분 제어 회로.
제 32 항에 있어서,
상기 카운팅부는,
주기 신호에 응답하여 카운팅 동작을 수행하여 상기 카운팅 신호를 생성하고, 상기 카운팅 신호가 풀카운트에 도달하면 카운팅 완료 신호를 출력하는 카운터; 및
상기 카운팅 완료 신호가 활성화되고 상기 원핫코드의 특정 비트가 비활성화 될 때, 상기 스틱 펄스 신호를 생성하는 스틱 펄스 생성부
를 포함하는 적분 제어 회로.
제 25 항에 있어서,
상기 적분 제어 신호 생성부는,
상기 복수 개의 절대값 신호가 활성화되면 일정 구간 펄싱하는 상기 복수 개의 적분 제어 신호를 각각 생성하며, 상기 스틱 펄스 신호가 활성화되면 상기 복수 개의 절대값 신호 중 직전에 활성화된 신호에 따라 상기 복수 개의 적분 제어 신호를 생성하는 복수 개의 펄스 생성부
를 포함하는 적분 제어 회로.
제 25 항에 있어서,
상기 복수 개의 출력 제어 신호에 각각 대응하는 복수 개의 서브 풀업 어레이부를 더 포함하며,
상기 복수 개의 서브 풀업 어레이부는 각각 전원 전압단과 출력 노드 사이에 병렬 연결된 복수 개의 풀업 트랜지스터들을 포함하며, 상기 복수 개의 출력 제어 신호 중 할당된 신호에 응답하여 턴온되는 풀업 트랜지스터의 수들을 제어하는 것
을 특징으로 하는 적분 제어 회로.
제 35 항에 있어서,
동일한 서브 풀업 어레이부에 포함된 상기 복수 개의 풀업 트랜지스터들은 동일한 사이즈(W/L)를 가지며, 상기 복수 개의 서브 풀업 어레이부 각각에 포함된 상기 복수 개의 풀업 트랜지스터들은 상부 서브 풀업 어레이부로 올라갈수록 일정 비로 커지는 사이즈(W/L)를 가지는 것
을 특징으로 하는 적분 제어 회로.