KR20160052920A - 디지털 제어방식의 이중모드 ldo 레귤레이터 및 그 제어 방법 - Google Patents

디지털 제어방식의 이중모드 ldo 레귤레이터 및 그 제어 방법 Download PDF

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KR20160052920A
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Abstract

디지털 LDO 레귤레이터가 개시된다. 본 발명의 디지털 LDO 레귤레이터는 선택적으로 구동하는 복수의 트랜지스터들을 포함하고 상기 구동된 트랜지스터를 통과한 전압을 출력하는 트랜지스터부; 상기 트랜지스터부의 출력 전압을 분배하여 궤환전압을 생성하는 전압 분배부; 미리 설정된 기준전압과 상기 궤환전압을 비교하여 복수의 오차값들을 산출하는 비교부; 제1 또는 제2 모드로 동작하며 상기 트랜지스터부의 구동 트랜지스터를 결정하는 제어신호를 출력하는 제어부; 및 상기 복수의 오차값들에 의거하여 상기 제어부의 동작모드를 결정하는 모드 결정부를 포함한다.

Description

디지털 제어방식의 이중모드 LDO 레귤레이터 및 그 제어 방법{DUAL MODE LOW-DROP OUT REGULATOR IN DIGITAL CONTROL AND METHOD FOR CONTROLLING USING THE SAME}
본 발명은 디지털 제어 방식의 이중모드 LDO(Low Drop Out) 레귤레이터에 관한 것으로서, 특히, 외부 커패시터가 없는 디지털 제어 방식의 이중모드 LDO 레귤레이터 및 그 제어 방법에 관한 것이다.
최근 기기들의 다양화 및 소형화 추세에 따라 다양한 회로들을 하나의 칩에 SOC(System-On-a-Chip) 하려는 노력이 증가하고 있다. 예를 들어, 아날로그, 디지털, RF 등 다양한 회로들이 하나의 칩으로 모이고 있다. 이 회로들의 공급전압으로 다양한 전압을 필요로 한다.
LDO 레귤레이터는 전력 관리 시스템에서 필수적인 요소 중 하나로서, 이러한 회로들에 안정적인 전원을 공급하기 위해 사용된다. 이를 위해 LDO 레귤레이터는 스위칭 레귤레이터와 함께 쓰이는데, LDO 레귤레이터의 경우 외부회로가 적고 간단하며 자체적으로 발생하는 리플이 없이 공급전압에 민감한 ADC, VCO 등의 회로의 공급전압으로 쓰인다.
이러한 LDO 레귤레이터를 제어하기 위해 일반적으로 아날로그 제어 방식이 사용되지만, 아날로그 제어 방식은 피드백 내 증폭기로 인해 과도한 대기 전력이 소모되고 안정성에 문제가 발생한다. 또한, 주파수 보상을 위해 일정 크기 이상의 커패시터를 사용해야 하므로 회로의 크기가 커지며, 외부 잡음에 민감하다는 단점이 있다.
한편, 최근 웨어러블 기기 등 전자기기가 최소화 되고 있음에 따라 외부 커패시터를 없애는 캡리스(Cap-less)에 관한 연구가 활발히 이루어지고 있다. 이와 더불어 회로 자체의 크기를 줄이기 위해 작은 공정을 사용하고 외부 노이즈에 강한 디지털 제어 방식 역시 사용되고 있다. 여러 회로가 한데 모이다 보니 각각의 회로마다 부하가 다르고 동작여부에 따라 다양한 부하범위를 가지고 있으므로 부하에 갑작스런 변화에도 빠르게 추적하고 넓은 부하 범위에서도 고효율로 동작하는 LDO 레귤레이터가 필요하다.
따라서 본 발명은 빠른 과도 응답을 갖는 디지털 제어 방식의 이중모드 LDO 레귤레이터 및 그 제어 방법을 제공하고자 한다.
또한, 본 발명은 넓은 부하 범위에서 높은 효율을 유지하는 디지털 제어 방식의 이중모드 LDO 레귤레이터를 제공하고자 한다.
또한, 본 발명은 클록에 의해 동작하는 비교기를 적용함으로써 대기 전력을 줄이는 디지털 제어 방식의 이중모드 LDO 레귤레이터를 제공하고자 한다.
또한, 본 발명은 프로그래머블 디지털 PID를 이용함으로써 외부 소자를 제거하로 회로 면적을 최소화하는 디지털제어 방식의 이중모드 LDO 레귤레이터를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터는 선택적으로 구동하는 복수의 트랜지스터들을 포함하고 상기 구동된 트랜지스터를 통과한 전압을 출력하는 트랜지스터부; 상기 트랜지스터부의 출력 전압을 분배하여 궤환전압을 생성하는 전압 분배부; 미리 설정된 기준전압과 상기 궤환전압을 비교하여 복수의 오차값들을 산출하는 비교부; 제1 또는 제2 모드로 동작하며 상기 트랜지스터부의 구동 트랜지스터를 결정하는 제어신호를 출력하는 제어부; 및 상기 복수의 오차값들에 의거하여 상기 제어부의 동작모드를 결정하는 모드 결정부를 포함한다.
바람직하게는, 상기 디지털 LDO 레귤레이터는 바이어스 회로로 구성되어 VDD에 민감한 게이트 전압을 가지는 NMOS를 포함하는 적응형 VSS 드라이버를 더 포함하고, 상기 적응형 VSS 드라이버는 상기 제어부에서 출력되는 제어 신호를 상기 복수의 트랜지스터들의 게이트 전압으로 인가시키되, 상기 복수의 트랜지스터들이 VDD의 변화에 둔감하게 동작하도록 할 수 있다.
바람직하게는, 상기 트랜지스터부는 8개의 파워 MOSFET를 포함하며, 상기 제어부의 제어신호에 의거하여 동작될 MOSFET를 선택할 수 있다.
바람직하게는, 상기 8개의 파워 MOSFET들은 그 크기가 각각 2n(0≤n≤7)일 수 있다.
바람직하게는, 상기 제어부는 8개의 MOSFET에 대응된 8비트의 제어신호에 의거하여 동작될 MOSFET를 결정할 수 있다.
바람직하게는, 상기 비교부는 음의 입력 단자를 통해 기준전압을 수신하고 양의 입력 단자를 통해 상기 궤환 전압을 수신하여 다운(down) 신호를 결정하는 제1 비교기; 음의 입력단자를 통해 상기 궤환 전압을 수신하고 양의 입력 단자를 통해 기준전압을 수신하여 업(up) 신호를 결정하는 제2 비교기; 및 연속되는 3개의 상기 업/다운 신호를 저장하는 3개의 D플립플롭을 포함할 수 있다.
바람직하게는, 상기 모드 결정부는 상기 업/다운 신호로 표현되는 오차값들에 기초하여 출력단의 부하가 크지 않다고 판단된 경우 상기 제어부의 동작 모드를 카운터 모드로 결정하고, 출력단의 부하가 크다고 판단된 경우 상기 제어부의 동작 모드를 PID 제어 모드로 결정할 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이중 모드 LDO 레귤레이터 제어 방법은 선택적으로 구동하는 복수의 트랜지스터를 통과한 전압을 출력하는 단계; 상기 트랜지스터를 통과하여 출력된 전압을 분배하여 궤환전압을 생성하는 단계; 미리 설정된 기준전압과 상기 궤환전압을 비교하여 보수의 오차값들을 산출하는 단계; 상기 복수의 오차값들에 의거하여 상기 LDO 레귤레이터의 동작 모드를 결정하는 단계; 및 상기 결정된 동작 모드에 의거하여 상기 복수의 트랜지스터들을 선택적으로 구동시키는 단계를 포함한다.
바람직하게는, 상기 오차값 산출 단계는 상기 기준 전압과 상기 궤환 전압의 비교 결과에 의거하여 상기 궤환 전압이 상기 기준 전압 보다 크면 다운 신호를 오차값으로 산출하고, 상기 궤환 전압이 상기 기준 전압 보다 작으면 업 신호를 오차값으로 산출할 수 있다.
바람직하게는, 상기 동작 모드 결정 단계는 상기 업/다운 신호로 표현되는 오차값들에 기초하여 출력단의 부하가 크지 않다고 판단된 경우 상기 LDO 레귤레이터의 동작 모드를 카운터 모드로 결정하고, 출력단의 부하가 크다고 판단된 경우 상기 LDO 레귤레이터의 동작 모드를 PID 제어 모드로 결정할 수 있다.
본 발명은 LDO에서 큰 대기 전력을 사용하는 증폭기를 없애고 클록에 의해 동작하는 비교기를 적용함으로써 대기 전력이 적게 소모되는 장점이 있다. 또한, 본 발명은 이중 모드(Dual Mode)를 적용함으로써 넓은 부하 범위에서 높은 효율을 유지할 수 있다. 또한, 본 발명은 두 개의 주파수를 사용하여 변화를 감지할 경우 주파수를 높여 반응 속도를 빠르게 함으로써 빠른 과도 응답을 갖는 장점이 있다.
도 1은 본 발명의 일 실시 예에 따른 디지털 LDO 레귤레이터에 대한 개략적인 블록도이다.
도 2는 도 1에 적용된 적응형 VSS 드라이버에 대한 개략적인 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 디지털 LDO 레귤레이터 제어 방법에 대한 개략적인 처리 흐름도이다.
도 4 내지 도 6은 본 발명의 일 실시 예에 따른 디지털 LDO 레귤레이터를 서로 다른 환경에서 동작시켰을 때의 시뮬레이션 결과를 나타낸 도면들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 디지털 LDO 레귤레이터에 대한 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 LDO 레귤레이터(100)는 트랜지스터부(110), 전압 분배부(120), 비교부(130), 제어부(140), 모드 결정부(150) 및 적응형 VSS 드라이버(160)를 포함한다.
트랜지스터부(110)는 선택적으로 구동하는 복수의 트랜지스터들을 포함하고 상기 구동된 트랜지스터를 통과한 전압을 출력한다. 즉, 트랜지스터부(110)는 8개의 파워(power) MOSFET를 포함하며, 상기 8개의 파워 MOSFET은 그 크기가 이진수와 같이 2의 배수만큼씩 커진다. 즉, 상기 8개의 파워 MOSFET들은 그 크기가 각각 2n (0≤n≤7)이다. 이와 같이 다수의 MOSFET들로 구성된 트랜지스터부(110)는 제어부(140)에서 출력되어 적응형 VSS 드라이버(160)를 거친 제어신호에 의거하여 동작될 MOSFET를 선택하는데, 이 때 선택된 MOSFET의 개수 및 크기에 의거하여 부하의 정도를 판단할 수 있다. 즉, 본 발명은 이러한 트랜지스터들의 동작정보에 의거하여 별도의 센서 없이 상기 MOSFET의 온/오프 상태에 의거하여 부하의 정도를 판단할 수 있는 것이다.
전압 분배부(120)는 트랜지스터부(110)의 출력 전압을 분배하여 궤환전압(VFB)을 생성한다. 즉, 전압 분배부(120)는 트랜지스터부(110)의 출력 전압을 비교부(130)로 피드백한다.
비교부(130)는 미리 설정된 기준전압(VH, VL)과 상기 궤환전압(VFB)을 비교하여 복수의 오차값들을 산출한다. 이를 위해, 비교부(130)는 두 개의 비교기들을 포함한다. 즉, 음의 입력 단자(-)를 통해 기준전압(VH)을 수신하고 양의 입력 단자(+)를 통해 상기 궤환 전압(VFB)을 수신하여 다운(down) 신호를 결정하는 제1 비교기(131)와, 음의 입력 단자(-)를 통해 상기 궤환 전압(VFB)을 수신하고 양의 입력 단자(+)를 통해 기준전압(VL)을 수신하여 업(up) 신호를 결정하는 제2 비교기를 포함한다. 또한, 비교부(130)는 연속되는 3개의 상기 업/다운 신호(e[n], e[n-1], e[n-2])를 순차적으로 저장하는 3개의 D플립플롭들(133, 134, 135)을 포함한다.
제어부(140)는 제1 또는 제2 모드로 동작하며 상기 트랜지스터부(110)의 구동 트랜지스터를 결정하는 제어신호를 출력한다. 즉, 제어부(140)는 상기 기준전압(VH, VL)과 상기 궤환전압(VFB)의 비교 결과에 기초하여 결정된 부하의 정도에 의거하여 카운터 모드 또는 PID(Proportion Integral Derivative) 제어 모드로 동작하며, 그 동작 모드에 따라 트랜지스터부(110)의 구동 트랜지스터를 결정하기 위한 제어신호를 출력한다. 이 때, 제어부(140)는 8개의 MOSFET 각각에 대응된 8비트의 제어신호에 의거하여 동작될 MOSFET를 결정할 수 있다. 예를 들어, 00111111(2)와 같은 제어신호를 출력한다. 상기 제어신호(00111111(2))를 전달받은 트랜지스터부(110)는 처음 두 개의 MOSFET을 제외한 나머지 6개의 MOSFET은 모두 온시키도록 한다. 이를 위해, 제어부(140)는 낮은 부하에서 카운터 모드로 동작하기 위한 제1 루프(141)와, 높은 부하에서 PID 모드로 동작하기 위한 제2 루프(142) 및 상기 제1 루프(141) 또는 제2 루프(142) 중 하나의 신호를 선택하여 뒷단으로 전달하는 먹스(143)를 포함한다.
모드 결정부(150)는 비교부(130)에서 출력되는 복수의 오차값들에 의거하여 제어부의 동작모드를 결정한다. 즉, 모드 결정부(150)는 상기 연속되는 3개의 상기 업/다운 신호(e[n], e[n-1], e[n-2])에 의거하여 제어부(140)의 동작 모드를 결정하되, 상기 오차값들(e[n], e[n-1], e[n-2])에 기초하여 출력단의 부하가 크지 않다고 판단된 경우 상기 제어부의 동작 모드를 카운터 모드로 결정하고, 출력단의 부하가 크다고 판단된 경우 상기 제어부의 동작 모드를 PID 제어 모드로 결정한다. 그리고 그 모드 결정신호(M[n])를 생성하여 제어부(140)로 전달한다. 그러면, 제어부(140) 내의 먹스(143)은 상기 모드 결정신호(M[n])에 의거하여 제1 루프(141) 또는 제2 루프(142) 중 하나의 신호를 선택하여 뒷단으로 전달한다.
이 때, 파워 MOSFET를 제어하는 비트는 부하의 경중을 나타내므로, 모드 결정부(150)는 이를 이용하여 모드 결정신호(M[n])를 생성한다. 즉, 일정 값 이후에는 부하가 크다고 판단하여, 모드의 상위 비트를 0으로 바꾸어 PID를 사용하여 속도를 높이고, 낮은 부하에서는 작은 전류만을 사용하는 카운터 모드를 사용하여 효율은 높게 만든다.
한편, 모드 결정부(150)는 상기 오차값들(e[n], e[n-1], e[n-2])이 모두 업(up) 또는 다운(down) 신호를 가질 경우 부하의 변화로 간주하여 빠르게 추적하기 위해 모드의 하위 비트를 1로 바꾸어 주파수를 30MHz로 높인다.
적응형 VSS 드라이버(160)는 제어부(140)와 트랜지스터부(110)의 사이에 연결되어 트랜지스터부(110)에 포함된 복수의 트랜지스터들이 VDD에 민감하게 반응하지 않도록 한다. 이를 위해, 적응형 VSS 드라이버(160)는 바이어스 회로로 구성되어 VDD에 민감한 게이트 전압을 가지는 NMOS를 포함하고, 제어부(140)에서 출력되는 제어 신호를 상기 복수의 트랜지스터들의 게이트 전압으로 인가시킨다.
도 2는 도 1에 적용된 적응형 VSS 드라이버에 대한 개략적인 블록도이다. 기존에는 인버터 제인 형태로 파워 MOSFET들을 구동하지만, 도 2를 참조하면, 본 발명의 적응형 VSS 드라이버(160)는 마지막 단에 diode connected NMOS를 추가하여 파워 MOSFET이 켜지는 전압을 조절한다. 이 때, 상기 NMOS의 게이트 전압은 VDD에 민감한 바이어스 회로로 구성하여 VDD 변화를 일정 비율로 따라가게 된다. 따라서, 파워 MOSFET의 VGS의 변화는 줄어들어 전체 LDO 레귤레이터는 VDD에 둔감하게 되고, 결과적으로 라인 레귤레이션이 증가한다.
도 3은 본 발명의 일 실시 예에 따른 디지털 LDO 레귤레이터 제어 방법에 대한 개략적인 처리 흐름도이다. 도 1 및 도 3을 참조하면, 본 발명의 일 실시 예에 따른 디지털 LDO 레귤레이터 제어 방법은 다음과 같다.
먼저, 단계 S110에서는, 트랜지스터부(110)가 선택적으로 구동하는 복수의 트랜지스터를 통과한 전압을 출력한다. 즉, 트랜지스터부(110)는 내부의 8개의 파워 MOSFET들의 온/오프 상태에 따라 전압을 출력한다.
단계 S120에서는, 전압 분배부(120)가 트랜지스터부(110)의 출력 전압을 분배하여 궤환전압(VFB)을 생성한다.
단계 S130에서는, 비교부(130)가 미리 설정된 기준전압과 상기 궤환전압을 비교하여 보수의 오차값들을 산출한다. 이를 위해, 비교부(130)는 두 개의 비교기들을 포함한다. 즉, 음의 입력 단자(-)를 통해 기준전압(VH)을 수신하고 양의 입력 단자(+)를 통해 상기 궤환 전압(VFB)을 수신하여 다운(down) 신호를 결정하는 제1 비교기(131)와, 음의 입력 단자(-)를 통해 상기 궤환 전압(VFB)을 수신하고 양의 입력 단자(+)를 통해 기준전압(VL)을 수신하여 업(up) 신호를 결정하는 제2 비교기를 포함한다. 또한, 비교부(130)는 연속되는 3개의 상기 업/다운 신호(e[n], e[n-1], e[n-2])를 순차적으로 저장하는 3개의 D플립플롭들(133, 134, 135)을 포함한다. 이 때, 비교부(130)는 상기 기준 전압(VH 또는 VL)과 상기 궤환 전압(VFB)의 비교 결과에 의거하여 상기 궤환 전압(VFB)이 상기 기준 전압(VH) 보다 크면 다운(D) 신호를 오차값으로 산출하고, 상기 궤환 전압이 상기 기준 전압(VL) 보다 작으면 업(U) 신호를 오차값으로 산출한다.
단계 S140에서는, 모드 결정부(150)가 상기 복수의 오차값들에 의거하여 상기 LDO 레귤레이터의 동작 모드를 결정한다. 즉, 모드 결정부(150)는 상기 연속되는 3개의 상기 업/다운 신호(e[n], e[n-1], e[n-2])에 의거하여 제어부(140)의 동작 모드를 결정하되, 상기 오차값들(e[n], e[n-1], e[n-2])에 기초하여 출력단의 부하가 크지 않다고 판단된 경우 상기 제어부의 동작 모드를 카운터 모드로 결정하고, 출력단의 부하가 크다고 판단된 경우 상기 제어부의 동작 모드를 PID 제어 모드로 결정한다. 그리고 그 모드 결정신호(M[n])를 생성하여 제어부(140)로 전달한다. 그러면, 제어부(140) 내의 먹스(143)은 상기 모드 결정신호(M[n])에 의거하여 제1 루프(141) 또는 제2 루프(142) 중 하나의 신호를 선택하여 뒷단으로 전달한다.
이 때, 파워 MOSFET를 제어하는 비트는 부하의 경중을 나타내므로, 모드 결정부(150)는 이를 이용하여 모드 결정신호(M[n])를 생성한다. 즉, 일정 값 이후에는 부하가 크다고 판단하여, 모드의 상위 비트를 0으로 바꾸어 PID를 사용하여 속도를 높이고, 낮은 부하에서는 작은 전류만을 사용하는 카운터 모드를 사용하여 효율은 높게 만든다.
한편, 모드 결정부(150)는 상기 오차값들(e[n], e[n-1], e[n-2])이 모두 업(up) 또는 다운(down) 신호를 가질 경우 부하의 변화로 간주하여 빠르게 추적하기 위해 모드의 하위 비트를 1로 바꾸어 주파수를 30MHz로 높인다.
단계 S150에서는, 트랜지스터부(110)가 상기 결정된 동작 모드에 의거하여 상기 복수의 트랜지스터들을 선택적으로 구동시킨다.
도 4 내지 도 6은 본 발명의 일 실시 예에 따른 디지털 LDO 레귤레이터를 서로 다른 환경에서 동작시켰을 때의 시뮬레이션 결과를 나타낸 도면들이다.
도 4는 가장 작은 부하일 경우의 시뮬레이션 결과이다. 보이는 바와 같이 카운터의 출력 1에 의해 power MOSFET중 가장 작은 것 하나만 켜진 상태로 원하는 출력전압을 얻은 것을 확인할 수 있다.
도 5는 중간 부하에서 카운터 모드에서 PID 모드로 변하는 순간을 보여주는 시뮬레이션 결과이다. 발명자가 정한 모드가 바뀌는 값(00111111(2)) 이후에 위의 모드 값이 변화하는 것으로 PID 모드에서 동작함을 확인 할 수 있다.
도 6은 가장 큰 부하일 경우의 시뮬레이션 결과이다. 보이는 바와 같이 중간에 모드 변환을 거친 후 제어부의 출력 값이 255로 포화된 것을 확인 할 수 있다. 이 때 power MOSFET은 모두 켜진 상태이다.
한편, 상술한 본 발명의 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다.
상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등) 를 포함한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (10)

  1. 디지털 LDO 레귤레이터에 있어서,
    선택적으로 구동하는 복수의 트랜지스터들을 포함하고 상기 구동된 트랜지스터를 통과한 전압을 출력하는 트랜지스터부;
    상기 트랜지스터부의 출력 전압을 분배하여 궤환전압을 생성하는 전압 분배부;
    미리 설정된 기준전압과 상기 궤환전압을 비교하여 복수의 오차값들을 산출하는 비교부;
    제1 또는 제2 모드로 동작하며 상기 트랜지스터부의 구동 트랜지스터를 결정하는 제어신호를 출력하는 제어부; 및
    상기 복수의 오차값들에 의거하여 상기 제어부의 동작모드를 결정하는 모드 결정부를 포함하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
  2. 제1항에 있어서, 상기 디지털 LDO 레귤레이터는
    바이어스 회로로 구성되어 VDD에 민감한 게이트 전압을 가지는 NMOS를 포함하는 적응형 VSS 드라이버를 더 포함하고,
    상기 적응형 VSS 드라이버는
    상기 제어부에서 출력되는 제어 신호를 상기 복수의 트랜지스터들의 게이트 전압으로 인가시키되, 상기 복수의 트랜지스터들이 VDD의 변화에 둔감하게 동작하도록 하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
  3. 제2항에 있어서, 상기 트랜지스터부는
    8개의 파워 MOSFET를 포함하며,
    상기 제어부의 제어신호에 의거하여 동작될 MOSFET를 선택하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
  4. 제3항에 있어서, 상기 8개의 파워 MOSFET들은
    그 크기가 각각 2n(0≤n≤7)인 것을 특징으로 하는 디지털 LDO 레귤레이터.
  5. 제3항에 있어서, 상기 제어부는
    8개의 MOSFET에 대응된 8비트의 제어신호에 의거하여 동작될 MOSFET를 결정하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
  6. 제1항에 있어서, 상기 비교부는
    음의 입력 단자를 통해 기준전압을 수신하고 양의 입력 단자를 통해 상기 궤환 전압을 수신하여 다운(down) 신호를 결정하는 제1 비교기;
    음의 입력단자를 통해 상기 궤환 전압을 수신하고 양의 입력 단자를 통해 기준전압을 수신하여 업(up) 신호를 결정하는 제2 비교기; 및
    연속되는 3개의 상기 업/다운 신호를 저장하는 3개의 D플립플롭을 포함하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
  7. 제6항에 있어서, 상기 모드 결정부는
    상기 업/다운 신호로 표현되는 오차값들에 기초하여 출력단의 부하가 크지 않다고 판단된 경우 상기 제어부의 동작 모드를 카운터 모드로 결정하고, 출력단의 부하가 크다고 판단된 경우 상기 제어부의 동작 모드를 PID 제어 모드로 결정하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
  8. 디지털 LDO 레귤레이터 제어 방법에 있어서,
    선택적으로 구동하는 복수의 트랜지스터를 통과한 전압을 출력하는 단계;
    상기 트랜지스터를 통과하여 출력된 전압을 분배하여 궤환전압을 생성하는 단계;
    미리 설정된 기준전압과 상기 궤환전압을 비교하여 보수의 오차값들을 산출하는 단계;
    상기 복수의 오차값들에 의거하여 상기 LDO 레귤레이터의 동작 모드를 결정하는 단계; 및
    상기 결정된 동작 모드에 의거하여 상기 복수의 트랜지스터들을 선택적으로 구동시키는 단계를 포함하는 것을 특징으로 하는 디지털 LDO 레귤레이터 제어 방법.
  9. 제8항에 있어서, 상기 오차값 산출 단계는
    상기 기준 전압과 상기 궤환 전압의 비교 결과에 의거하여 상기 궤환 전압이 상기 기준 전압 보다 크면 다운 신호를 오차값으로 산출하고, 상기 궤환 전압이 상기 기준 전압 보다 작으면 업 신호를 오차값으로 산출하는 것을 특징으로 하는 디지털 LDO 레귤레이터 제어 방법.
  10. 제9항에 있어서, 상기 동작 모드 결정 단계는
    상기 업/다운 신호로 표현되는 오차값들에 기초하여 출력단의 부하가 크지 않다고 판단된 경우 상기 LDO 레귤레이터의 동작 모드를 카운터 모드로 결정하고, 출력단의 부하가 크다고 판단된 경우 상기 LDO 레귤레이터의 동작 모드를 PID 제어 모드로 결정하는 것을 특징으로 하는 디지털 LDO 레귤레이터 제어 방법.
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