CN117280294A - 一种用于ldo的辅助电路、芯片系统及设备 - Google Patents
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Abstract
本申请提供一种用于LDO的辅助电路、芯片系统及设备，涉及电子技术领域，于在不过多增加额外的面积和功耗的同时，提高LDO的输出电压的稳定速度。所述用于LDO的辅助电路包括：LDO、以及分别与所述LDO耦合的补偿电路和放电电路；所述LDO，用于输出第一电压；所述补偿电路，用于在所述第一电压发生下冲时，补偿所述第一电压并在检测到所述第一电压大于第一参考电压时关闭；所述放电电路，用于在所述第一电压发生上冲时，减小所述第一电压并在检测到所述第一电压小于第二参考电压时关闭。
Description
本申请涉及电子技术领域，尤其涉及一种用于LDO的辅助电路、芯片系统及设备。
低压差线性稳压器(low dropout regulator，LDO)作为电源管理系统的核心模块之一，通常可以分为片外(off-chip)LDO和片上(on-chip)LDO，片外LDO是指输出电容(通常为0.1～10μF)设置在片外的LDO，片上LDO是指输出电容(通常为0～100pF)设置在片上的LDO。片上LDO与片外LDO相比，由于具有输出电容小且易集成的特点，从而被广泛应用在新型存储器和高速数字电路中。目前，在片上LDO的应用过程中，当片上LDO的外部负载发生变化时，由于片上LDO的输出电容较小，其输出电压的瞬态幅度会出现较大的上冲或下冲。
现有技术中提供了一种应用于LDO的补偿电路，可用于在外部负载发生变化时提高LDO的输出电压的稳定速度。如图1所示，该补偿电路包括：延时链、比较器、非门、与非门和晶体管M0，该延时链的输入端和该与非门的第一输入端耦合且用于接收使能信号EN，该延时链的第一输出端和比较器的控制端耦合，该延时链的第二输出端通过该非门与该与非门的第二输入端耦合，该比较器的两个输入端用于接收参考电压Vref和LDO的输出电压Vout，该比较器的输出端与该与非门的第三输入端耦合，该与非门的输出端与晶体管M0的栅极耦合，该晶体管M0耦合在电源端Vdd与LDO的输出端之间，LDO的负载可通过使能信号EN开启。具体的，如图2中的(a)所示，该补偿过程包括：S1.当EN信号由低电平转换为高电平，即该EN信号开启LDO的负载时，该补偿电路中该与非门的第一输入端和第三输入端为高电平，该EN信号经过延时链后仍输出低电平，该与非门的第二输入端为高电平，从而导通晶体管M0(即该补偿电路开启)；S2.EN信号经过该延时链的第一段延时后通过第一输出端开启该比较器，该比较器比较Vout与Vref；S3a.若Vout大于Vref，则该比较器输出低电平以关断晶体管M0(即该补偿电路关闭)；S3b.若Vout小于Vref，EN信号经过该延时链的第二段延时后将该与非门的第二输入端变为低电平，以关断晶体管M0(即该补偿电路关闭)。
上述提供的补偿电路，能够在不增加较大面积和功耗的前提下，提高LDO的输出电压的稳定速度。但是，如图2中的(b)所示，该补偿电路在补偿Vout的过程中，是在该比较器检测到Vref大于Vout时通过输出低电平将该与非门的输出端变为低电平，再通过该低电平关闭晶体管M0来关闭的，从而在Vout大于Vref的时刻与该补偿电路关闭的时刻之间存在一定的延时ΔT，使得该补偿电路关闭时Vout已经远大于Vref，进而造成对该LDO的Vout的过度补偿，补偿之后的Vout只能通过LDO的反馈调节缓慢稳定至Vref。
发明内容
本申请提供一种用于LDO的辅助电路、芯片系统及设备，用于在不过多增加额外的面积和功耗的同时，提高LDO的输出电压的稳定速度。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供一种用于低压差线性稳压器LDO的辅助电路，包括：LDO、以及分别与该LDO耦合的补偿电路和放电电路；该LDO，用于输出第一电压，第一电压也可以称为该LDO的输出电压；该补偿电路，用于在该第一电压发生下冲时，补偿该第一电压并在检测到该第一电压大于第一参考电压时关闭，第一电压发生下冲可以是指LDO输出的第一电压V1的峰值或谷值小于设定的输出电压范围；该放电电路，用于在该第一电压发生上冲时，减小该第一电压并在检测到该第一电压小于第二参考电压时关闭，第一参考电压可以大于或等于第二参考电压，第一电压发生上冲可以是指LDO输出的第一电压的峰值或谷值大于设定的输出电压范围。
上述技术方案中，当LDO在上电过程、或者在外部负载发生变化时，若LDO输出的第一电压发生下冲，补偿电路可用于补偿第一电压并在检测到第一电压大于第一参考电压时关闭，若LDO输出的第一电压V1发生上冲，放电电路可用于通过第一电压放电以减小第一电压，并在检测到第一电压V1小于第二参考电压Vref时关闭，从而该方案无需增大LDO的输出电容，且补偿电路和放电电路仅在第一电压发生上冲和下冲的过程中工作，从而可以在不过多增加额外的面积和功耗的同时，有效减小第一电压在出现上冲和下冲时的瞬态幅度、以及提高LDO的响应速度，从而提高第一电压的稳定速度。此外，当补偿电路对发生下冲的第一电压存在过度补偿导致第一电压补偿后出现上冲时，放电电路还可以通过减小第一电压来提高第一电压补偿后的恢复速度，当放电电路对发生上冲的第一电压存在过度放电导致第一电压放电后出现下冲时，补偿电路还可以通过补偿第一电压来提高第一电压放电后的恢复速度，从而进一步提高第一电压的稳定速度，同时也提高了第一电压的精确度。
在第一方面的一种可能的实现方式中，该补偿电路和该放电电路相耦合；该补偿电路，还用于在检测到该第一电压大于第一参考电压时，开启该放电电路。上述可能的实现方式中，当LDO输出的第一电压发生下冲，补偿电路在补偿第一电压的过程中检测到第一电压大于第一参考电压时，补偿电路还可以开启放电电路，这样可以在关闭补偿电路的同时开启放电电路，以使放电电路能够将补偿电路对第一电压的过度补偿进行减小，即当存在过度补偿时可以及时通过放电电路减小第一电压来提高第一电压补偿后的恢复速度，以进一步提高第一电压的稳定速度，同时也提高了第一电压的精确度。
在第一方面的一种可能的实现方式中，该补偿电路和该放电电路相耦合；该放电电路，还用于在检测到该第一电压小于第二参考电压时，开启该补偿电路。上述可能的实现方式中，当LDO输出的第一电压发生上冲，放电电路在减小第一电压的过程中检测到第一电压小于第二参考电压时，放电电路还可以开启补偿电路，这样可以在关闭放电电路的同时开启补偿电路，以使补偿电路能够将放电电路对第一电压的过度放电进行补偿，即当存在过度放电时可以及时通过补偿电路补偿第一电压来提高第一电压放电后的恢复速度，以进一步提高第一电压的稳定速度，同时也提高了第一电压的精确度。
在第一方面的一种可能的实现方式中，该补偿电路包括上拉电路和第一检测器；该上拉电路，用于在该第一电压发生下冲时，补偿该第一电压；该第一检测器，用于在检测到该第一电压大于第一参考电压时关闭该上拉电路。上述可能的实现方式中，当LDO在上电过程、或者在外部负载发生变化时，若LDO输出的第一电压发生下冲，该上拉电路可用于补偿第一电压，并在第一检测器检测到该第一电压大于第一参考电压时关闭该上拉 电路，从而可以在不过多增加额外的面积和功耗的同时，有效减小第一电压在出现下冲时的瞬态幅度、以及提高LDO的响应速度。
在第一方面的一种可能的实现方式中，该放电电路包括下拉电路和第二检测器；该下拉电路，用于在该第一电压发生上冲时，减小该第一电压；该第二检测器，用于在检测到该第一电压小于第二参考电压时关闭该下拉电路。上述可能的实现方式中，当LDO在外部负载发生变化时，若LDO输出的第一电压发生上冲，该下拉电路可用于减小第一电压并在第二检测器检测到第一电压小于第二参考电压时关闭，从而可以在不过多增加额外的面积和功耗的同时，有效减小第一电压在出现下冲时的瞬态幅度、以及提高LDO的响应速度。
在第一方面的一种可能的实现方式中，该上拉电路包括：第一延时电路、第一与非门、第一晶体管和第二晶体管；其中，该第一延时电路的输入端和该第一与非门的第一输入端耦合且用于接收时钟信号，该第一延时电路的输出端用于输出第一控制信号，该第一与非门的第二输入端用于接收第一比较信号，该第一晶体管的一极与电源端耦合，该第一晶体管的另一极与该第二晶体管的一极耦合，该第二晶体管的另一极与该上拉电路的输出端之间，该第一晶体管的控制端和该第一与非门的输出端耦合，该第二晶体管的控制端用于接收偏置电压；该第一检测器包括：第一比较器；其中，该第一比较器的控制端用于接收该第一控制信号，该第一比较器的两个输入端分别用于接收该第一电压和第一参考电压，该第一比较器的输出端用于输出该第一比较信号。上述可能的实现方式中，提供了一种简单有效的下拉电路和第二比较器，通过该下拉电路和该第二比较器可以在LDO输出的第一电压发生上冲减小第一电压，并在检测到第一电压小于第一参考电压时关闭，从而能够有效减小第一电压出现上冲时的瞬态幅度、以及提高LDO的响应速度，从而提高第一电压的稳定速度。
在第一方面的一种可能的实现方式中，该上拉电路还包括第二延时电路和第一非门，该第二延时电路的输入端与该第一延时电路的输出端耦合，该第二延时电路的输出端通过该第一非门与该第一与非门的第三输入端耦合。上述可能的实现方式中，能够保证该上拉电路和第一检测器在对发生下冲的第一电压补偿后关闭，从而减小该上拉电路和第一检测器的功耗。
在第一方面的一种可能的实现方式中，该下拉电路包括：第三延时电路、第二与非门、第二非门、第三非门和第三晶体管；其中，该第三延时电路的输入端用于接收该时钟信号，该第三延时电路的输出端与该第二与非门的第一输入端耦合，该第二与非门的第二输入端用于接收第一开关信号，该第二与非门的输出端与该第二非门的输入端耦合，该第二非门的输出端用于输出第二控制信号，该第三非门的输入端用于接收第二比较信号，该第三非门的输出端与该第三晶体管的控制端耦合，该第三晶体管耦合在该下拉电路的输入端与接地端之间；该第二检测器包括：第二比较器；其中，该第二比较器的控制端用于接收该第二控制信号，该第二比较器的两个输入端分别用于接收该第一电压和第二参考电压，该第二比较器的输出端用于输出该第二比较信号。上述可能的实现方式中，提供了一种简单有效的下拉电路和第二比较器，通过该下拉电路和该第二比较器可以在LDO输出的第一电压发生上冲减小第一电压，并在检测到第一电压小于第二参考电压时关闭，从而能够有效减小第一电压出现上冲时的瞬态幅度、以及提高LDO的响应速度，从而提高第 一电压的稳定速度。
在第一方面的一种可能的实现方式中，该第一开关信号为该第一与非门的输出端产生的信号。上述可能的实现方式中，能够保证在关闭补偿电路的同时开启放电电路，从而当存在过度补偿时可以通过放电电路减小第一电压来提高第一电压补偿后的恢复速度，以进一步提高第一电压的稳定速度，同时也提高了第一电压的精确度。
在第一方面的一种可能的实现方式中，该第二与非门的第三输入端用于接收该第一控制信号。上述可能的实现方式中，能够保证该下拉电路和第二检测器在对进行第一电压放电后关闭，从而减小该下拉电路和第二检测器的功耗。
在第一方面的一种可能的实现方式中，该下拉电路包括：第四延时电路、第三与非门、第四非门和第四晶体管；其中，该第四延时电路的输入端和该第三与非门的第一输入端耦合且用于接收时钟信号，该第四延时电路的输出端用于输出第三控制信号，该第三与非门的第二输入端用于接收第三比较信号，该第三与非门的输出端通过该第四非门与该第四晶体管的控制端耦合，该第四晶体管耦合在该下拉电路的输入端与接地端之间；该第二检测器包括：第三比较器；其中，该第三比较器的控制端用于接收该第三控制信号，该第三比较器的两个输入端分别用于接收该第一电压和第二参考电压，该第三比较器的输出端用于输出该第三比较信号。上述可能的实现方式中，提供了一种简单有效的上拉电路和第一比较器，通过该上拉电路和该第一比较器可以在LDO输出的第一电压发生下冲补偿第一电压，并在检测到第一电压大于第二参考电压时关闭，从而能够有效减小第一电压出现下冲时的瞬态幅度、以及提高LDO的响应速度，从而提高第一电压的稳定速度。
在第一方面的一种可能的实现方式中，该下拉电路还包括第五延时电路和第五非门，该第五延时电路的输入端与该第四延时电路的输出端耦合，该第五延时电路的输出端通过该第五非门与该第三与非门的第三输入端耦合。上述可能的实现方式中，能够保证该下拉电路和第二检测器在对进行第一电压放电后关闭，从而减小该下拉电路和第二检测器的功耗。
在第一方面的一种可能的实现方式中，该上拉电路包括：第六延时电路、第四与非门、第六非门、第五晶体管和第六晶体管；其中，该第六延时电路的输入端用于接收该时钟信号，该第六延时电路的输出端与该第四与非门的第一输入端耦合，该第四与非门的第二输入端用于接收第二开关信号，该第四与非门的输出端与该第六非门的输入端耦合，该第六非门的输出端用于输出第四控制信号，该第五晶体管的一极与电源端耦合，该第五晶体管的另一极与该第六晶体管的一极耦合，该第六晶体管的另一极与该上拉电路的输出端之间，该第五晶体管的控制端用于接收第四比较信号，该第六晶体管的控制端用于接收偏置电压；该第一检测器包括：第四比较器；其中，该第四比较器的控制端用于接收该第四控制信号，该第四比较器的两个输入端分别用于接收该第一电压和第一参考电压，该第四比较器的输出端用于输出该第四比较信号。上述可能的实现方式中，提供了一种简单有效的下拉电路和第二比较器，通过该下拉电路和该第二比较器可以在LDO输出的第一电压发生上冲减小第一电压，并在检测到第一电压小于第一参考电压时关闭，从而能够有效减小第一电压出现上冲时的瞬态幅度、以及提高LDO的响应速度，从而提高第一电压的稳定速度。
在第一方面的一种可能的实现方式中，该第二开关信号为该第三与非门的输出端产 生的信号。上述可能的实现方式中，能够保证在关闭补偿电路的同时开启放电电路，从而当存在过度补偿时可以通过放电电路减小第一电压来提高第一电压补偿后的恢复速度，以进一步提高第一电压的稳定速度，同时也提高了第一电压的精确度。
在第一方面的一种可能的实现方式中，该第四与非门的第三输入端用于接收该第三控制信号。上述可能的实现方式中，能够保证该上拉电路和第一检测器在对发生下冲的第一电压补偿后关闭，从而减小该上拉电路和第一检测器的功耗。
第二方面，提供一种芯片系统，其特征在于，该芯片系统包括负载、以及权利要求1-14任一项该的用于低压差线性稳压器LDO的辅助电路；其中，该辅助电路包括LDO、以及与该LDO耦合的补偿电路和放电电路，该LDO用于为该负载供电，该补偿电路和该放电电路用于提高该LDO输出的第一电压的稳定速度。
第三方面，提供一种电子设备，该电子设备包括负载和电路板，该电路板包括第一方面或者第一方面的任一种可能的实现方式所提供的用于低压差线性稳压器LDO的辅助电路；其中，该辅助电路包括LDO、以及与该LDO耦合的补偿电路和放电电路，该LDO用于为该负载供电，该补偿电路和该放电电路用于提高该LDO输出的第一电压的稳定速度。
可以理解地，上述提供的芯片系统和电子设备均包括上文所提供的用于低压差线性稳压器LDO的辅助电路，因此，其所能达到的有益效果可参考上文所提供的用于低压差线性稳压器LDO的辅助电路中的有益效果，此处不再赘述。
图1为现有技术提供的一种应用于LDO的补偿电路的结构示意图；
图2为现有技术提供的一种补偿电路的工作流程图；
图3为本申请实施例提供的一种LDO的电路示意图；
图4为本申请实施例提供的一种调节输出电压Vout的示意图；
图5为本申请实施例提供的一种输出电压与Vout的稳定速度的关系图；
图6为本申请实施例提供的一种用于LDO的辅助电路的结构示意图；
图7为本申请实施例提供的另一种用于LDO的辅助电路的结构示意图；
图8为本申请实施例提供的又一种用于LDO的辅助电路的结构示意图；
图9为本申请实施例提供的一种用于LDO的辅助电路中的不同信号的时序图；
图10为本申请实施例提供的一种第一电压V1发出下冲时的波动示意图；
图11为本申请实施例提供的另一种用于LDO的辅助电路的结构示意图；
图12为本申请实施例提供的一种用于LDO的辅助电路中的不同信号的时序图。
下文将详细论述各实施例的制作和使用。但应了解，本申请提供的许多适用发明概念可实施在多种具体环境中。所论述的具体实施例仅仅说明用以实施和使用本说明和本技术的具体方式，而不限制本申请的范围。
除非另有定义，否则本文所用的所有科技术语都具有与本领域普通技术人员公知的含义相同的含义。
各电路或其它组件可描述为或称为“用于”执行一项或多项任务。在这种情况下，“用于”用来通过指示电路/组件包括在操作期间执行一项或多项任务的结构(例如电路系统)来暗指结构。因此，即使当指定的电路/组件当前不可操作(例如未打开)时，该电路/组 件也可以称为用于执行该任务。与“用于”措辞一起使用的电路/组件包括硬件，例如执行操作的电路等。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。在本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b，a和c，b和c或a、b和c，其中a、b和c可以是单个，也可以是多个。另外，在本申请的实施例中，“第一”、“第二”等字样并不对数量和次序进行限定。
需要说明的是，本申请中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
另外，本申请实施例中所涉及的晶体管可以是金属氧化物半导体(metal oxide semiconductor，MOS)场效应晶体管(可以简称为MOS管)。本申请实施例中晶体管的控制端可以是指晶体管的栅极；在一种可能的实施例中，晶体管的一极可以是指源极，另一极可以是指漏极；在另一种可能的实施例中，晶体管的一极可以是指漏极，另一极可以是指源极。
目前，低压差线性稳压器(low dropout regulator，LDO)作为电源管理系统的核心模块之一，通常可以分为片外(off-chip)LDO和片上(on-chip)LDO，片外LDO是指输出电容(通常为0.1～10μF)设置在片外的LDO，片上LDO是指输出电容(通常为0～100pF)设置在片上的LDO。片上LDO与片外LDO相比，由于具有输出电容小且易集成的特点，从而被广泛应用在新型存储器和高速数字电路中等对LDO的输出电压的稳定速度要求高的各种子系统或者系统中。比如，该新型存储器可以包括磁性随机存储器(magnetic random access memory，MRAM)、相变存储器(phase change memory，PCM)和阻变随机存储器(resistance random access memory，RRAM)等，该高速数字电路可以包括芯片系统(system of chip，SoC)和数字锁相环(phase loop lock，PLL)等。
图3为本申请实施例提供的一种LDO的电路示意图，该LDO可以包括：误差放大器(error amplifier，EA)、晶体管M0、反馈电路和输出电容C，该反馈电路包括第一电阻R1和第二电阻R2。其中，以晶体管M0为PMOS管为例，误差放大器EA的输出端与晶体管M0的控制端(即PMOS的栅极)耦合。晶体管M0的一极(比如，PMOS的源极)与电源端(Vdd)耦合。晶体管M0的另一极(比如，PMOS的漏极)作为该LDO的输出端，同时与该反馈电路的输入端相耦合。该反馈电路的输出端与误差放大器EA的正相输入端耦合，误差放大器EA的负相输入端用于接收参考电压Vref，输出电容C耦合在该LDO的输出端与接地端GND之间。
具体的，当该LDO在上电或者后级负载发生变化时，该LDO的输出电压Vout会出现上冲或下冲的现象，此时该反馈电路通过第一电阻R1和第二电阻R2对Vout进行采样， 并将采样到的反馈电压Vfb传输至误差放大器EA的正相输入端；误差放大器EA对该反馈电压Vfb和负相输入端接收的Vref进行比较并放大，放大后的电压作为晶体管M0的栅极电压Vg，该栅极电压Vg通过改变流过晶体管M0的导通电流Ip来动态的调整Vout，以实现该LDO的稳压输出。示例性的，如图4中的(a)所示，当Vout减小时Vfb减小，Vfb的减小会引起Vg减小，随着Vg的减小电流Ip增大，从而增大Vout；如图4中的(b)所示，当Vout增大时Vfb增大，Vfb的增大会引起Vg增大，随着Vg的增大电流Ip减小，从而减小Vout。
其中，该LDO的输出电压Vout出现上冲或下冲时的瞬态幅度主要取决于输出电容C的大小，如图5所示，当输出电容C为大电容(比如，容值为0.1～10μF)时Vout的瞬态幅度变化较小，当输出电容C为小电容(比如，容值为0～100pF)时Vout的瞬态幅度变化较大，即较小的输出电容C在负载发生变化时会导致Vout的稳定速度较慢。此外，该LDO的响应速度也会影响Vout的稳定速度，当响应速度越快时Vout的稳定速度也会提高，这种情况下往往需要增加误差放大器EA的输出电流，以提高晶体管M0的充放电速度。因此，在LDO的应用过程中，为了提高LDO在外部负载发生变化时的Vout的稳定速度，通常需要增大输出电容C(此时会增加面积)或者采用一些辅助电路来提高体管M0的充放电速度。但是，在将该LDO应用于新型存储器和高速数字电路中时，需要该LDO的Vout具有较小的上冲或下冲后能够快速地恢复稳定，同时不增加额外的面积，因此大都采用辅助电路的方式来提高该LDO的Vout的稳定速度。
基于此，本申请实施例提供一种用于LDO的辅助电路，用于保证该LDO在上电或者外部负载发生变化时，其输出电压在出现较小的上冲或下冲后能够快速地恢复稳定，即提高该LDO的输出电压的稳定速度，同时不增加额外的面积和功耗。
图6为本申请实施例提供的一种用于LDO的辅助电路的结构示意图，如图6所示，该辅助电路包括：LDO1、以及与LDO1耦合的补偿电路2和放电电路3。
LDO1，用于输出第一电压V1，第一电压V1可以是指LDO1用于为应用LDO1的各种器件、子系统或者系统供电的电压，第一电压V1也可以称为LDO1的输出电压。比如，LDO1为图3所示的LDO，第一电压V1为图3所示的输出电压Vout，将LDO1应用于新型存储器时第一电压V1可以是LDO1用于为该新型存储器供电的电压。
补偿电路2，用于在第一电压V1发生下冲时，补偿第一电压V1并在检测到第一电压V1大于第一参考电压时关闭。其中，第一电压V1发生下冲可以是指LDO1输出的第一电压V1的峰值或谷值小于设定的输出电压范围。
放电电路3，用于在第一电压V1发生上冲时，减小第一电压V1并在检测到第一电压V1小于第二参考电压时关闭。其中，第一电压V1发生上冲可以是指LDO1输出的第一电压V1的峰值或谷值大于设定的输出电压范围。在使用应用中，第一参考电压可以大于或等于第二参考电压，下文中以第一参考电压等于第二参考电压且表示为Vref为例进行说明。
具体的，当LDO1在上电过程、或者在外部负载发生变化时，若LDO1输出的第一电压V1发生下冲，补偿电路2可用于补偿第一电压V1并检测到在第一电压V1大于参考电压Vref时关闭，若LDO1输出的第一电压V1发生上冲，放电电路3可用于通过第一电压放电以减小第一电压V1，并在检测到第一电压V1小于该参考电压Vref时关闭。上述技 术方案中，无需增大LDO1的输出电容，且补偿电路2和放电电路3仅在第一电压V1发生上冲和下冲的过程中工作，从而可以在不过多增加额外的面积和功耗的同时，有效减小第一电压V1在出现上冲和下冲时的瞬态幅度、以及提高LDO1的响应速度，从而提高第一电压V1的稳定速度。此外，当补偿电路2对发生下冲的第一电压V1存在过度补偿导致第一电压补偿后出现上冲时，放电电路3还可以通过减小第一电压V1来提高第一电压V1补偿后的恢复速度，当放电电路3对发生上冲的第一电压V1存在过度放电导致第一电压V1放电后出现下冲时，补偿电路2还可以通过补偿第一电压V1来提高第一电压V1放电后的恢复速度，从而进一步提高第一电压V1的稳定速度，同时也提高了第一电压V1的精确度。
可选的，补偿电路2和放电电路3可以相耦合。补偿电路2还可用于开启放电电路3；和/或，放电电路3还可用于开启补偿电路2。
具体的，补偿电路2还用于：在检测到第一电压V1大于该参考电压Vref时，开启放电电路3；和/或，放电电路3还用于：在检测到第一电压V1小于该参考电压Vref时，开启补偿电路2。
在一种可能的实施例中，当LDO1输出的第一电压V1发生下冲，补偿电路2在补偿第一电压V1的过程中检测到第一电压V1大于参考电压Vref时，补偿电路2还可以开启放电电路3，这样可以在关闭补偿电路2的同时开启放电电路3，以使放电电路3能够将补偿电路2对第一电压V1的过度补偿进行减小，即当存在过度补偿时可以及时通过放电电路3减小第一电压V1来提高第一电压V1补偿后的恢复速度，以进一步提高第一电压V1的稳定速度，同时也提高了第一电压V1的精确度。
在另一种可能的实施例中，当LDO1输出的第一电压V1发生上冲，放电电路3在减小第一电压V1的过程中检测到第一电压V1小于参考电压Vref时，放电电路3还可以开启补偿电路2，这样可以在关闭放电电路3的同时开启补偿电路2，以使补偿电路2能够将放电电路3对第一电压V1的过度放电进行补偿，即当存在过度放电时可以及时通过补偿电路2补偿第一电压V1来提高第一电压V1放电后的恢复速度，以进一步提高第一电压V1的稳定速度，同时也提高了第一电压V1的精确度。
进一步的，如图7所示，补偿电路2可以包括上拉电路21和第一检测器22，放电电路3可以包括：下拉电路31和第二检测器32。在补偿电路2中，上拉电路21可用于在第一电压V1发生下冲时，补偿第一电压V1；第一检测器22可用于在检测到第一电压V1大于该参考电压Vref时关闭上拉电路21，以关闭补偿电路2。在放电电路3中，下拉电路31可用于在第一电压V1发生上冲时，减小第一电压V1；第二检测器32可用于在检测到第一电压V1小于该参考电压Vref时关闭下拉电路31，以关闭放电电路3。
在图7所示的用于LDO的辅助电路的结构下，当补偿电路2还用于开启放电电路3时，具体可以由补偿电路2中的上拉电路21通过开启放电电路3中的下拉电路31来实现，当放电电路3还用于开启补偿电路2时，具体可以由放电电路3中的下拉电路31通过开启补偿电路2中的上拉电路21来实现。
下面对上文中所提供的用于LDO的辅助电路的具体结构进行介绍说明，即对该用于LDO的辅助电路中的上拉电路21、第一检测器22、下拉电路31和第二检测器32的结构进行介绍说明。
图8为本申请实施例提供的一种用于LDO的辅助电路的结构示意图，该辅助电路可用于在第一电压V1发生下冲时补偿第一电压V1，以及在第一电压V1补偿后出现上冲时减小第一电压V1。
在一种示例中，如图8中的(a)所示，上拉电路21可以包括：第一延时电路211、第一与非门212、第一晶体管M1和第二晶体管M2。第一延时电路211的输入端和第一与非门212的第一输入端耦合且用于接收时钟信号CLK(该时钟信号CLK可以为LDO1的负载工作的时钟信号)，第一延时电路211的输出端用于输出第一控制信号SC1，第一与非门212的第二输入端用于接收第一比较信号SM1，第一晶体管M1的一极耦合于电源端Vdd，第一晶体管M1的另一极与第二晶体管M2的一极耦合，第二晶体管M2的另一极耦合于上拉电路21的输出端，上拉电路21的输出端用于与LDO1的输出端耦合，第一晶体管M1的控制端和第一与非门212的输出端耦合于第一节点P1，第二晶体管M2的控制端用于接收偏置电压VB，该偏置电压VB小于电源端Vdd与第二晶体管M2的导通电压Vth的差值(即VB＜Vdd-Vth)，该导通电压Vth可以为0.4V至0.7V之间的电压。第一检测器22可以包括第一比较器CMP1，第一比较器CMP1的控制端用于接收第一控制信号SC1，第一比较器CMP1的两个输入端分别用于接收第一电压V1和该参考电压Vref，第一比较器CMP1的输出端用于输出第一比较信号SM1。
可选的，上拉电路21还可以包括第二延时电路213和第一非门214，第一与非门212还包括第三输入端，第二延时电路213的输入端与第一延时电路211的输出端耦合，第二延时电路213的输出端通过第一非门214与第一与非门212的第三输入端耦合。
当第一电压V1发生下冲时，上拉电路21和第一检测器22可用于补偿第一电压V1，具体过程可以包括：当第一电压V1发生下冲时，该时钟信号CLK为高电平，即第一与非门212的第一输入端接收到高电平，此时第一与非门212的第二输入端为预置的高电平，从而第一与非门212的输出端输出低电平，即第一节点P1的信号为低电平；当第一节点P1的信号为低电平时，第一晶体管M1和第二晶体管M2被导通，由于第一晶体管M1与电源端Vdd耦合，从而第一电压V1被拉高，即实现对第一电压V1的补偿；当该时钟信号CLK的高电平经过第一延时电路211的延时后，第一比较器CMP1的控制器接收到高电平，即第一控制信号SC1为高电平，从而第一比较器CMP1被开启；当第一比较器CMP1检测到第一电压V1大于该参考电压Vref时输出低电平，即第一与非门212的第二输入端接收到低电平，从而第一与非门212的输出端由低电平转换为高电平，即第一节点P1的信号由低电平转换为高电平；当第一节点P1的信号为高电平时，第一晶体管M1和第二晶体管M2被关断，从而上拉电路21被关闭。进一步的，当上拉电路21还包括第二延时电路213和第一非门214，第一与非门212还包括第三输入端时，若上拉电路21在上述过程中未关闭，该时钟信号CLK的高电平在依次经过第一延时电路211和第二延时电路213的延时后，第一非门214接收到高电平并输出低电平，从而第一与非门212的第三输入端接收到低电平，从而第一与非门212的输出端输出高电平，即第一节点P1的信号为高电平，进而第一晶体管M1和第二晶体管M2被关断，从而上拉电路21被关闭。
在一种示例中，如图8中的(b)所示，下拉电路31可以包括：第三延时电路311、第二与非门312、第二非门313、第三非门314和第三晶体管M3。第三延时电路311的输入端用于接收该时钟信号CLK，第三延时电路311的输出端与第二与非门312的第一输入 端耦合，第二与非门312的第二输入端用于接收第一开关信号SW1，第二与非门312的输出端与第二非门313的输入端耦合，第二非门313的输出端用于输出第二控制信号SC2，第三非门314的输入端用于接收第二比较信号SM2，第三非门314的输出端与第三晶体管M3的控制端耦合于第二节点P2，第三晶体管M3耦合在下拉电路31的输入端与接地端之间，下拉电路31的输入端用于与LDO1的输出端耦合。第二检测器32可以包括第二比较器CMP2，第二比较器CMP2的控制端用于接收第二控制信号SC2，第二比较器CMP2的两个输入端分别用于接收第一电压V1和该参考电压Vref，第二比较器CMP2的输出端用于输出第二比较信号SM2。其中，第一开关信号SW1可以为第一与非门212的输出端产生的信号，即第一开关信号SW1可以为第一节点P1的信号。
可选的，第二与非门312还包括第三输入端，第二与非门312的第三输入端用于接收第一控制信号SC1。
在第一电压V1补偿后出现上冲时，下拉电路31和第二检测器32可用于减小第一电压V1，具体过程可以包括：该时钟信号CLK经过第三延时电路311后仍为高电平，第二与非门312的第一输入端接收到高电平，当第一开关信号SW1为高电平时，第二与非门312的第二输入端接收到高电平，从而第二与非门312的输出端输出低电平；第二非门313接收该低电平并输出高电平，即第二比较器CMP2的控制器接收到高电平，从而第二比较器CMP2被开启；当第二比较器CMP2检测到第一电压V1大于该参考电压Vref(即检测到第一电压V1补偿后出现上冲)时输出低电平；该低电平在通过第三非门314后转换为高电平，即第二节点P2的信号(可以称为第二开关信号SW2)为高电平，从而第三晶体管M3被导通，由于第三晶体管M3与接地端GND耦合，从而第一电压V1被拉低，即减小第一电压V1，以提高第一电压V1补偿后出现上冲时的恢复速度；当该时钟信号CLK经过第三延时电路311的延时后为低电平时，第二与非门312的第一输入端接收到低电平，从而第二与非门312的输出端输出高电平，根据上述类似的逻辑可知，此时第三晶体管M3被关断，即下拉电路31被关闭。进一步的，当第二与非门312还包括第三输入端时，第二与非门312的第三输入端可接收到第一控制信号SC1，第一控制信号SC1是该时钟信号CLK经过第一延时电路211后的信号，若该时钟信号CLK为低电平(即该辅助电路未工作)，第二与非门312的第三输入端在该辅助电路未工作、以及第一延时电路211的延时内接收到低电平，从而第二与非门312的输出端输出高电平，根据上述类似的逻辑可知，此时第三晶体管M3被关断，即下拉电路31被关闭，这样可以避免放电电路3提前开启，从而可以进一步降低功耗的损失。
需要说明的是，图8中以第一晶体管M1和第二晶体管M2为PMOS管、第三晶体管M3为NMOS管为例进行说明；在实际应用中，第一晶体管M1、第二晶体管M2和第三晶体管M3还可以替换为具有类似功能的其他晶体管，本申请对此不作具体限制。
图9示出了上述图8所提供的用于LDO的辅助电路中的不同信号的时序图，该不同信号可以包括：该时钟信号CLK、第一控制信号SC1、第一比较信号SM1、第二延时信号SD2(即第二延时电路213的输出信号)、第一开关信号SW1、第一电压V1、第三延时信号SD3(即第三延时电路311的输出信号)、第二控制信号SC2和第二开关信号SW2的时序图。其中，在t1时刻，当该时钟信号CLK由低电平转换为高电平时，第一电压V1出现下冲；在t2时刻，当第一开关信号SW1由高电平转换为低电平时，M1开启(以补偿 第一电压V1)；在t3时刻，第一控制信号SC1由低电平转换为高电平；在t4时刻，当检测到第一电压V1大于该参考电压Vref时，第一开关信号SW1由低电平转换为高电平(即M1关闭)，第二控制信号SC2由低电平转换为高电平(用于在M1关闭后开启第二比较器CMP2)，随后第二开关信号SW2由低电平转换为高电平(即M3开启)；第二延时信号SD2在t4时刻之后由高电平转换为低电平(用于关闭之前可能未关闭的M1)；第三延时信号SD3在t5时刻之前由高电平转换为低电平(用于启动CMP2的关闭)，第二控制信号SC2在第三延时信号SD3转换为低电平之后由高电平转换为低电平(用于关闭第二比较器CMP2)；随后在t5时刻，第二开关信号SW2由高电平转换为低电平(即M3关闭)，第一电压V1稳定。
示例性的，图10中的(a)示出了一种第一电压V1发出下冲时的波动示意图，曲线L1是应用上述图8所示的补偿电路2对第一电压V1进行补偿后的第一电压V1的波动曲线，曲线L2是未补偿第一电压V1时的第一电压V1的波动曲线。在第一电压V1发出下冲时，通过该补偿电路2对第一电压V1进行补偿，可以减小第一电压V1的瞬态变化幅度，从而提高第一电压V1的稳定速度。图10中的(b)示出了一种在第一电压V1补偿后出现上冲时的波动示意图，曲线L3是应用上述图8所示的放电电路3对第一电压V1进行减小后的第一电压V1的波动曲线，曲线L4是未减小第一电压V1时的第一电压V1的波动曲线。在第一电压V1补偿后出现上冲时，通过该放电电路3对第一电压V1进行减小，可以提高第一电压V1补偿后的稳定速度，从而进一步提高LDO1的响应速度和第一电压V1的精确度。
图11为本申请实施例提供的另一种用于LDO的辅助电路的结构示意图，该辅助电路可用于在第一电压V1发生上冲时减小第一电压V1，以及在第一电压V1放电后出现下冲时补偿第一电压V1。
在一种示例中，如图11中的(a)所示，下拉电路31可以包括：第四延时电路315、第三与非门316、第四非门317和第四晶体管M4。第四延时电路315的输入端和第三与非门316的第一输入端耦合且用于接收时钟信号CLK，第四延时电路315的输出端用于输出第三控制信号SC3，第三与非门316的第二输入端用于接收第三比较信号SM3，第三与非门316的输出端通过第四非门317与第四晶体管M4的控制端耦合于第三节点P3，第四晶体管M4耦合在该下拉电路31的输入端与接地端GND之间，将第三与非门316的输出端和第四非门317的输入端的耦合点表示为Q。第二检测器32可以包括：第三比较器CMP3，第三比较器CMP3的控制端用于接收第三控制信号SC3，第三比较器CMP3的两个输入端分别用于接收第一电压V1和该参考电压Vref，第三比较器CMP3的输出端用于输出第三比较信号SM3。
可选的，该下拉电路31还可以包括第五延时电路318和第五非门319，第五延时电路318的输入端与第四延时电路315的输出端耦合，第五延时电路318的输出端通过第五非门319与第三与非门316的第三输入端耦合。
当第一电压V1发生上冲时，下拉电路31和第二检测器32可用于减小第一电压V1，具体过程可以包括：当第一电压V1发生下冲时，该时钟信号CLK为高电平，即第三与非门316的第一输入端接收到高电平，此时第三与非门316的第二输入端为预置的高电平，从而第三与非门316的输出端输出低电平，该低电平经过第四非门317后为高电平，即第 三节点P3的信号为高电平；当第三节点P3的信号为高电平时，第四晶体管M4被导通，由于第四晶体管M4与接地端耦合，从而第一电压V1被拉低，即实现对第一电压V1的减小；当该时钟信号CLK的高电平经过第四延时电路315的延时后，第三比较器CMP3的控制端接收到高电平，即第三控制信号SC3为高电平，从而第三比较器CMP3被开启；当第三比较器CMP3检测到第一电压V1小于该参考电压Vref时输出低电平(第三比较信号SM3为低电平)，即第三与非门316的第二输入端接收到低电平，从而第三与非门316的输出端由低电平转换为高电平，进而第三节点P3的信号由高电平转换为低电平；当第三节点P3的信号为低电平时，第四晶体管M4被关断，从而下拉电路31被关闭。进一步的，当下拉电路31还包括第五延时电路318和第五非门319，第三与非门316还包括第三输入端时，若下拉电路31在上述过程中未关闭，该时钟信号CLK的高电平在依次经过第四延时电路315和第五延时电路318的延时后，第五非门319接收到高电平并输出低电平，从而第三与非门316的第三输入端接收到低电平，第三与非门316的输出端输出高电平，致使第三节点P3的信号转换为低电平，从而第四晶体管M4被关断，即下拉电路31被关闭。
在一种示例中，如图11中的(b)所示，上拉电路21可以包括：第六延时电路215、第四与非门216、第六非门217、第五晶体管M5和第六晶体管M6。第六延时电路215的输入端用于接收该时钟信号CLK，第六延时电路215的输出端与第四与非门216的第一输入端耦合，第四与非门216的第二输入端用于接收第三开关信号SW3的反相信号SW3’，第四与非门216的输出端与第六非门217的输入端耦合，第六非门217的输出端用于输出第四控制信号SC4，第五晶体管M5的一极与电源端Vdd耦合，第五晶体管M5的另一极与第六晶体管M6的一极耦合，第六晶体管M6的另一极与上拉电路21的输出端耦合，上拉电路21的输出端用于与LDO1的输出端耦合，第五晶体管M5的控制端用于接收第四比较信号SM4，第六晶体管M6的控制端用于接收偏置电压VB。第一检测器22可以包括第四比较器CMP4，第四比较器CMP4的控制端用于接收第四控制信号SC4，第四比较器CMP4的两个输入端分别用于接收第一电压V1和该参考电压Vref，第四比较器CMP4的输出端用于输出第四比较信号SM4。其中，第三开关信号SW3可以是第四非门317输出的信号，第三开关信号SW3的反相信号SW3’可以为第三与非门316的输出端产生的信号，即该反相信号SW3’可以为耦合点Q的信号。
可选的，第四与非门216还包括第三输入端，第四与非门216的第三输入端用于接收第三控制信号SC3。
在第一电压V1减小后出现下冲时，上拉电路21和第一检测器22可用于补偿第一电压V1，具体过程可以包括：该时钟信号CLK经过第六延时电路215后仍为高电平，即第四与非门216的第一输入端为高电平，当第三开关信号SW3的反相信号SW3’为高电平时，第四与非门216的第二输入端接收到高电平，从而第四与非门216的输出端输出低电平；第六非门217接收该低电平并输出高电平(第四控制信号SC4为高电平)，即第四比较器CMP4的控制端接收到高电平，从而第四比较器CMP4被开启；当第四比较器CMP4检测到第一电压V1小于该参考电压Vref(即检测到第一电压V1减小后出现下冲)时输出低电平，即第四比较信号SM4为低电平，从而第五晶体管M5被导通，由于第五晶体管M5和第六晶体管M6串联耦合在电源端Vdd与LDO1的输出端之间，从而第一电压V1被拉高，即补偿第一电压V1，以提高第一电压V1减小后出现下冲时的恢复速度；当该时钟信 号CLK经过第六延时电路215的延时后为低电平时，第四与非门216的第一输入端接收到低电平，从而第四与非门216的输出端输出高电平，根据上述类似的逻辑可知，此时第五晶体管M5被关断，即上拉电路21被关闭。进一步的，当第四与非门216还包括第三输入端时，第四与非门216的第三输入端可接收到第三控制信号SC3，第三控制信号SC3是该时钟信号CLK经过第四延时电路315延时后的信号，若该时钟信号CLK为低电平(即该辅助电路未工作)，第四与非门216的第三输入端在该辅助电路未工作、以及第四延时电路315的延时内接收到低电平，第四与非门216的输出端输出高电平，该高电平经过第六非门217后转换为低电平，即第四控制信号SC4为低电平，从而第四比较器CMP4被关闭且输出高电平，根据上述类似的逻辑可知，此时第五晶体管M5被关断，即上拉电路21被关闭，这样可以避免补偿电路2提前开启，从而可以进一步降低功耗的损失。
需要说明的是，图11中以第四晶体管M4和第五晶体管M5为PMOS管、第六晶体管M6为NMOS管为例进行说明；在实际应用中，第四晶体管M4、第五晶体管M5和第六晶体管M6还可以替换为具有类似功能的其他晶体管，本申请对此不作具体限制。
图12示出了上述图11所提供的用于LDO的辅助电路中的不同信号的时序图，该不同信号可以包括：该时钟信号CLK、第三控制信号SC3、第三比较信号SM3、第五延时信号SD5(即第五延时电路318的输出信号)、第三开关信号SW3、第三开关信号SW3的反相信号SW3’、第一电压V1、第六延时信号SD6(即第六延时电路215的输出信号)、第四控制信号SC4和第四比较信号SM4的时序图。其中，在t1时刻，当该时钟信号CLK由低电平转换为高电平时，第一电压V1出现上冲；在t2时刻，当第三开关信号SW3由低电平转换为高电平时，M4开启(以减小第一电压V1)；在t3时刻，第三控制信号SC3由低电平转换为高电平；在t4时刻，当检测到第一电压V1小于该参考电压Vref时，第三开关信号SW3由高电平转换为低电平(即M4关闭)，第四控制信号SC4由高电平转换为低电平(用于在M4关闭后开启第四比较器CMP4)，随后第四比较信号SM4由高电平转换为低电平(即M5开启)；第五延时信号SD5在t4时刻之后由高电平转换为低电平(用于关闭之前可能未关闭的M4)；第六延时信号SD6在t5时刻之前由高电平转换为低电平(用于启动CMP4的关闭)，第四控制信号SC4在第六延时信号SD6转换为低电平之后由高电平转换为低电平(用于关闭第四比较器CMP4)；随后在t5时刻，第四比较信号SM4由高电平转换为低电平(即M5关闭)，第一电压V1稳定。
在本申请实施例中，当LDO1在上电过程、或者在外部负载发生变化时，若LDO1输出的第一电压V1发生下冲，补偿电路2可用于补偿第一电压V1并在检测到第一电压V1大于参考电压Vref时关闭，若LDO1输出的第一电压V1发生上冲，放电电路3可用于通过第一电压放电以减小第一电压V1，并在检测到第一电压V1小于该参考电压Vref时关闭。上述技术方案中，无需增大LDO1的输出电容，且补偿电路2和放电电路3仅在第一电压V1发生上冲和下冲的过程中工作，从而可以在不过多增加额外的面积和功耗的同时，有效减小第一电压V1在出现上冲和下冲时的瞬态幅度、以及提高LDO1的响应速度，从而提高第一电压V1的稳定速度。此外，当补偿电路2对发生下冲的第一电压V1存在过度补偿导致第一电压补偿后出现上冲时，放电电路3还可以通过减小第一电压V1来提高第一电压V1补偿后的恢复速度，当放电电路3对发生上冲的第一电压V1存在过度放电导致第一电压V1放电后出现下冲时，补偿电路2还可以通过补偿第一电压V1来提高第一电压 V1放电后的恢复速度，从而进一步提高第一电压V1的稳定速度，同时也提高了第一电压V1的精确度。
基于此，本申请实施例还提供一种芯片系统，该芯片系统包括负载和用于LDO的辅助电路，该用于LDO的辅助电路可以为上文所提供的任一种用于LDO的辅助电路；其中，该用于LDO的辅助电路包括LDO、以及与该LDO耦合的补偿电路和放电电路，该LDO用于为该负载供电，该补偿电路和该放电电路用于提高该LDO输出的第一电压的稳定速度。
本申请实施例还提供一种电子设备，该电子设备包括负载和电路板、该电路板包括上文所提供的任一种用于LDO的辅助电路，该用于LDO的辅助电路包括LDO、以及与该LDO耦合的补偿电路和放电电路，该LDO用于为该负载供电，该补偿电路和该放电电路用于提高该LDO输出的第一电压的稳定速度。
需要说明的是，上文中提供的用于LDO的辅助电路的相关描述均可引援至该芯片系统和该电子设备中，本申请实施例在此不再赘述。
最后应说明的是：以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (16)
- 一种用于低压差线性稳压器LDO的辅助电路，其特征在于，包括：LDO、以及分别与所述LDO耦合的补偿电路和放电电路；所述LDO，用于输出第一电压；所述补偿电路，用于在所述第一电压发生下冲时，补偿所述第一电压并在检测到所述第一电压大于第一参考电压时关闭；所述放电电路，用于在所述第一电压发生上冲时，减小所述第一电压并在检测到所述第一电压小于第二参考电压时关闭。
- 根据权利要求1所述的辅助电路，其特征在于，所述补偿电路和所述放电电路相耦合；所述补偿电路，还用于在检测到所述第一电压大于所述第一参考电压时，开启所述放电电路；和/或，所述放电电路，还用于在检测到所述第一电压小于所述第二参考电压时，开启所述补偿电路。
- 根据权利要求1或2所述的辅助电路，其特征在于，所述补偿电路包括上拉电路和第一检测器；所述上拉电路，用于在所述第一电压发生下冲时，补偿所述第一电压；所述第一检测器，用于在检测到所述第一电压大于所述第一参考电压时关闭所述上拉电路。
- 根据权利要求1-3任一项所述的辅助电路，其特征在于，所述放电电路包括下拉电路和第二检测器；所述下拉电路，用于在所述第一电压发生上冲时，减小所述第一电压；所述第二检测器，用于在检测到所述第一电压小于所述第二参考电压时关闭所述下拉电路。
- 根据权利要求3或4所述的辅助电路，其特征在于，所述上拉电路包括：第一延时电路、第一与非门、第一晶体管和第二晶体管；其中，所述第一延时电路的输入端和所述第一与非门的第一输入端耦合且用于接收时钟信号，所述第一延时电路的输出端用于输出第一控制信号，所述第一与非门的第二输入端用于接收第一比较信号，所述第一晶体管的一极与电源端耦合，所述第一晶体管的另一极与所述第二晶体管的一极耦合，所述第二晶体管的另一极与所述上拉电路的输出端之间，所述第一晶体管的控制端和所述第一与非门的输出端耦合，所述第二晶体管的控制端用于接收偏置电压；所述第一检测器包括：第一比较器；其中，所述第一比较器的控制端用于接收所述第一控制信号，所述第一比较器的两个输入端分别用于接收所述第一电压和所述第一参考电压，所述第一比较器的输出端用于输出所述第一比较信号。
- 根据权利要求5所述的辅助电路，其特征在于，所述上拉电路还包括第二延时电路和第一非门，所述第二延时电路的输入端与所述第一延时电路的输出端耦合，所述第二延时电路的输出端通过所述第一非门与所述第一与非门的第三输入端耦合。
- 根据权利要求4-6任一项所述的辅助电路，其特征在于，所述下拉电路包括：第三 延时电路、第二与非门、第二非门、第三非门和第三晶体管；其中，所述第三延时电路的输入端用于接收所述时钟信号，所述第三延时电路的输出端与所述第二与非门的第一输入端耦合，所述第二与非门的第二输入端用于接收第一开关信号，所述第二与非门的输出端与所述第二非门的输入端耦合，所述第二非门的输出端用于输出第二控制信号，所述第三非门的输入端用于接收第二比较信号，所述第三非门的输出端与所述第三晶体管的控制端耦合，所述第三晶体管耦合在所述下拉电路的输入端与接地端之间；所述第二检测器包括：第二比较器；其中，所述第二比较器的控制端用于接收所述第二控制信号，所述第二比较器的两个输入端分别用于接收所述第一电压和所述第二参考电压，所述第二比较器的输出端用于输出所述第二比较信号。
- 根据权利要求7所述的辅助电路，其特征在于，所述第一开关信号为所述第一与非门的输出端产生的信号。
- 根据权利要求7或8所述的辅助电路，其特征在于，所述第二与非门的第三输入端用于接收所述第一控制信号。
- 根据权利要求3或4所述的辅助电路，其特征在于，所述下拉电路包括：第四延时电路、第三与非门、第四非门和第四晶体管；其中，所述第四延时电路的输入端和所述第三与非门的第一输入端耦合且用于接收时钟信号，所述第四延时电路的输出端用于输出第三控制信号，所述第三与非门的第二输入端用于接收第三比较信号，所述第三与非门的输出端通过所述第四非门与所述第四晶体管的控制端耦合，所述第四晶体管耦合在所述下拉电路的输入端与接地端之间；所述第二检测器包括：第三比较器；其中，所述第三比较器的控制端用于接收所述第三控制信号，所述第三比较器的两个输入端分别用于接收所述第一电压和所述第二参考电压，所述第三比较器的输出端用于输出所述第三比较信号。
- 根据权利要求10所述的辅助电路，其特征在于，所述下拉电路还包括第五延时电路和第五非门，所述第五延时电路的输入端与所述第四延时电路的输出端耦合，所述第五延时电路的输出端通过所述第五非门与所述第三与非门的第三输入端耦合。
- 根据权利要求4、10或11所述的辅助电路，其特征在于，所述上拉电路包括：第六延时电路、第四与非门、第六非门、第五晶体管和第六晶体管；其中，所述第六延时电路的输入端用于接收所述时钟信号，所述第六延时电路的输出端与所述第四与非门的第一输入端耦合，所述第四与非门的第二输入端用于接收第二开关信号，所述第四与非门的输出端与所述第六非门的输入端耦合，所述第六非门的输出端用于输出第四控制信号，所述第五晶体管的一极与电源端耦合，所述第五晶体管的另一极与所述第六晶体管的一极耦合，所述第六晶体管的另一极与所述上拉电路的输出端之间，所述第五晶体管的控制端用于接收第四比较信号，所述第六晶体管的控制端用于接收偏置电压；所述第一检测器包括：第四比较器；其中，所述第四比较器的控制端用于接收所述第四控制信号，所述第四比较器的两个输入端分别用于接收所述第一电压和所述第一参考电压，所述第四比较器的输出端用于输出所述第四比较信号。
- 根据权利要求12所述的辅助电路，其特征在于，所述第二开关信号为所述第三与非门的输出端产生的信号。
- 根据权利要求12或13所述的辅助电路，其特征在于，所述第四与非门的第三输 入端用于接收所述第三控制信号。
- 一种芯片系统，其特征在于，所述芯片系统包括负载、以及权利要求1-14任一项所述的用于低压差线性稳压器LDO的辅助电路；其中，所述辅助电路包括LDO、以及与所述LDO耦合的补偿电路和放电电路，所述LDO用于为所述负载供电，所述补偿电路和所述放电电路用于提高所述LDO输出的第一电压的稳定速度。
- 一种设备，其特征在于，所述设备包括负载和电路板，所述电路板包括权利要求1-14任一项所述的用于低压差线性稳压器LDO的辅助电路；其中，所述辅助电路包括LDO、以及与所述LDO耦合的补偿电路和放电电路，所述LDO用于为所述负载供电，所述补偿电路和所述放电电路用于提高所述LDO输出的第一电压的稳定速度。
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