JP2008219865A - インピーダンスマッチング回路及びこれを備える半導体素子 - Google Patents

Abstract

【課題】半導体工程上の変化によるオフセットエラーを反映する初期値を有するＺＱキャリブレーション動作を行う半導体素子のインピーダンスマッチング回路を提供すること。
【解決手段】本発明に係るインピーダンスマッチング回路は、初期プルダウンコードを設定するために、第１ノードをプルダウン駆動する第１プルダウン抵抗部と、プルアップキャリブレーション動作又は初期プルアップコード設定のために、前記第１ノードをプルアップ駆動する第１プルアップ抵抗部と、前記ダミープルダウン抵抗部と第１プルアップ抵抗部とを用いて設定された前記初期プルダウンコードと前記初期プルアップコードとを初期値として用いて、プルダウンコードとプルアップコードとを生成するコード生成部とを備える。
【選択図】図２

Description

本発明は、メモリ装置のような各種の半導体集積回路に用いられるインピーダンスマッチング（ｉｍｐｅｄａｎｃｅ ｍａｔｃｈｉｎｇ）回路に関し、より詳しくは、インピーダンスマッチング回路で行われるＺＱキャリブレーション（ＺＱ ｃａｌｉｂｒａｔｉｏｎ）に関する。

ＣＰＵ、メモリ及びゲートアレイなどのように集積回路チップによって実現される様々な半導体装置は、パソコン、サーバ又はワークステーションのような様々な電気的製品（ｅｌｅｃｔｒｉｃａｌ ｐｒｏｄｕｃｔｓ）内に取り付けられている。一方、電気製品の動作速度の高速化に伴って、前記半導体装置間で、インターフェースされる信号のスイング幅は徐々に減少している。その理由は、信号伝達にかかる遅延時間を最小化するためである。しかし、信号のスイング幅が減少するほど外部ノイズに対する影響は増加し、インターフェース端におけるインピーダンスミスマッチング（ｉｍｐｅｄｅｎｃｅ ｍｉｓｍａｔｃｈｉｎｇ）（「不整合」ともいう）による信号の反射も深刻になる。

前記インピーダンスミスマッチングは、外部ノイズや電源電圧の変動、動作温度の変化、製造工程の変化などによって発生する。インピーダンスミスマッチングが発生すると、データの高速伝送が難しくなり、半導体装置のデータ出力端から出力される出力データが歪曲され得る。したがって、受信側の半導体装置が前記歪曲された出力信号を入力端に受信する場合、セットアップ／ホールドフェイル（ｓｅｔｕｐ／ｈｏｌｄ ｆａｉｌ）又は入力レベルの判断ミスなどの問題を頻繁に起こす。

たいていの場合、前記半導体装置は、外部（ｏｕｔｓｉｄｅ）から伝送される各種信号を入力パッドを介して受信するための受信回路と、内部の信号を出力パッドを介して外部に提供するための出力回路とを有する。特に、動作速度の高速化が求められるメモリ装置は、上記問題を解決するために、インピーダンスマッチング回路を集積回路チップ内のパッド近辺に採用している。

通常、半導体装置の伝送側では、出力回路によるソースターミネーション（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｔｉｏｎ）が行われ、受信側では、前記入力パッドに接続された受信回路に対して並列に接続されたターミネーション回路によって並列ターミネーションが行われる。

ＺＱキャリブレーションとは、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）条件の変化によって変わるプルアップコード及びプルダウンコードを生成する過程であるが、ＺＱキャリブレーションの結果として生成された前記コードを用いて受信／出力装置の抵抗値を調整する。

以下、インピーダンスマッチング回路で行われるＺＱキャリブレーションについて説明する。

図１は、従来のインピーダンスマッチング回路の構成図である。

同図に示すように、従来のインピーダンスマッチング回路は、第１プルアップ抵抗部１１０、第２プルアップ抵抗部１２０、プルダウン抵抗部１３０、基準電圧発生器１０２、比較器１０３，１０４、及びカウンタ１０５，１０６を備えてＺＱキャリブレーション動作を行う。

その動作について説明すると、比較器（ｃｏｍｐａｒａｔｏｒ）１０３は、ＺＱピン（ＺＱノードのチップ外部）に接続された基準抵抗１０１（一般的に２４０Ω）と第１プルアップ抵抗部１１０とを接続して生成されるＺＱノードの電圧と、内部の基準電圧発生器１０２で生成される基準電圧ＶＲＥＦ（一般的にＶＤＤＱ／２に設定される）とを比較して、アップ／ダウン（ＵＰ／ＤＯＷＮ）信号を生成する。

Ｐ−ＣＯＤＥカウンタ１０５は、前記アップ／ダウン信号を受信して、二進（ｂｉｎａｒｙ）コードＰＣＯＤＥ＜０：Ｎ＞を生成するが、生成された二進コードＰＣＯＤＥ＜０：Ｎ＞で第１プルアップ抵抗部１１０の並列に接続された抵抗をオン／オフして抵抗値を調整する。調整された第１プルアップ抵抗部１１０の抵抗値は更にＺＱノードの電圧に影響を与えて、前記動作を繰り返す。すなわち、第１プルアップ抵抗部１１０の全体抵抗値が基準抵抗１０１（一般的に２４０Ω）の抵抗値と等しくなるように、第１プルアップ抵抗部１１０がキャリブレーションされる（プルアップキャリブレーション）。

前記プルアップキャリブレーションの過程で生成される二進コードＰＣＯＤＥ＜０：Ｎ＞は、第２プルアップ抵抗部１２０に入力されて第２プルアップ駆動抵抗部１２０の全体抵抗値を決定する。そして、プルダウンキャリブレーション動作が開始するが、プルアップキャリブレーションの場合と同様に、比較器１０４とＮ−ＣＯＤＥカウンタ１０６とを用いてＺＱ'ノードの電圧が基準電圧ＶＲＥＦと等しくなるように、すなわち、プルダウン抵抗部１３０の全体抵抗値が第２プルアップ抵抗部１２０の全体抵抗値と等しくなるように、キャリブレーションされる（プルダウンキャリブレーション）。

前記ＺＱキャリブレーション（プルアップキャリブレーション及びプルダウンキャリブレーション）の結果として生成された二進コード（ＰＣＯＤＥ＜０：Ｎ＞、ＮＣＯＤＥ＜０：Ｎ＞）は、受信／出力装置の抵抗値を決定する。なお、メモリ装置の場合は、ＤＱパッド側にあるプルアップ抵抗値及びプルダウン抵抗値（ＺＱキャリブレーション部のプルアップ／プルダウン抵抗部と同様にレイアウトされている。）を決定する。

また、半導体メモリ装置の場合、出力ドライバ側にはプルアップ抵抗とプルダウン抵抗との全てを用いているが、入力バッファ側にはプルアップ抵抗のみを用いている。したがって、インピーダンスマッチング回路がプルアップ抵抗のみで備えられた場合は、図１のキャリブレーション回路でも、プルアップキャリブレーションコードを生成するための部分であるプルアップ抵抗部１１０、カウンタ１０５、及び比較器１０３のみで構成すれば良い。そして、その時の動作は、前記プルアップキャリブレーション過程と同じである。

ＺＱキャリブレーション動作を行うインピーダンスマッチング回路を用いたＤＤＲ３メモリ装置の場合、ＺＱキャリブレーション動作がインピーダンスミスマッチングを解決するという利点があるが、ＺＱキャリブレーション動作時間が長くなるにつれて、データの帯域幅を減少させるという問題もある。したがって、ＺＱキャリブレーション動作に必要な時間を最小化して、ＤＱパッドのインピーダンスミスマッチングを減らし、かつ、データ伝送における効率も上げることができる技術が求められている。
特開２００３−０５０７３８号公報

そこで、本発明は、上記従来技術の問題を解決するためになされたものであって、その目的は、半導体素子の工程進行ステップで発生するプロセスの誤差を予め測定し、プルアップコード及びプルダウンコードの初期値を設定してキャリブレーション動作を迅速に行うインピーダンスマッチング回路を提供することにある。

上記目的を達成するための本発明の一実施形態に係る半導体素子のインピーダンスマッチング回路は、初期プルダウンコードを設定するために、第１ノードをプルダウン駆動する第１プルダウン抵抗部と、プルアップキャリブレーション動作又は初期プルアップコード設定のために、前記第１ノードをプルアップ駆動する第１プルアップ抵抗部と、前記ダミープルダウン抵抗部と前記第１プルアップ抵抗部とを用いて設定された前記初期プルダウンコードと初期プルアップコードとを初期値として用いてプルダウンコードとプルアップコードとを生成するコード生成部とを備える。
また、前記インピーダンスマッチング回路が、前記初期プルアップコードと前記初期プルダウンコードとを格納して、前記コード生成部に格納された初期プルアップコード、初期プルダウンコード、及び既存の初期値を選択的に出力するための格納手段を更に備えることを特徴とするインピーダンスマッチング回路も提供する。また、前記格納手段が、各々の接続が前記初期プルアップコード、及び初期プルダウンコードによって決定される複数のフューズを備えることを特徴とするのインピーダンスマッチング回路も提供する。また、前記第１ノードが、ＺＱノードであることを特徴とするインピーダンスマッチング回路も提供する。また、前記初期プルダウンコードが、前記第１プルダウン抵抗部の実際の測定抵抗値と目標抵抗値とを比較して設定し、前記初期プルアップコードが、前記第１プルアップ抵抗部の実際の測定抵抗値と目標抵抗値とを比較して設定することを特徴とするインピーダンスマッチング回路も提供する。また、前記第１プルダウン抵抗部が、プルダウンテストコード又はオフコードの何れか１つを選択するためのマルチプレクサと、該マルチプレクサの出力を自体のゲートで受信するＮＭＯＳトランジスタと、該ＮＭＯＳトランジスタに直列に接続された抵抗とを備えて構成されたことを特徴とするインピーダンスマッチング回路も提供する。また、第１プルダウン抵抗部と同様に構成され、プルダウン抵抗部のプロセスの誤差を測定するためのダミープルダウン抵抗部を有し、前記第１プルダウン抵抗部が、前記初期プルダウンコードを設定するときはプルダウンテストコードを受信し、それ以外には前記ダミープルダウン抵抗部をオフさせるコードを受信することを特徴とするインピーダンスマッチング回路も提供する。また、前記第１プルアップ抵抗部が、プルアップテストコード又はプルアップコードの何れか１つを選択するためのマルチプレクサと、該マルチプレクサの出力を自体のゲートで受信するＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタに直列に接続された抵抗とを備えて構成されたことを特徴とするインピーダンスマッチング回路も提供する。また、前記第１プルアップ抵抗部が、前記初期プルアップコードを設定するときはプルアップテストコードを受信し、それ以外には前記プルアップコードを受信して、その抵抗値を電源電圧端と第１ノードとの間に接続された外部抵抗値として調整することを特徴とするインピーダンスマッチング回路も提供する。また、前記コード生成部が、基準電圧を発生する基準電圧発生器と、前記第１ノードの電圧と前記基準電圧とを比較して、アップ／ダウン信号を出力する比較器と、該アップ／ダウン信号のレベルに応じて、プルアップコードを生成するカウンタとを備えることを特徴とするインピーダンスマッチング回路も提供する。また、前記インピーダンスマッチング回路が、前記プルアップコードを受信して前記第１プルアップ抵抗部と同じ抵抗値を有する第２プルアップ抵抗部と、前記プルダウンコードを受信して前記第２プルアップ抵抗部とキャリブレーションされる第２プルダウン抵抗部とを更に備え、第２プルアップ抵抗部及び第２プルダウン抵抗部が、第２ノードに接続されることを特徴とするインピーダンスマッチング回路も提供する。また、前記第１プルダウン抵抗部が、第２プルダウン抵抗部と同様に構成されることを特徴とするインピーダンスマッチング回路も提供する。また、前記第２プルアップ抵抗部が、前記プルアップコードを自体のゲートで受信するＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタに直列に接続された抵抗とを備えて構成されることを特徴とするインピーダンスマッチング回路も提供する。また、前記第２プルダウン抵抗部が、前記プルダウンコードを自体のゲートで受信するＮＭＯＳトランジスタと、該ＮＭＯＳトランジスタに直列に接続された抵抗とを備えて構成されることを特徴とするインピーダンスマッチング回路も提供する。

本発明の一実施形態に係る半導体素子のＺＱキャリブレーション動作を行う方法は、ＺＱノードと電源電圧端との第１実際抵抗及びＺＱノードと接地電圧端との第２実際抵抗を測定するステップと、第１実際抵抗値及び第２実際抵抗値と各々の工程上のターゲット抵抗値とを比較して、初期プルアップ／プルダウンコードを決定するステップと、格納手段に前記初期プルアップ／プルダウンコードをプルアップコードとプルダウンコードの初期値として入力するステップとを含む。
また、前記初期プルアップコードと前記初期プルダウンコードとを入力するステップが、格納手段にあるフューズをコードによってカット又はカットせずに行われることを特徴とするＺＱキャリブレーション動作を行う方法も提供する。また、前記ＺＱキャリブレーション動作を行う方法が、半導体装置の製造工程のうち、ウエハステップで行われることを特徴とするＺＱキャリブレーション動作を行う方法も提供する。

本発明の他の実施形態に係る半導体素子のインピーダンスマッチング回路は、キャリブレーション動作又は初期キャリブレーションコードの設定のために、第１ノードに接続されたキャリブレーション抵抗部と、前記初期キャリブレーションコードを初期値として用いてキャリブレーションコードを生成するコード生成部とを備える。
また、前記インピーダンスマッチング回路が、前記初期キャリブレーションコードを格納し、格納された初期キャリブレーションコード及び既存の初期値を選択的に前記コード生成部に出力するための格納手段を更に備えることを特徴とするインピーダンスマッチング回路も提供する。前記格納手段が、前記初期キャリブレーションコードによってプログラミングされる複数のフューズを備えることを特徴とするインピーダンスマッチング回路も提供する。前記第１ノードが、ＺＱノードであることを特徴とするインピーダンスマッチング回路も提供する。前記キャリブレーション抵抗部が、前記第１ノードをプルアップ駆動するプルアップ抵抗であり、前記キャリブレーションコードが、半導体装置のＤＱパッドのプルアップ抵抗の抵抗値を決定するためのプルアップコードであることを特徴とするインピーダンスマッチング回路も提供する。前記キャリブレーション抵抗部が、前記第１ノードをプルダウン駆動するプルダウン抵抗であり、前記キャリブレーションコードが、半導体装置のＤＱパッドのプルダウン抵抗の抵抗値を決定するためのプルダウンコードであることを特徴とするインピーダンスマッチング回路も提供する。また、前記初期キャリブレーションコードが、
前記第１ノードに接続された前記キャリブレーション抵抗部の実際の測定抵抗値と目標抵抗値とを比較して設定することを特徴とするインピーダンスマッチング回路も提供する。また、前記キャリブレーション抵抗部が、前記キャリブレーションコードを受信して外部抵抗とキャリブレーションされ、初期キャリブレーションコード設定のためのテスト時には前記キャリブレーションコードされないテストコードを受信することを特徴とするインピーダンスマッチング回路も提供する。また、前記コード生成部が、基準電圧を発生する基準電圧発生器と、前記第１ノードの電圧と前記基準電圧とを比較して、アップ／ダウン信号を出力する比較器と、前記アップ／ダウン信号の論理レベルに応じて、前記キャリブレーションコードを生成するカウンタとを備えることを特徴とするインピーダンスマッチング回路も提供する。

以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。

図２は、本発明の一実施形態に係るインピーダンスマッチング回路の構成図である。

同図に示すように、本発明は、コード生成部２０２，２０３，２０４，２０５，２０６、第１プルアップ抵抗部２１０、第２プルアップ抵抗部２２０、プルダウン抵抗部２３０、及びダミープルダウン抵抗部２４０を備える。

本発明は、従来のインピーダンスマッチング回路とは異なり、初期プルダウンコードＮＯＦＦＳＥＴを設定するために、第１ノードＺＱをプルダウン駆動するダミープルダウン抵抗部２４０を更に備える。また、コード生成部２０２，２０３，２０４，２０５，２０６は、ダミープルダウン抵抗部２４０と第１プルアップ抵抗部２１０とを用いて設定された初期プルダウンコードＮＯＦＦＳＥＴと初期プルアップコードＰＯＦＦＳＥＴとを初期値として用いてプルダウンコードＮＣＯＤＥ＜０：Ｎ＞とプルアップコードＰＣＯＤＥ＜０：Ｎ＞とを生成する。

ダミープルダウン抵抗部２４０は、プルダウン抵抗部２３０と同様に構成され、プルダウン抵抗部２３０のプロセスの誤差、すなわち、オフセットエラーを測定するために備えられる。プルダウン抵抗部２３０は、第１ノードＺＱのように、チップ外部に延びているノードに直接接続されていないため、プルダウン抵抗部２３０の抵抗を直接測定することができない。したがって、プルダウン抵抗部２３０と同じダミープルダウン抵抗部２４０を第１ノードＺＱに備えて、ダミープルダウン抵抗部２４０の抵抗を測定する。これは、第１ノードＺＱに一定電圧を加えた後、第１ノードＺＱに流れる電流を測定すれば容易に分かる。後述するが、第１プルアップ抵抗部２１０の抵抗値も測定し得るため、ダミープルダウン抵抗部２４０の抵抗値を測定するにあたって、第１プルアップ抵抗部２１０は問題にならない。

ダミープルダウン抵抗部２４０の抵抗値を測定すれば、プロセスに対する誤差がどのくらいかが容易に分かる。すなわち、本来ダミープルダウン抵抗部２４０の抵抗値は２４０Ωでなければならないが、測定した抵抗値が２３０Ωであれば、プロセスによるオフセットエラーが１０Ωであると判断でき、これを予め補正するための初期プルダウンコードＮＯＦＦＳＥＴを適切に設定すればよい。

プルダウンキャリブレーション（プルダウンコードＮＣＯＤＥ＜０：Ｎ＞を設定するためのＺＱキャリブレーション）動作時、プルダウンコードＮＣＯＤＥ＜０：Ｎ＞の初期値として前記設定した初期プルダウンコードＮＯＦＦＳＥＴを用いれば、実際プルダウンキャリブレーション動作時には温度及び電圧に対するキャリブレーションのみ行われるため、全体的なプルダウンキャリブレーション時間は速くなり得る。

ダミープルダウン抵抗部２４０は、初期プルダウンコードＮＯＦＦＳＥＴを設定するために用いられるため、初期プルダウンコードＮＯＦＦＳＥＴの設定後は、全ての抵抗がオフになっていなければならない。これは図示のように、ダミープルダウン抵抗部２４０がマルチプレクサ２０９を介してコードを受信するように構成し、前記初期プルダウンコードＮＯＦＦＳＥＴを設定するときは、プルダウン抵抗部２４０をオンにしておくためのプルダウンテストコードＴＥＳＴＣＯＤＥＮを受信し、それ以外にはプルダウン抵抗部２４０の全ての抵抗をオフさせるためのコードＯＦＦＣＯＤＥを受信するようにすれば良い。マルチプレクサ２０９に入力されるＴＥＳＴ ＭＯＤＥ２信号（以下、「ＴＭ２信号」とする）は、プルダウンテストコードＴＥＳＴＣＯＤＥＮ又はオフコードＯＦＦＣＯＤＥの何れか１つを選択するために配分されたテストモード信号である。（初期プルダウンコードを一度生成した後は、常にダミープルダウン抵抗部をオフさせても良いため、フューズなどを用いてフューズがカットされた後は、常にマルチプレクサがオフコードを選択するようにできる（ＴＥＳＴ ＭＯＤＥ２信号のイネーブルの可否をフューズで決定））。

前記ダミープルダウン抵抗部２４０は、プルダウン抵抗部２３０と同様に、各々のコードを自体のゲートで受信するＮＭＯＳトランジスタとＮＭＯＳトランジスタに直列に接続された抵抗とを備えて構成できる。

初期プルアップコードＰＯＦＦＳＥＴは、第１プルアップ抵抗部２１０のプロセスの誤差を測定して生成する。第１プルアップ抵抗部２１０は、本来プルアップコードＰＣＯＤＥ＜０：Ｎ＞を受信して外部抵抗（図２に図示せず）とキャリブレーションされるが、初期プルアップコードＰＯＦＦＳＥＴ設定のためのテスト時（すなわち、誤差測定時）にはプルアップコードＰＣＯＤＥ＜０：Ｎ＞ではなく、プルアップテストコードＴＥＳＴＣＯＤＥＰを受信する。プルアップテストコードＴＥＳＴＣＯＤＥＰ（以下、「ＴＣＰ」とする）は、第１プルアップ抵抗部２１０の抵抗値を測定するために、第１プルアップ抵抗部２１０をオンにさせるコードである。

図示のように、第１プルアップ抵抗部２１０がマルチプレクサ２０８を介してコードを受信するように構成し、プルアップテストコードＴＣＰとプルアップコードＰＣＯＤＥ＜０：Ｎ＞との何れか１つを選択するためのＴＥＳＴ ＭＯＤＥ１信号（以下、「ＴＭ１信号」とする）を配分すると、第１プルアップ抵抗部２１０が初期プルアップコードＰＯＦＦＳＥＴ設定のためのテスト時（すなわち、誤差測定時）にのみプルアップテストコードＴＣＰを受信するように実現することができる（この場合にもフューズを用いて、ＴＭ１信号のイネーブルの可否を決定するようにできる。）。

第１プルアップ抵抗部２１０の抵抗値は、第１ノードＺＱに一定電圧を加えた後、第１ノードＺＱの電流を測定すれば容易に分かり、これに基づいて第１プルアップ抵抗部２１０のプロセスの誤差がどのくらいかが分かる。したがって、前記初期プルダウンコードＮＯＦＦＳＥＴの場合のように適切な初期プルアップコードＰＯＦＦＳＥＴを設定することができる。

第１プルアップ抵抗部２１０及びプルアップコードＰＣＯＤＥ＜０：Ｎ＞を受信して、第１プルアップ抵抗部２１０と同じ抵抗値を有する第２プルアップ抵抗部２２０は、図示のように、各々のコードを自体のゲートで受信するＰＭＯＳトランジスタ及びＰＭＯＳトランジスタに直列に接続された抵抗を備えて構成できる。

コード生成部２０２，２０３，２０４，２０５，２０６は、基準電圧ＶＲＥＦを発生する基準電圧発生器２０２と、第１ノードＺＱの電圧と基準電圧ＶＲＥＦとを比較して、Ｐ−ＣＯＤＥカウンタ２０５にアップ／ダウン（ＵＰ／ＤＮ）信号を出力する第１比較器２０３と、第２ノードＺＱ'の電圧と基準電圧ＶＲＥＦとを比較して、Ｎ−ＣＯＤＥカウンタ２０６にアップ／ダウンＵＰ／ＤＮ'信号を出力する第２比較器２０４と、プルアップコードＰＣＯＤＥ＜０：Ｎ＞をカウントするＰ−ＣＯＤＥカウンタ２０５と、プルダウンコードＮＣＯＤＥ＜０：Ｎ＞をカウントするＮ−ＣＯＤＥカウンタ２０６とを備えて構成できる。

前述したように、本発明におけるコード生成部２０２，２０３，２０４，２０５，２０６は、初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを、プルアップコードＰＣＯＤＥ＜０：Ｎ＞とプルダウンコードＮＣＯＤＥ＜０：Ｎ＞との初期値として用いて、キャリブレーション動作を促進させることを特徴としているが、具体的に、Ｐ−ＣＯＤＥカウンタ２０５とＮ−ＣＯＤＥカウンタ２０６とが初期値を受信する。Ｐ−ＣＯＤＥカウンタ２０５とＮ−ＣＯＤＥカウンタ２０６とが、初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを受信する２つの方法について説明する。

第一に、Ｐ−ＣＯＤＥカウンタ２０５とＮ−ＣＯＤＥカウンタ２０６とが、自身に初期値を格納することができる場合である。この場合は、設定された初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを各々Ｐ−ＣＯＤＥカウンタ２０５とＮ−ＣＯＤＥカウンタ２０６との初期値として入力すれば良い。

第二に、Ｐ−ＣＯＤＥカウンタ２０５とＮ−ＣＯＤＥカウンタ２０６とが、自身に初期値を格納することができない場合である。この場合は、図示のように、初期プルダウンコードＮＯＦＦＳＥＴと初期プルアップコードＰＯＦＦＳＥＴとを格納するための格納手段２０７をインピーダンスマッチング回路に備え、設定された初期プルダウンコードＮＯＦＦＳＥＴと初期プルアップコードＰＯＦＦＳＥＴとを格納手段２０７に入力する。格納手段２０７は、初期プルダウンコードＮＯＦＦＳＥＴと初期プルアップコードＰＯＦＦＳＥＴとを格納し、ＺＱキャリブレーションの動作時、カウンタ２０５，２０６に各々の初期値を伝達する。

本発明に係るインピーダンスマッチング回路の全体的な動作について具体的に説明する。テストモード１ＴＭ１信号を加えて、第１プルアップ抵抗部２１０をターンオンし、第１ノードＺＱに適正な電圧を加えて、第１プルアップ抵抗部２１０の抵抗値を測定する。テストモード２ＴＭ２信号を加えて、ダミープルダウン抵抗部２４０をターンオンし、第１ノードＺＱに適正な電圧を加えて、ダミープルダウン抵抗部２４０の抵抗値を測定する。測定された抵抗値に基づいて設定された初期プルダウンコードＮＯＦＦＳＥＴと初期プルアップコードＰＯＦＦＳＥＴとを、Ｎ−ＣＯＤＥカウンタ２０６とＰ−ＣＯＤＥカウンタ２０５とに初期値として入力する。このとき、インピーダンスマッチング回路の構成によって２つの方法（直接入力又は格納手段を介する入力）が採用できる。そして、インピーダンスマッチング回路が動作したら、従来同様、第１ノードＺＱと基準電圧ＶＲＥＦの電位とを比較して、第１プルアップ抵抗部２１０が外部抵抗と同じ値を有するように、プルアップコード（ＰＣＯＤＥ＜０：Ｎ）を生成するプルアップキャリブレーションを行い、第２ノードＺＱ'と基準電圧ＶＲＥＦの電位とを比較して、プルダウン抵抗部２３０が第２プルアップ抵抗部２２０（第１プルアップ抵抗部２１０と同じ抵抗値を有する。）と同じ抵抗値を有するように、プルダウンコードＮＣＯＤＥ＜０：Ｎ＞を生成するプルダウンキャリブレーションを行う。

プルアップキャリブレーション及びプルダウンキャリブレーションを行うとき、従来とは異なり、プロセスの誤差を補正した初期値ＰＯＦＦＳＥＴ，ＮＯＦＦＳＥＴを有して開始するため、本発明に係るインピーダンスマッチング回路のキャリブレーション動作時間は従来よりも短縮される。

図３は、図２の格納手段の一実施形態の構成図である。

格納手段２０７は、初期プルアップコードＰＯＦＦＳＥＴを格納するための複数のフューズ３０１と、初期プルダウンコードＮＯＦＦＳＥＴを格納するための複数のフューズ３０２とを備えて構成できる。

初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとは、インピーダンスマッチング回路を製作する過程でウエハステップ後に生成し得る（プロセスの誤差は、ウエハステップで発生するためである）。したがって、初期プルダウンＮＯＦＦＳＥＴ及び初期プルアップコードＰＯＦＦＳＥＴを格納する手段としてフューズを使用すれば、ウエハステップ後にフューズをカットしてコードを容易に格納することができる。

同図に示す格納手段としては、複数のフューズ３０１，３０２以外にマルチプレクサ３０３，３０４が示されているが、これは、初期プルダウンコードＮＯＦＦＳＥＴと初期プルアップコードＰＯＦＦＳＥＴとの他に、既存の初期値（Ｄｅｆａｕｌｔ ＣｏｄｅＮ、Ｄｅｆａｕｌｔ ＣｏｄｅＰ）を選択的にカウンタ２０５，２０６に伝達するためのものである。

初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを生成した場合は、初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを格納するために、フューズ３０１，３０２をカットし、マルチプレクサ３０３，３０４の信号を選択するためのフューズ３０５，３０６をカットして、初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとがＰ−ＣＯＤＥカウンタ２０５とＮ−ＣＯＤＥカウンタ２０６に伝達できるようにする。

初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを生成していない場合は（すなわち、従来のように動作しようとする場合）、マルチプレクサ３０３，３０４の信号を選択するためのフューズ３０５，３０６をカットせず、既存の初期値（Ｄｅｆａｕｌｔ ＣｏｄｅＰ、Ｄｅｆａｕｌｔ ＣｏｄｅＮ）（プロセス誤差を考慮した初期値ではなく、本発明以前も用いられていた初期値）が、Ｐ−ＣＯＤＥカウンタ２０５とＮ−ＣＯＤＥカウンタ２０６とに伝達されるようにする。

参考までに、前記フューズ３０１，３０２，３０５，３０６は、物理的なフューズのみを示すものではなく、フューズのカット如何によって論理「ハイ」又は論理「ロー」を出力するフューズを備える回路をも意味する。このようなフューズ３０１，３０２，３０５，３０６は、各種半導体装置では広く用いられるものであって、本発明の属する技術分野における通常の知識を有する者であれば、容易に実現し得るため、これについての詳細な説明は略する。

図４は、Ｐ−ＣＯＤＥカウンタ又はＮ−ＣＯＤＥカウンタの構成に用いられるビットカウンタユニットの一実施形態の構成図である。

Ｐ−ＣＯＤＥカウンタ２０５又はＮ−ＣＯＤＥカウンタ２０６は、同図に示すビットカウンタユニットを直列に接続して構成される。例えば、プルアップコードＰＣＯＤＥ＜０：Ｎ＞及びプルダウンコードＮＣＯＤＥ＜０：Ｎ＞が６ビットで構成されていれば、ビットカウンタユニット６つを直列に接続する。

同図に示すように、ビットカウンタユニットは、Ｄフリップフロップ４０１、ＸＯＲゲート４０２、ＸＮＯＲゲート４０３、及びＮＯＲゲート４０４を備えて構成できる。

ＵＰ／ＤＮ端子は、比較器２０３，２０４から出力されるＵＰ／ＤＮ信号が入力される端子であって、信号の状態に応じて、ビットカウンタユニットは加算器（ａｄｄｅｒ）又は減算器（ｓｕｂｔｒａｃｔｏｒ）として動作する。

Ｃｉｎ端子は、前のビットカウンタユニットから伝達されるキャリー（ｃａｒｒｙ）を受信するキャリーイン端子であり、Ｃｏｕｔ端子は、後のビットカウンタユニットにキャリーを伝達するキャリーアウト端子である。１番目の端のビットカウンタユニットは、前端からキャリーを受信することができないため、任意の設定によってハイ１又はロー０の信号を受信する。

また、Ｄｏｕｔ端子は、カウンタから出力される端子であって、プルアップコードＰＣＯＤＥ＜０：Ｎ＞又はプルダウンコードＮＣＯＤＥ＜０：Ｎ＞を出力する。例えば、Ｐ−ＣＯＤＥカウンタ２０５が６つのビットカウンタユニットで構成された場合、１番目の端のビットカウンタユニットのＤｏｕｔ端子としてはＰＣＯＤＥ＜０＞、２番目の端のビットカウンタユニットの端子としてはＰＣＯＤＥ＜１＞、そして、最後の端のビットカウンタユニットのＤｏｕｔ端子としてはＰＣＯＤＥ＜５＞が出力される。

Ｄフリップフロップ４０１にあるＩＮＩＴ端子が初期値を受信する端子であるが、ＩＮＩＴ＝０であれば、初期値＝０、ＩＮＩＴ＝１であれば、初期値＝１で決定される。既存のビットカウンタユニットは、ＩＮＩＴ端子にプロセスの誤差を考慮しない初期値が入力されたが、本発明のビットカウンタユニットでは、ＩＮＩＴ端子にプロセスの誤差を考慮した初期プルアップコードＰＯＦＦＳＥＴ又は初期プルダウンコードＮＯＦＦＳＥＴが入力される。例えば、初期プルアップコードＰＯＦＦＳＥＴの値が（０、１、１、０、１、０）であれば、Ｐ−ＣＯＤＥカウンタ２０５を構成するビットカウンタユニットのうち１番目、４番目、及び６番目のビットカウンタユニットのＩＮＩＴ端子には「０」が入力され、２番目、３番目、及び５番目のビットカウンタのユニットのＩＮＩＴ端子には「１」が入力される。

本発明の核心は、ビットカウンタユニットに用いられる初期値として初期プルアップコードＰＯＦＦＳＥＴ又は初期プルダウンコードＮＯＦＦＳＥＴを用いることである。実施形態にしたがって、ビットカウンタユニットは、図面とは異なり、様々な形態で構成でき、Ｐ−ＣＯＤＥカウンタ２０５に用いられるか又はＮ−ＣＯＤＥカウンタ２０６に用いられるかによってもビットカウンタユニットの構成は若干変わる。

また、初期プルダウンコードＮＯＦＦＳＥＴ及び初期プルアップコードＰＯＦＦＳＥＴが、プルダウンコードＮＣＯＤＥ＜０：Ｎ＞及びプルアップコードＰＣＯＤＥ＜０：Ｎ＞の全ての桁数の初期値として用いられず、一部の桁数のコード値として用いられる。すなわち、プルアップコードＰＣＯＤＥ＜０：Ｎ＞及びプルダウンコードＮＣＯＤＥ＜０：Ｎ＞が６ビットで構成されれば、初期プルアップコードＰＯＦＦＳＥＴ及び初期プルダウンコードＮＯＦＦＳＥＴは、このうち、上位の３ビットのみで構成でき、この場合もＺＱキャリブレーション動作を非常に促進させることができる。初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとが上位の３ビットのみで構成されれば、ビットカウンタユニット６つのうち、３つのみが初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを受信するように構成し、残り３つのビットカウンタユニットは、既存の初期値を受信するように構成すれば良い。

前記図２、図３、及び図４に示す実施形態では、インピーダンスマッチング回路がプルアップ抵抗部とプルダウン抵抗部との全てを備えて、プルアップコードとプルダウンコードとを全て生成し、出力ドライバ（メモリ装置に適用されれば）のプルアップ抵抗とプルダウン抵抗との抵抗値を決定するようになる実施形態について説明した。しかし、本発明の核心思想は、プロセスの誤差を補正するキャリブレーションコードの初期値を設定し、そこからキャリブレーションコードをカウントすることである。したがって、本発明は、プルアップ抵抗部又はプルダウン抵抗部のみを備えるインピーダンスマッチング回路にも適用できる（例えば、メモリ装置の入力バッファでは、プルアップ抵抗のみ用いられる。）。

図２に示すように、インピーダンスマッチング回路がプルアップ抵抗部のみを備える場合は、キャリブレーション抵抗部２１０とコード生成部（この場合は、２０２、２０３、２０５のみで構成）を備えて、１つのキャリブレーションコードのみ（この場合は、プルアップコードになる。）を生成すれば良く、プルダウンキャリブレーションのためのそれ以外の構成要素は除いて行うことができる。もちろん、この場合も格納手段２０６は備えても良く、備えなくても良い。

本発明がプルアップ抵抗部又はプルダウン抵抗部のみを備えて行われる場合も、その基本的な動作は前記図２ないし図４を参照して説明したインピーダンスマッチング回路の動作と同じであり、ただ、プルアップコード又はプルダウンコードと同じ１つのキャリブレーションコードを生成することだけが相違するため、これについての詳細な説明は略する。

また図２を参照して本発明に係るインピーダンスマッチング回路のＺＱキャリブレーション動作を促進させる方法について説明する。

格納手段２０７を使用しない場合、本発明に係るインピーダンスマッチング回路のキャリブレーション動作を促進させる方法は、第１ノードＺＱに接続された第１プルアップ抵抗部２１０とダミープルダウン抵抗部２４０とを用いて、初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを生成するステップと、初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを、コード生成部で生成されるプルアップコードＰＣＯＤＥ＜０：Ｎ＞とプルダウンコードＮＣＯＤＥ＜０：Ｎ＞との初期値として入力するステップとを含む。

格納手段２０７を使用する場合、本発明に係るインピーダンスマッチング回路のＺＱキャリブレーション動作を促進させる方法は、第１ノードＺＱに接続された第１プルアップ抵抗部２１０とダミープルダウン抵抗部２４０とを用いて、初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを生成するステップと、コード生成部で生成されるプルアップコードＰＣＯＤＥ＜０：Ｎ＞とプルダウンコードＮＣＯＤＥ＜０：Ｎ＞との初期値を格納する格納手段２０７に初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを入力するステップとを含む。

また、格納手段２０７がフューズ３０１，３０２を備える場合、初期プルアップコードＰＯＦＦＳＥＴと初期プルダウンコードＮＯＦＦＳＥＴとを入力するステップは、格納手段２０７にあるフューズ３０１，３０２をコードによってカット又はカットせずに行うことを特徴とする。

また、前記２つの方法の何れも初期プルダウンコードＮＯＦＦＳＥＴの生成後、ダミープルダウン抵抗部２４０をオフさせるステップを更に含むことができる。

また、前記２つの方法の何れもインピーダンスマッチング回路を備える半導体装置を製造するにあたってウエハステップで行われる。

本発明に係るインピーダンスマッチング回路は、プロセスによる誤差を補償した初期値をもってキャリブレーション動作を開始する。したがって、電圧及び温度などに対する誤差に対してのみキャリブレーションを行えば良いため、キャリブレーション動作にかかる時間が減少する効果がある。また、キャリブレーション動作を促進させるためにはオンダイ（ｏｎ ｄｉｅ）ターミネーション装置がメモリ装置などに応用される場合、従来のようにキャリブレーションにかかる時間によって、メモリ装置の帯域幅が減少する問題を改善することができる。また、スペック（ｓｐｅｃ）上の与えられた時間内にキャリブレーション動作が終了し得ないことも発生しないという長所がある。

以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来のインピーダンスマッチング回路でＺＱキャリブレーション動作を行う部分の構成図である。 本発明の第１実施形態に係るインピーダンスマッチング回路の構成図である。 図２に示した格納手段の第１実施形態の構成図である。 Ｐ−ＣＯＤＥカウンタ又はＮ−ＣＯＤＥカウンタの構成に用いられるビットカウンタユニットの第１実施形態の構成図である。

符号の説明

２１０ 第１プルアップ抵抗部
２２０ 第２プルアップ抵抗部
２３０ プルダウン抵抗部
２４０ ダミープルダウン抵抗部
２０３、２０４ 比較器
２０５、２０６ カウンタ
２０７ 格納手段
２０８、２０９ マルチプレクサ

Claims (27)

1. 初期プルダウンコードを設定するために、第１ノードをプルダウン駆動する第１プルダウン抵抗部と、
   プルアップキャリブレーション動作又は初期プルアップコード設定のために、前記第１ノードをプルアップ駆動する第１プルアップ抵抗部と、
   前記初期プルダウンコードと初期プルアップコードとを初期値として用いてプルダウンコードとプルアップコードとを生成するコード生成部と
   を備えることを特徴とする半導体素子のインピーダンスマッチング回路。
2. 前記インピーダンスマッチング回路が、
   前記初期プルアップコードと前記初期プルダウンコードとを格納して、前記コード生成部に格納された初期プルアップコード、初期プルダウンコード、及び既存の初期値を選択的に出力するための格納手段を更に備えることを特徴とする請求項１に記載のインピーダンスマッチング回路。
3. 前記格納手段が、
   各々の接続が前記初期プルアップコード、及び初期プルダウンコードによって決定される複数のフューズを備えることを特徴とする請求項２に記載のインピーダンスマッチング回路。
4. 前記第１ノードが、
   ＺＱノードであることを特徴とする請求項１に記載のインピーダンスマッチング回路。
5. 前記初期プルダウンコードが、前記第１プルダウン抵抗部の実際の測定抵抗値と目標抵抗値とを比較して設定し、
   前記初期プルアップコードが、前記第１プルアップ抵抗部の実際の測定抵抗値と目標抵抗値とを比較して設定することを特徴とする請求項１に記載のインピーダンスマッチング回路。
6. 前記第１プルダウン抵抗部が、
   プルダウンテストコード又はオフコードの何れか１つを選択するためのマルチプレクサと、
   該マルチプレクサの出力を自体のゲートで受信するＮＭＯＳトランジスタと、
   該ＮＭＯＳトランジスタに直列に接続された抵抗と
   を備えて構成されたことを特徴とする請求項５に記載のインピーダンスマッチング回路。
7. 第１プルダウン抵抗部と同様に構成され、プルダウン抵抗部のプロセスの誤差を測定するためのダミープルダウン抵抗部を有し、
   前記第１プルダウン抵抗部が、
   前記初期プルダウンコードを設定するときはプルダウンテストコードを受信し、それ以外には前記ダミープルダウン抵抗部をオフさせるコードを受信することを特徴とする請求項６に記載のインピーダンスマッチング回路。
8. 前記第１プルアップ抵抗部が、
   プルアップテストコード又はプルアップコードの何れか１つを選択するためのマルチプレクサと、
   該マルチプレクサの出力を自体のゲートで受信するＰＭＯＳトランジスタと、
   該ＰＭＯＳトランジスタに直列に接続された抵抗と
   を備えて構成されたことを特徴とする請求項５に記載のインピーダンスマッチング回路。
9. 前記第１プルアップ抵抗部が、
   前記初期プルアップコードを設定するときはプルアップテストコードを受信し、それ以外には前記プルアップコードを受信して、その抵抗値を電源電圧端と第１ノードとの間に接続された外部抵抗値として調整することを特徴とする請求項８に記載のインピーダンスマッチング回路。
10. 前記コード生成部が、
    基準電圧を発生する基準電圧発生器と、
    前記第１ノードの電圧と前記基準電圧とを比較して、アップ／ダウン信号を出力する比較器と、
    該アップ／ダウン信号のレベルに応じて、プルアップコードを生成するカウンタとを
    備えることを特徴とする請求項１に記載のインピーダンスマッチング回路。
11. 前記インピーダンスマッチング回路が、
    前記プルアップコードを受信して前記第１プルアップ抵抗部と同じ抵抗値を有する第２プルアップ抵抗部と、
    前記プルダウンコードを受信して前記第２プルアップ抵抗部とキャリブレーションされる第２プルダウン抵抗部とを更に備え、
    第２プルアップ抵抗部及び第２プルダウン抵抗部が、第２ノードに接続されることを特徴とする請求項１に記載のインピーダンスマッチング回路。
12. 前記第１プルダウン抵抗部が、
    第２プルダウン抵抗部と同様に構成されることを特徴とする請求項１１に記載のインピーダンスマッチング回路。
13. 前記第２プルアップ抵抗部が、
    前記プルアップコードを自体のゲートで受信するＰＭＯＳトランジスタと、
    該ＰＭＯＳトランジスタに直列に接続された抵抗と
    を備えて構成されることを特徴とする請求項１２に記載のインピーダンスマッチング回路。
14. 前記第２プルダウン抵抗部が、
    前記プルダウンコードを自体のゲートで受信するＮＭＯＳトランジスタと、
    該ＮＭＯＳトランジスタに直列に接続された抵抗と
    を備えて構成されることを特徴とする請求項１３に記載のインピーダンスマッチング回路。
15. 前記コード生成部が、
    基準電圧を発生する基準電圧発生器と、
    前記第１ノードの電圧と前記基準電圧とを比較して、第１アップ／ダウン信号を出力する第１比較器と、
    前記第２ノードの電圧と前記基準電圧とを比較して、第２アップ／ダウン信号を出力する第２比較器と、
    前記第１アップ／ダウン信号の論理レベルに応じて、プルアップコードを生成するプルアップカウンタと、
    前記第２アップ／ダウン信号の論理レベルに応じて、プルダウンコードを生成するプルダウンカウンタと
    を備えることを特徴とする請求項１２に記載のインピーダンスマッチング回路。
16. ＺＱノードと電源電圧端との第１実際抵抗及びＺＱノードと接地電圧端との第２実際抵抗を測定するステップと、
    第１実際抵抗値及び第２実際抵抗値と各々の工程上の目標抵抗値とを比較して、初期プルアップ／プルダウンコードを決定するステップと、
    格納手段に前記初期プルアップ／プルダウンコードを、プルアップコードとプルダウンコードとの初期値として入力するステップと
    を含むことを特徴とする半導体素子のＺＱキャリブレーション動作を行う方法。
17. 前記初期プルアップコードと前記初期プルダウンコードとを入力するステップが、
    格納手段にあるフューズをコードによってカット又はカットせずに行われることを特徴とする請求項１６に記載のＺＱキャリブレーション動作を行う方法。
18. 前記ＺＱキャリブレーション動作を行う方法が、
    半導体装置の製造工程のうち、ウエハステップで行われることを特徴とする請求項１６に記載のＺＱキャリブレーション動作を行う方法。
19. キャリブレーション動作又は初期キャリブレーションコードの設定のために、第１ノードに接続されたキャリブレーション抵抗部と、
    前記初期キャリブレーションコードを初期値として用いてキャリブレーションコードを生成するコード生成部と
    を備えることを特徴とするインピーダンスマッチング回路。
20. 前記インピーダンスマッチング回路が、
    前記初期キャリブレーションコードを格納し、格納された初期キャリブレーションコード及び既存の初期値を選択的に前記コード生成部に出力するための格納手段を更に備えることを特徴とする請求項１９に記載のインピーダンスマッチング回路。
21. 前記格納手段が、
    前記初期キャリブレーションコードによってプログラミングされる複数のフューズを備えることを特徴とする請求項２０に記載のインピーダンスマッチング回路。
22. 前記第１ノードが、
    ＺＱノードであることを特徴とする請求項１９に記載のインピーダンスマッチング回路。
23. 前記キャリブレーション抵抗部が、前記第１ノードをプルアップ駆動するプルアップ抵抗であり、
    前記キャリブレーションコードが、半導体装置のＤＱパッドのプルアップ抵抗の抵抗値を決定するためのプルアップコードであることを特徴とする請求項１９に記載のインピーダンスマッチング回路。
24. 前記キャリブレーション抵抗部が、前記第１ノードをプルダウン駆動するプルダウン抵抗であり、
    前記キャリブレーションコードが、半導体装置のＤＱパッドのプルダウン抵抗の抵抗値を決定するためのプルダウンコードであることを特徴とする請求項１９に記載のインピーダンスマッチング回路。
25. 前記初期キャリブレーションコードが、
    前記第１ノードに接続された前記キャリブレーション抵抗部の実際の測定抵抗値と目標抵抗値とを比較して設定することを特徴とする請求項１９に記載のインピーダンスマッチング回路。
26. 前記キャリブレーション抵抗部が、
    前記キャリブレーションコードを受信して外部抵抗とキャリブレーションされ、初期キャリブレーションコード設定のためのテスト時には前記キャリブレーションコードされないテストコードを受信することを特徴とする請求項２５に記載のインピーダンスマッチング回路。
27. 前記コード生成部が、
    基準電圧を発生する基準電圧発生器と、
    前記第１ノードの電圧と前記基準電圧とを比較して、アップ／ダウン信号を出力する比較器と、
    前記アップ／ダウン信号の論理レベルに応じて、前記キャリブレーションコードを生成するカウンタと
    を備えることを特徴とする請求項１９に記載のインピーダンスマッチング回路。

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