CN109872746A - 一种驱动电阻电路 - Google Patents
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Abstract
本发明提供一种驱动电阻电路，包括：至少两组支路，每组支路包括一串联连接的电阻和MOS管，所述MOS管的栅极与一控制信号相连，通过所述控制信号能够控制所述MOS管的导通或关断；通过所述控制信号来控制所述支路的导通或截止，使得支路输出的电阻值为第一预定电阻值，其中，所述两个支路中电阻的阻值不同。本发明实施例的技术方案包括至少两组支路，且通过每组支路上的MOS管控制其所在支路的导通或截止，以调节所述驱动电阻支路输出的电阻值为第一预定电阻值，利用电路的串并联原理，大大减少了支路数量，从而减小了芯片面积。
Description
技术领域
本发明涉及一种标准电路，具体涉及一种驱动电阻电路。
背景技术
信号反射就是在传输线上的回波。信号功率(电压和电流)的一部分传输到线上并达到负载处，但是有一部分被反射了。如果源端和负载端具有相同的阻抗，反射就不会发生了。一般在高频电路中，会发生信号反射。因此，对于数据率较高的电路，如动态随机存储器(Dynamic Random Access Memory，DRAM)电路，需要解决其信号反射问题。
常用的解决信号反射的方法包括阻抗匹配方法。阻抗匹配(Impedance Matching)是指信号源内阻与所接传输线的特性阻抗大小相等且相位相同，或传输线的特性阻抗与所接负载阻抗的大小相等且相位相同。具体是根据不同的工作情况设置相应的驱动电阻，例如在第三代和第四代双倍速率同步动态随机存储器(Synchronous Dynamic RandomAccess Memory，DDR)中，驱动电阻设置了7级标准，并根据7级标准，控制电路中驱动电阻的串并联关系，使输出的阻抗与电路相匹配。
但是，随着DRAM的发展，人们对于芯片的集成度要求越来越高，上述驱动电阻电路虽然可以实现阻抗匹配，但是却消耗了大量的芯片面积。
发明内容
本发明提供一种驱动电阻电路，以至少解决现有技术中的以上技术问题。
作为本发明的一个方面，本发明提供一种驱动电阻电路，包括：
至少两组支路，每组支路包括一串联连接的电阻和MOS管，所述MOS管的栅极与一控制信号相连，通过所述控制信号能够控制所述MOS管的导通或关断；通过所述控制信号来控制所述支路的导通或截止，使得所述驱动电阻支路输出的电阻值为第一预定电阻值，其中，所述两个支路中电阻的阻值不同。
结合第一方面，本发明实施例的第一方面的第一实施方式中，每组所述支路包括第一电阻支路和第二电阻支路，所述第一电阻支路和所述第二电阻支路中的每一个均包括至少一串联连接的电阻和MOS管，通过所述控制信号控制所述MOS管的导通或关断，使得所述支路输出的电阻值为第二预定电阻值。
结合第一方面的第一实施方式，每组所述支路包括第一电阻支路和第二电阻支路，所述第一电阻支路和所述第二电阻支路中的每一个均包括至少一串联连接的电阻和MOS管，通过所述控制信号控制所述MOS管的导通或关断，使得所述支路输出的电阻值为第二预定电阻值。
结合第一方面，本发明实施例的第一方面的第二实施方式中，所述第一电阻支路中的MOS管为P型MOS管，以及所述第二电阻支路中的MOS管为N型MOS管。
结合第一方面，本发明实施例的第一方面的第三实施方式中，所述第一预定电阻值包括以下至少一种：240欧姆、120欧姆、80欧姆、60欧姆、48欧姆、40欧姆和34欧姆。
结合第一方面的第一实施方式，所述第二预定电阻值包括以下至少一种：240欧姆、120欧姆和60欧姆。
结合第一方面，本发明实施例的第一方面的第四实施方式中，该支路包括至少四组支路，并且所述至少四组支路中的MOS管接收控制信号，使所述至少四组支路输出的电阻值为第一预定电阻值。
结合第一方面，本发明实施例的第一方面的第五实施方式中，该支路包括至少三组支路，并且所述至少三组支路中的MOS管接收所述控制信号，使所述至少三组支路输出的电阻值为所述第一预定电阻值。
本发明采用上述技术方案，具有如下优点：本发明实施例的技术方案包括至少两组支路，且通过每组支路上的MOS管控制其所在支路的导通或截止，以调节该支路输出的电阻值为第一预定电阻值，利用电路的串并联原理，大大减少了支路数量，从而减小了芯片面积。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为传统的驱动电阻电路的示意图；
图2为本发明实施例一的驱动电阻电路的示意图；
图3为本发明实施例二的驱动电阻电路的示意图；
图4为本发明实施例三的驱动电阻电路的示意图。
附图标记说明：
101,201,202，301,302,303,304，401,402,403支路；
1011，1012，2011,2012，2021,2022，3011,3012,3021,3022,3031,3032,3041,3042，4011,4012,4021,4022,4031,4032电阻支路。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
如图1所示，传统的驱动电阻电路包括7组相同的并联支路(101)，每组支路(101)包括两个电阻支路(1011，1012)，每个电阻支路(1011，1012)包括一个电阻和一金属氧化物半导体(Metal Oxide Semiconductor，MOS)管，且该两个电阻支路的MOS管类型分别为P型和N型。结合图1，在一组支路(101)中，包括了两个电阻支路(1011，1012)，其中一个电阻支路(1011)，包括一阻值为240Ω的电阻RP和一MOS管MP，其中(W/L)P表示该电阻支路中的MOS管所占芯片面积，即MOS管的长和宽。相对应的另一电阻(1012)支路包括一阻值为240Ω的电阻RN和一MOS管MN，其中，(W/L)P同样表示该电阻支路中的MOS管所占芯片面积，即MOS管的长和宽。在一个电阻支路(1011，1012)中，两MOS管输入为同一控制信号，因此必然有一MOS管导通，另一MOS管截止在DDR3和DDR4的驱动电阻电路中，一组支路(101)工作时输出的电阻为240欧姆，两组支路(101)工作时输出的电阻为120欧姆，三组支路(101)工作时输出的电阻为80欧姆，四组支路(101)工作时输出的电阻为60欧姆，五组支路(101)工作时输出的电阻为48欧姆，六组支路(101)工作时输出的电阻为40欧姆，七组支路(101)工作时输出的电阻为34欧姆。可以满足驱动电阻电路的7级标准。其中，驱动电阻电路的总电阻与各支路电阻的关系如以下公式所示：
其中，Rtot为驱动电阻电路输出的阻值，n为驱动电阻电路的支路数目，Rn为每组支输出的阻值。但是这种技术方案由于所需支路数目较多，占用的芯片面积较大。
实施例一
本发明实施例为一种驱动电阻电路。如图2所示，为本发明的驱动电阻电路的示意图。本发明实施例的驱动电阻电路包括：
至少两组支路(201,202)，每组支路(201,202)上至少一电阻和至少一MOS管串联连接，所述MOS管的栅极与一控制信号相连，通过所述控制信号能够控制所述MOS管的导通或关断；通过所述控制信号来控制所述支路的导通或截止，使得该支路(201,202)输出的电阻值为第一预定电阻值，其中，所述两个支路中的电阻的阻值不同。
优选地，为保证驱动电阻电压稳定，因此在每组支路(201，202)设置两组电阻支路(2011,2012，2021,2022)进行组内并联等效，其中一个电阻支路(2011)包括一电阻RP和一MOS管MP，另一个电阻支路(2012)包括一电阻RN和一MOS管MN，其中，RP和RN的阻值相等，MP和MN接收同一控制信号，因此只有一个电阻支路(2011，2012)导通，另一个电阻支路(2012,2011)截止，因此一组支路(201，202)中输出的电阻即为RP或RN的阻值。例如，第二预定电阻值为240欧姆和120欧姆时，使RP或RN的阻值为240欧姆，当其中一组支路导通时，整个驱动电阻电路输出的阻值为240欧姆，如果两组同时导通时，输出的阻值为120欧姆；如果预定电阻值为240欧姆、120欧姆和80欧姆，则其中一组支路中的RP或RN为240欧姆，另一组支路的RP或RN为120欧姆，其中一组支路导通时，输出的电阻为120欧姆，另一组支路导通时，输出的电阻为240欧姆，两组支路均导通时，输出的电阻为80欧姆；如果需要其他特殊的阻值时，可以将RP或RN的阻值设为需要的阻值。
本发明实施例采用上述技术方案，具有如下优点：本发明实施例的技术方案包括至少两组支路，且通过每组支路上的MOS管控制其所在支路的导通或截止，以调节该支路输出的电阻值为第一预定电阻值，利用电路的串并联原理，大大减少了支路数量，从而减小了芯片面积。
实施例二
在实施例一的基础上，本发明实施例提供一种驱动电阻电路。如图3所示，为本发明的驱动电阻电路的示意图。本发明实施例的驱动电阻电路包括：
该支路包括至少四组支路(301,302,303,304)，并且所述四组支路(301,302,303,304)中的MOS管接收控制信号，使所述至少四组支路输出的电阻值为第一预定电阻值。
其中，每组支路(301,302,303,304)包括两电阻支路(3011,3012,3021,3022,3031,3032,3041,3042)，其中一个电阻支路(3011，3021，3031,3041)包括一电阻RP和一MOS管MP，另一个电阻支路(3012，3022，3032,3042)包括一电阻RN和一MOS管MN，其中，RP和RN的阻值相等，MP和MN接收同一控制信号，因此只有一个电阻支路(3011，3021，3031,3041)导通，另一个电阻支路(3012，3022，3032,3042)截止，因此一组支路(301,302,303,304)中输出的电阻即为RP或RN的阻值。
为实现支路能够输出第一预定电阻值，使其中一组支路中的RP＝RN＝240欧姆，其余三组支路中的电阻均为120欧，相应地，用于控制支路的MOS管厚度增厚，为2(W/L)P，MOS管的厚度增厚，并不会影响其所占的芯片面积。
在具体实施时，向MOS管MP和MN发送控制信号，当所述其中一组支路选通时，输出的驱动电阻为240Ω，一个120Ω的电阻支路选通时，输出的驱动电阻为120Ω，所述其中一组支路和一个120Ω的支路选通时，输出的驱动电阻为80Ω，两个120Ω的支路都选通时，输出的驱动电阻为60Ω，所述其中一个支路和两个120Ω的支路选通时，输出的驱动电阻为48Ω，三个120Ω的支路都选通时输出的驱动电阻为40Ω，所述其中一个支路和三个120Ω的支路都选通时，输出的驱动电阻为34Ω。这样本实施例的驱动电阻电路在不增大芯片面积的情况下，可以实现输出7级标准电阻。
本发明实施例采用上述技术方案，具有如下优点：本发明实施例的技术方案包括四组支路，且通过每组支路上的MOS管控制其所在支路的导通或截止，以调节支路输出的电阻值为第一预定电阻值，利用电路的串并联原理，大大减少了支路数量，从而减小了芯片面积。
实施例三
在实施例一的基础上，本发明实施例提供一种驱动电阻电路。如图4所示，为本发明的驱动电阻电路的示意图。本发明实施例的驱动电阻电路包括：
该支路包括至少三组支路(401,402,403)，并且所述至少三组支路(401,402,403)中的MOS管接收所述控制信号，使所述至少三组支路输出的电阻值为所述第一预定电阻值。
其中，每组支路(401,402,403)包括两电阻支路(4011,4012,4021,4022,4031,4032)，其中一个电阻支路(4011，4021，4031)包括一电阻RP和一MOS管MP，另一个电阻支路(4012,4022,4032)包括一电阻RN和一MOS管MN，其中，RP和RN的阻值相等，MP和MN接收同一控制信号，因此只有一个电阻支路(4011，4021，4031)导通，另一个电阻支路(4012,4022,4032)截止，因此一组支路中输出的电阻即为RP或RN的阻值。
为实现支路能够输出第一预定电阻值，RP＝RN＝240欧姆，则第一组支路(401)中的电阻阻值为240欧，第二组支路(402)电阻阻值为120欧，第三组支路(403)电阻阻值为60欧，相应地，第二组支路和第三组用于控制支路的MOS管厚度增厚，为2(W/L)P。
在具体实施时，向MOS管MP和MN发送控制信号，当所述第一组支路(401)选通时，输出的驱动电阻为240Ω，当第二组支路(402)选通时，输出的驱动电阻为120Ω，第一组支路(401)和第二组支路(402)选通时，输出的驱动电阻为80Ω，第三组支路(403)选通时，输出的驱动电阻为60Ω，当第一组支路(401)和第三组支路(403)选通时，输出的驱动电阻为48Ω，当第二组和第三组支路(402，403)选通时，输出的驱动电阻为40Ω，当第一组、第二组和第三组支路(401,402,403)都选通时，输出的驱动电阻为34Ω。这样本实施例的驱动电阻电路在不增大芯片面积的情况下，可以实现输出7级标准电阻。
本发明实施例采用上述技术方案，具有如下优点：本发明实施例的技术方案包括三组支路，且通过每组支路上的MOS管控制其所在支路的导通或截止，以调节支路输出的电阻值为第一预定电阻值，利用电路的串并联原理，大大减少了支路数量，从而减小了芯片面积。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (7)
1.一种驱动电阻电路，其特征在于，包括：
至少两组支路，每组支路包括一串联连接的电阻和MOS管，所述MOS管的栅极与一控制信号相连，通过所述控制信号能够控制所述MOS管的导通或关断；通过所述控制信号来控制所述支路的导通或截止，使得所述支路输出的电阻值为第一预定电阻值，其中，所述两个支路中电阻的阻值不同。
2.根据权利要求1所述的驱动电阻电路，其特征在于，每组所述支路包括第一电阻支路和第二电阻支路，所述第一电阻支路和所述第二电阻支路中的每一个均包括至少一串联连接的电阻和MOS管，通过所述控制信号控制所述MOS管的导通或关断，使得所述支路输出的电阻值为第二预定电阻值。
3.根据权利要求2所述的驱动电阻电路，其特征在于，所述第一电阻支路中的MOS管为P型MOS管，以及所述第二电阻支路中的MOS管为N型MOS管。
4.根据权利要求1所述的驱动电阻电路，其特征在于，所述第一预定电阻值包括以下至少一种：240欧姆、120欧姆、80欧姆、60欧姆、48欧姆、40欧姆和34欧姆。
5.根据权利要求2所述的驱动电阻电路，其特征在于，所述第二预定电阻值包括以下至少一种：240欧姆、120欧姆和60欧姆。
6.根据权利要求1所述的驱动电阻电路，其特征在于，所述支路包括至少四组支路，并且所述至少四组支路中的MOS管接收控制信号，使所述至少四组支路输出的电阻值为第一预定电阻值。
7.根据权利要求1所述的驱动电阻电路，其特征在于，所述支路包括至少三组支路，并且所述至少三组支路中的MOS管接收所述控制信号，使所述至少三组支路输出的电阻值为所述第一预定电阻值。
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