KR20130093231A - 저항 측정 회로, 저항 측정 방법 그리고 임피던스 조절회로 - Google Patents

저항 측정 회로, 저항 측정 방법 그리고 임피던스 조절회로 Download PDF

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Abstract

본 발명에 따른 저항 측정 회로는, 인터페이스 패드; 저항부; 경로 제어신호가 활성화되면 상기 저항부를 경유하는 상기 인터페이스 패드에서 접지노드로의 제1경로가 형성되고, 상기 경로 제어신호가 비활성화되면 상기 저항부를 경유하지 않는 상기 인터페이스 패드에서 상기 접지노드로의 제2경로가 형성되도록 제어하는 경로 제어부; 및 상기 인터페이스 패드와 연결되고, 상기 경로 제어신호가 활성화된 경우에 상기 제1경로의 저항값을 측정하고 상기 경로 제어신호가 비활성화된 경우에 상기 제2경로의 저항값을 측정하는 저항 측정부를 포함할 수 있다.
본 발명에 따른 임피던스 조절회로는, 저항값이 조절되는 내부 저항부; 상기 내부 저항부와 연결되는 임피던스 노드의 전압을 이용해 터미네이션 임피던스 값을 조절하기 위한 임피던스 코드를 생성하는 코드 생성부; 및 상기 임피던스 코드에 의해 결정되는 임피던스 값을 가지며, 상기 임피던스 노드에 연결되는 임피던스부를 포함할 수 있다.

Description

저항 측정 회로, 저항 측정 방법 그리고 임피던스 조절회로{RESISTANCE MEASURING CIRCUIT, METHOD FOR MEASURING RESISTANCE AND CIRCUIT FOR CONTROLLING IMPEDANCE}
본 발명은 저항을 측정하는 회로 및 방법에 관한 것이다. 또한 본 발명은 상기 저항 측정 회로(또는 방법)에 의해 측정된 내부 저항을 이용해 임피던스를 조절하기 위한 임피던스 코드를 생성하는 임피던스 조절 회로에 관한 것이다.
집적회로 칩은 저항, 커패시터 등과 같은 전기 소자들로 구현되는데, 전기 소자의 전기적 특성의 정확성은 집적회로 칩의 안정성 및 신뢰성과 연관되어 있다. 예를 들어 집적회로 칩에 내장되어 있는 저항의 실제 저항값이 설계시 예상한 저항값의 범위를 벗어나면 집적회로 칩은 예정된 동작이 아닌 잘못된 동작을 수행할 수 있다. 따라서, 집적회로 칩에 내장되어 있는 저항 등과 같은 전기 소자의 특성을 정확하게 측정하는 것은 매우 중요하다.
일반적으로 집적회로 칩에 내장되어 있는 저항의 저항값을 측정하기 위해서 집적회로 칩의 저항 측정용 패드에 저항 측정 장비를 연결한다. 그러나 저항 측정 장비로 인해 발생하는 저항, 저항 측정 장비와 칩을 연결하는 저항 측정용 패드로 인해 발생하는 저항 등으로 인해 칩 내부의 저항의 저항값을 정확하게 측정하는 것은 어렵다.
한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 반도체 장치들간에 인터페이스되는 신호의 스윙(swing)폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedancd mismatching, '부정합'이라고도 함)에 따른 신호의 반사도 심각해진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생한다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.
특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션이 행해지고, 수신측에서는 상기 입력패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건이 변함에 따라 변화하는 임피던스 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 임피던스 코드를 이용하여 터미네이션 임피던스 값을 조절하게 된다. 일반적으로 캘리브래이션의 기준이 되는 외부저항이 연결되는 패드를 ZQ패드(ZQ PAD)라 하는데, 이러한 이유로 ZQ캘리브래이션이라는 용어가 주로 사용된다.
이하, 캘리브래이션을 수행하는 캘리브래이션 회로에 대해 알아보기로 한다.
도 1은 종래의 캘리브래이션 회로의 구성도에 해당한다.
도면에 도시된 바와 같이 종래의 캘리브래이션 회로는, 풀업 임피던스부(12), 더미 임피던스부(30), 풀다운 임피던스부(23), 제1 및 제2비교부(10, 21), 제1 및 제2카운터부(11, 22)를 포함하여 구성된다.
캘리브래이션 동작이 시작되면 제1비교부(10)가 제1노드(ND1)의 전압(=캘리브래이션 패드(ZQ PAD)에 연결된 외부저항(R_ZQ, 이하 240Ω이라고 가정함)과 풀업 임피던스부(12)의 전압분배에 의해 생성되는 전압)과 기준전압(VREF, 일반적으로 VDD/2로 설정됨)을 비교하고 비교결과에 따라 제1업/다운 신호(UP/DN1)를 생성한다.
제1카운터부(10)는 제1업/다운 신호(UP/DN1)를 입력받아 풀업 임피던스 코드(PCODE<1:M>)를 생성한다. 풀업 임피던스 코드(PCODE<1:M>)는 풀업 임피던스부(12)내의 병렬 저항들(각각의 임피던스 값은 binary weight에 맞게 설계됨)을 온/오프하여 풀업 임피던스부(12)의 임피던스값을 조절한다. 조절된 풀업 임피던스부(12)의 임피던스값은 다시 제1노드(ND1)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 결과적으로, 풀업 임피던스부(12)의 전체 임피던스 값이 외부저항(R_ZQ)의 임피던스 값과 같아질 때까지 캘리브래이션 동작이 반복된다 (풀업 캘리브래이션).
상술한 풀업 캘리브래이션 동작에 의해 생성되는 풀업 임피던스 코드(PCODE<1:M>)는 더미 임피던스부(30)에 입력되어 더미 임피던스부(30)의 전체 임피던스 값을 결정하게 된다.
이제 풀다운 캘리브래이션 동작이 시작되는데 풀다운 캘리브래이션 동작은 풀업 캘리브래이션의 경우와 비슷하다. 제2비교부(21)와 제2카운터부(22)를 사용하여 제2노드(ND2)의 전압이 기준전압(VREF)과 같아지도록 즉 풀다운 임피던스부(23)의 전체임피던스 값이 더미 임피던스부(30)의 전체임피던스 값과 같아지도록 캘리브래이션 된다(풀다운 캘리브래이션).
한편, 종래의 캘리브래이션 회로와 같이 외부 저항(R_ZQ)를 사용해 캘리브래이션 동작을 수행하는 경우에는, 외부 저항(R_ZQ) 추가로 인한 시스템 비용이 증가하고 멀티 칩 패키지에서 캘리브래이션 패드(ZQ PAD)가 하나만 존재하는 경우에는 캘리브래이션 동작을 수행하는 것이 어렵다는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 칩 내부의 저항의 저항값을 정확하게 측정할 수 있는 회로 및 방법을 제공한다.
또한, 본 발명은 상기 저항 측정 회로(또는 방법)를 통해 저항값이 정확하게 측정된 내부 저항을 이용하여 임피던스 값을 조절하기 위한 임피던스 코드를 생성하는 임피던스 조절 회로를 제공한다.
본 발명에 따른 저항 측정 방법은, 인터페이스 패드에서 저항부를 경유해 접지노드로 형성되는 제1경로의 저항값을 측정하는 단계; 상기 인터페이스 패드에서 상기 저항부를 경유하지 않고 상기 접지노드로 형성되는 제2경로의 저항값을 측정하는 단계; 및 상기 제1경로의 저항값에 상기 제2경로의 저항값을 감산해 상기 저항부의 저항값을 구하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 저항 측정 회로는, 인터페이스 패드; 저항부; 경로 제어신호가 활성화되면 상기 저항부를 경유하는 상기 인터페이스 패드에서 접지노드로의 제1경로가 형성되고, 상기 경로 제어신호가 비활성화되면 상기 저항부를 경유하지 않는 상기 인터페이스 패드에서 상기 접지노드로의 제2경로가 형성되도록 제어하는 경로 제어부; 및 상기 인터페이스 패드와 연결되고, 상기 경로 제어신호가 활성화된 경우에 상기 제1경로의 저항값을 측정하고 상기 경로 제어신호가 비활성화된 경우에 상기 제2경로의 저항값을 측정하는 저항 측정부를 포함할 수 있다.
또한, 본 발명에 따른 임피던스 조절회로는, 저항값이 조절되는 내부 저항부; 상기 내부 저항부와 연결되는 임피던스 노드의 전압을 이용해 터미네이션 임피던스 값을 조절하기 위한 임피던스 코드를 생성하는 코드 생성부; 및 상기 임피던스 코드에 의해 결정되는 임피던스 값을 가지며, 상기 임피던스 노드에 연결되는 임피던스부를 포함할 수 있다.
본 발명의 실시예에 따르면, 집적회로 칩에 내장되어 있는 저항의 저항값을 정확하게 측정할 수 있어 집적회로 칩의 안정성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시예에 따르면, 저항값이 정확하게 측정된 내부 저항을 이용해 임피던스 값을 조절하기 위한 임피던스 코드를 생성하므로, 시스템 비용을 줄일 수 있다.
도 1은 종래의 캘리브래이션 회로를 나타낸 도면.
도 2은 본 발명의 일실시예에 따른 저항 측정 회로를 나타낸 도면.
도 3는 도 2에 도시된 저항 측정 회로의 전체적인 동작을 나타낸 순서도.
도 4는 본 발명의 다른 실시예에 따른 저항 측정 회로를 나타낸 도면.
도 5는 도 4에 도시된 저항 측정 회로의 전체적인 동작을 나타낸 순서도.
도 6는 본 발명의 일실시예에 따른 임피던스 조절회로를 나타낸 도면.
도 7은 도 6에 도시된 임피던스 조절회로의 전체적인 동작을 나타낸 순서도.
도 8는 본 발명의 일실시예에 따른 반도체 장치를 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 저항 측정 회로를 나타낸 도면이다.
저항 측정 회로는 인터페이스 패드(100), 경로 제어부(200), 저항부(300), 저항 측정부(400) 및 연산부(410)를 포함할 수 있다.
경로 제어부(200)는 경로 제어신호(PATH_CTR)가 활성화되면 인터페이스 패드(100)와 저항부(300)가 연결되고, 경로 제어신호(PATH_CTR)가 비활성화되면 인터페이스 패드(100)와 저항부(300)가 연결되지 않고 인터페이스 패드(100)와 접지노드가 연결되도록 제어한다. 즉, 경로 제어부(200)는 경로 제어신호(PATH_CTR)가 활성화되면 저항부(300)를 경유하는 인터페이스 패드(100)에서 접지노드로의 제1경로(PATH1)가 형성되고, 경로 제어신호(PATH_CTR)가 비활성화되면 저항부(300)를 경유하지 않는 인터페이스 패드(100)에서 접지노드로의 제2경로(PATH2)가 형성되도록 제어한다. 여기서, 경로 제어신호(PATH_CTR)는 외부에서 입력되는 신호인데, 제어코드(RCTR<1:N>)가 외부에서 입력될 때마다 하이 레벨 구간과 로우 레벨 구간을 가지는 경로 제어신호(PATH_CTR)가 입력되도록 설계될 수 있다.
저항부(300)는 고정된 저항값을 가지거나 가변 저항값을 가지도록 설계될 수 있다. 도 2에서는 저항부(300)가 가변 저항값을 가지도록 설계된 경우의 일실시예를 도시하였다. 구체적으로 저항부(300)는 직렬로 연결된 다수의 저항(R1~RN) 및 다수의 스위치(S1~SN)를 포함하도록 설계될 수 있다. 다수의 스위치(S1~SN) 각각은 자신에 대응하는 제어코드(RCTR<1:N>)에 응답해 온/오프된다. 구체적으로, 제어코드(RCTR<1:N>) 중 제K스위치(SK, 단 1≤K≤N)에 대응하는 K번째 비트(RCTR<K>)만 하이 레벨이고, 나머지 비트가 로우 레벨인 경우에 제K스위치(SK)만 턴온되고 나머지 스위치는 턴오프되도록 설계될 수 있다. 이 경우 저항부(300)의 전체 저항값은 제1 내지 제K저항(R1~RK)의 저항값의 합 즉, R1 + R2 + ... + RK 이다. 예를 들어 제어코드(RCTR<1:N>) 중 제1스위치(S1)에 대응하는 첫번째 비트(RCTR<1>)만 하이 레벨이고, 나머지 비트(RCTR<2:N>)은 로우 레벨인 경우에 제1스위치(S1)만 턴온되고 나머지 스위치(S2~SN)는 턴오프된다. 이 경우 저항부(300)의 전체 저항값은 제1저항(R1)의 저항값이다. 다른 예로써, 제어코드(RCTR<1:N>) 중 제2스위치(S2)에 대응하는 두번째 비트(RCTR<2>)만 하이 레벨이고, 나머지 비트(RCTR<1>, RCTR<3:N>)은 로우 레벨인 경우에 제2스위치(S2)만 턴온되고 나머지 스위치(S1, S3~SN)는 턴오프된다. 이 경우 저항부(300)의 전체 저항값은 제1 내지 제2저항(R1~R2)의 저항값의 합 즉, R1 + R2이다.
저항 측정부(400)는 인터페이스 패드(100)와 연결되고, 경로 제어신호(PATH_CTR)가 활성화된 경우에 제1경로(PATH1)의 저항값을 측정하고, 경로 제어신호(PATH_CTR)가 비활성화된 경우에 제2경로(PATH2)의 저항값을 측정한다. 여기서 제1경로(PATH1)의 저항값은 저항 측정부(400)에 의해 발생하는 저항(이하 'R_MSR'라 함), 인터페이스 패드(100)에 의해 발생하는 저항(이하 'R_PAD'라 함), 경로 제어부(200)에 의해 발생하는 저항(이하 'R_PATH'이라 함) 및 저항부(300)의 저항값의 합이다. 즉, 제1경로(PATH1)의 저항값 = R_MSR + R_PAD + R_PATH + 저항부(300)의 저항값 이다. 그리고 제2경로(PATH2)의 저항값은 저항 측정부(400)에 의해 발생하는 저항(R_MSR), 인터페이스 패드(100)에 의해 발생하는 저항(R_PAD), 경로 제어부(200)에 의해 발생하는 저항(R_PATH)의 저항값의 합이다. 즉, 제2경로(PATH2)의 저항값 = R_MSR + R_PAD + R_PATH 이다.
연산부(410)는 저항 측정부(400)에 의해 측정된 제1경로(PATH1) 및 제2경로(PATH2)의 저항값을 입력받아 제1경로(PATH1)의 저항값에서 제2경로(PATH2)의 저항값을 감산한다. 즉, 연산부(410)는 제1경로(PATH1)의 저항값에서 제2경로(PATH2)의 저항값을 감산하여 다음 수식1과 같이 저항부(300)의 저항값을 구할 수 있다.
수식1 :
제1경로(PATH1)의 저항값 - 제2경로(PATH2)의 저항값 = {R_MSR + R_PAD + R_PATH + 저항부(300)의 저항값} - {R_MSR + R_PAD + R_PATH} = 저항부(300)의 저항값.
도 3은 도 2에 도시된 저항 측정 회로의 전체적인 동작을 나타낸 순서도이다.
먼저 외부에서 제어코드(RCTR<1:N>)가 저항 측정 회로에 입력된다(S10). 이하에서는 설명의 편의를 위해 외부에서 입력된 제어코드(RCTR<1:N>) 중 제1비트(RCTR<1>)는 하이 레벨이고, 나머지 비트(RCTR<2:N>)는 로우 레벨인 경우를 예로 들어 설명한다.
저항부(300)는 제어코드(RCTR<1:N>)에 응답해 저항값이 결정된다(S15). 구체적으로 제어코드(RCTR<1:N>) 중 제1비트(RCTR<1>)가 하이 레벨이므로 제1비트(RCTR<1>)에 대응하는 제1스위치(S1)만 턴온되고 나머지 스위치(S2~SN)은 턴오프된다. 결국 저항부(300)의 전체 저항값은 제1저항(R1)의 저항값이 된다.
그리고 경로 제어신호(PATH_CTR)가 활성화된다(S20). 활성화된 경로 제어신호(PATH_CTR)에 응답해 경로 제어부(200)는 인터페이스 패드(100)와 저항부(300)를 연결한다. 그로 인해, 저항부(300)를 경유하는 인터페이스 패드(100)에서 접지노드로의 제1경로(PATH1)가 형성된다.
저항 측정부(400)는 제1경로(PATH1)의 저항값을 측정한다(S30). 여기서 제1경로(PATH1)의 저항값은 (R_MSR + R_PAD + R_PATH + 저항부(300)의 저항값)이다. 그리고 측정된 제1경로(PATH1)의 저항값은 연산부(410)로 전달된다.
그리고 경로 제어신호(PATH_CTR)가 비활성화된다(S40). 비활성화된 경로 제어신호(PATH_CTR)에 응답해 경로 제어부(200)는 인터페이스 패드(100)와 저항부(300)를 연결하지 않고 인터페이스 패드(100)와 접지노드를 연결한다. 그로 인해, 저항부(300)를 경유하지 않는 인터페이스 패드(100)에서 접지노드로의 제2경로(PATH2)가 형성된다.
저항 측정부(400)는 제2경로(PATH2)의 저항값을 측정한다(S50). 여기서 제2경로(PATH2)의 저항값은 (R_MSR + R_PAD + R_PATH)이다. 그리고 측정된 제2경로(PATH2)의 저항값은 연산부(410)로 전달된다.
연산부(410)는 제1경로(PATH1)의 저항값에서 제2경로(PATH2)의 저항값을 감산한다(S60). 결국, 연산부(410)에 의해 저항부(300)의 저항값이 수식2과 같이 구해진다.
수식2 :
제1경로(PATH1)의 저항값 - 제2경로(PATH2)의 저항값 = {R_MSR + R_PAD + R_PATH + 저항부(300)의 저항값} - {R_MSR + R_PAD + R_PATH} = 저항부(300)의 저항값
결국 본 발명에 따르면, 측정된 제1경로(PATH1)의 저항값에서 저항 측정 대상인 저항부(300) 외에 존재하는 저항들(R_MSR, R_PAD, R_PATH)의 저항값을 소거함으로써 저항부(300)의 저항값을 정확하게 측정할 수 있다.
도 4는 본 발명에 따른 저항 측정 회로의 다른 실시예를 나타낸 도면이다.
도 4에 도시된 저항 측정 회로는 저항부(300)의 저항값을 측정하고, 측정된 저항부(300)의 저항값이 목표 저항값과 동일한 경우의 제어코드(RCTR<1:N>)를 찾아 저장한다는 점에서 저항부(300)의 저항값을 측정하는 동작만을 수행하는 도 3에 도시된 저항 측정 회로와 차이가 있다. 이하에서는 저항부(300)의 저항값이 목표 저항값과 소정의 값 이하로 차이가 난다면 저항부(300)의 저항값은 목표 저항값과 동일한 것으로 본다. 이하에서는 도 4에 도시된 저항 측정 회로와 도 3에 도시된 저항 측정 회로의 차이점에 대해 상술한다.
저항 측정 회로는 저항부(300), 경로 제어부(200), 인터페이스 패드(100), 저항 측정부(400), 연산부(410) 및 저장회로(420)를 포함할 수 있다. 즉, 도 4에 도시된 저항 측정 회로는 도 2에 도시된 저항 측정 회로에 저장회로(420)가 더 포함된 구조이다.
인터페이스 패드(100), 저항 측정부(400) 및 연산부(410) 각각의 구성 및 동작은 도 2와 함께 상술한 인터페이스 패드(100), 저항 측정부(400) 및 연산부(410) 각각과 유사하다.
저항부(300)는 가변 저항값을 가진다. 구체적으로 저항부(300)는 제어코드(RCTR<1:N>)에 응답해 저항값이 결정되도록 설계될 수 있다. 이 경우, 저항부(300)는 도 2와 함께 상술한 저항부(300)와 구성 및 동작 원리가 유사하다.
경로 제어부(200)는 경로 제어신호(PATH_CTR)가 활성화되면 저항부(300)와 인터페이스 패드(100)가 연결되고, 경로 제어신호(PATH_CTR)가 비활성화되면 저항부(300)와 인터페이스 패드(100)가 연결되지 않고 인터페이스 패드(100)와 접지노드가 연결되도록 제어한다. 그로 인해, 경로 제어부(200)는 경로 제어신호(PATH_CTR)가 활성화되면 저항부(300)를 경유하는 인터페이스 패드(100)에서 접지노드로의 제1경로(PATH1)가 형성되고, 경로 제어신호(PATH_CTR)가 비활성화되면 저항부(300)를 경유하지 않는 인터페이스 패드(100)에서 접지노드로의 제2경로(PATH2)가 형성되도록 제어한다. 여기서, 경로 제어신호(PATH_CTR)는 외부에서 입력되는 신호인데, 제어코드(RCTR<1:N>)가 외부에서 입력될 때마다 하이 레벨 구간과 로우 레벨 구간을 가지는 경로 제어신호(PATH_CTR)가 입력되도록 설계될 수 있다.
저장회로(420)는 연산부(410)에 의해 구해진 저항부(300)의 저항값이 목표 저항값과 동일한 경우의 제어코드(RCTR<1:N>)를 저장한다. 구체적으로 저장회로(420)는 연산부(410)에 의해 구해진 저항부(300)의 저항값과 목표 저항값을 비교하는 비교부(미도시) 및 비교부(미도시)의 출력신호에 응답해 제어코드(RCTR<1:N>)를 저장하는 저장부(미도시)를 포함하도록 설계될 수 있다. 한편, 저장부(미도시)는 적어도 하나 이상의 퓨즈를 포함하고 퓨즈의 커팅 여부에 따라 논리값이 달라지는 신호를 출력하는 퓨즈 회로로 설계될 수 있으며, 이 경우 퓨즈 회로에 제어코드(RCTR<1:N>)가 프로그래밍된다. 퓨즈 회로를 프로그래밍하는 데에는 전기 커팅 방식 또는 레이저 커팅 방식 등이 있다. 여기서, 전기 커팅 방식은 커팅 대상 퓨즈에 과전류를 인가하여 이를 녹임으로써 단선하는 방식이고, 레이저 커팅 방식은 레이저 빔을 이용하여 커팅 대상 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이다.
도 5는 도 4에 도시된 저항 측정 회로의 전체적인 동작을 나타낸 순서도이다.
도 5에 도시된 순서도는 외부에서 제어코드(RCTR<1:N>)를 입력받는 단계(S10) 내지 제1경로(PATH1)의 저항값에서 제2경로(PATH2)의 저항값을 감산해 저항부(300)의 저항값을 구하는 단계(S60)는 도 3와 함께 상술한 S10 ~ S60 단계와 동일하다.
저장회로(420)는 연산부(410)에 의해 구해진 저항부(300)의 저항값과 목표 저항값이 동일한 지를 비교한다(S70). 만약 연산부(410)에 의해 구해진 저항부(300)의 저항값과 목표 저항값이 동일하지 않다면 저항 측정 회로는 새로운 제어코드(RCTR<1:N>)를 외부에서 입력받는다(S80). 여기서 외부에서 제어코드(RCTR<1:N>)가 처음 입력될 때에는 제어코드(RCTR<1:N>) 중 제1비트(RCTR<1>)만 하이 레벨이고 나머지 비트(RCTR<2:N>)는 로우 레벨로 입력된다. 이 경우 N개의 스위치(S1~SN) 중 제1비트(RCTR<1>)에 대응하는 제1스위치(S1)만 턴온되고 나머지 스위치는(S2~SN)는 턴오프되므로, 제어코드(RCTR<1:N>)에 응답해 결정되는 저항부(300)의 저항값은 제1저항(R1)의 저항값이다. 그리고, 외부에서 제어코드(RCTR<1:N>)가 두번째 입력되는 경우에는 제어코드(RCTR<1:N>) 중 제2비트(RCTR<2>)만 하이 레벨이고 나머지 비트(RCTR<1>, RCTR<3:N>)은 로우 레벨로 입력된다. 이 경우 N개의 스위치(S1~SN) 중 제2비트(RCTR<2>)에 대응하는 제2스위치(S2)만 턴온되고 나머지 스위치는(S1, S3~SN)는 턴오프되므로, 제어코드(RCTR<1:N>)에 응답해 결정되는 저항부(300)의 저항값은 제1 및 제2저항(R1, R2)의 저항값의 합, 즉 R1+R2 이다. 그리고 외부에서 제어코드(RCTR<1:N>)가 N번째 입력되는 경우에는 제어코드(RCTR<1:N>) 중 제N비트(RCTR<N>)만 하이 레벨이고 나머지 비트(RCTR<1:N-1>)는 로우 레벨로 입력되도록 설계될 수 있다. 이 경우 N개의 스위치(S1~SN) 중 제N비트(RCTR<N>)에 대응하는 제N스위치(SN)만 턴온되고 나머지 스위치는(S1~SN-1)는 턴오프되므로, 제어코드(RCTR<1:N>)에 응답해 결정되는 저항부(300)의 저항값은 제1 내지 제N저항(R1~RN)의 저항값의 합, 즉 R1+R2+...+RN 이다. 그리고 외부에서 새로운 제어코드(RCTR<1:N>)를 입력받은 저항 측정 회로는 상기 S15 ~ S70 단계를 반복한다.
한편, 만약 연산부(410)에 의해 구해진 저항부(300)의 저항값과 목표 저항값이 동일하다면 저장회로(420)는 그 때의 제어코드(RCTR<1:N>)를 저장한다(S85). 구체적으로 저장회로(420)가 퓨즈 회로를 포함하도록 설계된 경우라면, 퓨즈 회로에 상기 제어코드(RCTR<1:N>)가 프로그래밍된다.
결국 본 발명에 따르면, 측정된 제1경로(PATH1)의 저항값에서 저항 측정 대상인 저항부(300) 외에 존재하는 저항들(R_MSR, R_PAD, R_PATH)의 저항값을 소거함으로써 저항부(300)의 저항값을 정확하게 측정하고, 측정된 저항부(300)의 저항값과 목표 저항값이 동일한 경우의 제어코드(RCTR<1:N>)를 찾아 저장할 수 있다. 따라서 저항부(300)를 이용해 특정 동작을 수행하는 집적회로는 저장된 제어코드(RCTR<1:N>)를 이용해 저항부(300)의 저항값을 목표 저항값으로 정확하게 설정한 후 상기 특정 동작을 수행할 수 있으므로, 집적회로의 안정성 및 신뢰성을 향상시킬 수 있다. 이하에서는 상기 집적회로의 예로써, 내부 저항부를 이용해 임피던스 값을 조절하기 위한 임피던스 코드를 생성하는 임피던스 조절회로에 대해 설명한다.
도 6은 본 발명에 일실시예에 따른 임피던스 조절회로를 나타낸 도면이다.
도 6에 도시된 바와 같이, 임피던스 조절회로는 저항회로(350), 제1 및 제2코드 생성부(525, 725), 풀업 임피던스부(530), 더미 임피던스부(600) 및 풀다운 임피던스부(730)를 포함할 수 있다.
저항회로(350)는 경로 제어부(200), 내부 저항부(300), 저장부(450) 및 제어코드 선택부(460)를 포함할 수 있다.
경로 제어부(200)는 경로 제어신호(PATH_CTR)가 활성화되면 내부 저항부(300)와 캘리브래이션 패드(ZQ PAD)가 연결되고, 경로 제어신호(PATH_CTR)가 비활성화되면 내부 저항부(300)와 캘리브래이션 패드(ZQ PAD)가 연결되지 않고 캘리브래이션 패드(ZQ PAD)와 접지노드가 연결되도록 제어한다. 그로 인해, 경로 제어부(200)는 경로 제어신호(PATH_CTR)가 활성화되면 내부 저항부(300)를 경유하는 캘리브래이션 패드(ZQ PAD)에서 접지노드로의 제1경로(이하 'PATH1'이라 함)가 형성되고, 경로 제어신호(PATH_CTR)가 비활성화되면 내부 저항부(300)를 경유하지 않는 캘리브래이션 패드(ZQ PAD)에서 접지노드로의 제2경로(이하 'PATH2'이라 함)가 형성되도록 제어한다. 여기서, 경로 제어신호(PATH_CTR)는 외부에서 입력되는 신호인데, 저항 측정 모드인 경우(테스트 모드 신호(TM)가 하이 레벨인 경우)에 제어코드(TRCTR<1:N>)가 외부에서 입력될 때마다 하이 레벨 구간과 로우 레벨 구간을 가지는 경로 제어신호(PATH_CTR)가 입력되고, 노멀 모드인 경우(테스트 모드 신호(TM)가 로우 레벨인 경우)에 로우 레벨인 경로 제어신호(PATH_CTR)가 입력되도록 설계될 수 있다.
내부 저항부(300)는 제1노드(ND1)와 연결되고, 가변 저항값을 가진다. 구체적으로 내부 저항부(300)는 제어코드(RCTR<1:N>)에 응답해 저항값이 결정되도록 설계될 수 있다. 이 경우 내부 저항부(300)는 도 2와 함께 상술한 저항부(300)와 구성 및 동작 원리가 유사하다. 한편, 도 6에서는 저항 측정 모드인 경우(테스트 모드 신호(TM)가 하이 레벨인 경우)에 내부 저항부(300)의 저항값을 정확하게 측정하기 위하여, 제1노드(ND1)와 내부 저항부(300) 사이에 위치하고 반전 경로 제어신호(/PATH_CTR)에 응답해 턴온되는 제1노드 스위치(S_ND1)를 더 포함하는 저항회로(350)를 예시하였다. 제1노드 스위치(S_ND1)는 반전 경로 제어신호(/PATH_CTR)가 하이 레벨이면 턴온되고, 반전 경로 제어신호(/PATH_CTR)가 로우 레벨이면 턴오프되도록 설계될 수 있다. 여기서 반전 경로 제어신호(/PATH_CTR)는 경로 제어신호(PATH_CTR)와 크기(amplitude)는 동일하고 위상(phase)이 서로 반대인 신호이다.
제어코드 선택부(460)는 테스트 모드 신호(TM)에 응답해 저장부(450)에서 출력된 제어코드(FRCTR<1:N>)와 외부에서 입력된 제어코드(TRCTR<1:N>) 중 어느 하나를 선택해 내부 저항부(300)로 출력한다. 구체적으로 제어코드 선택부(460)는 저항 측정 모드인 경우(테스트 모드 신호(TM)가 하이 레벨인 경우)에 외부에서 입력된 제어코드(TRCTR<1:N>)를 내부 저항부(300)로 출력하고, 노멀 모드인 경우(테스트 모드 신호(TM)가 로우 레벨인 경우)에 저장부(450)에서 출력된 제어코드(FRCTR<1:N>)를 내부 저항부(300)로 출력하도록 설계될 수 있다.
저장부(450)는 제어코드(FRCTR<1:N>)를 저장한다. 구체적으로 저장부(450)는 적어도 하나 이상의 퓨즈를 포함하고 퓨즈의 커팅 여부에 따라 논리값이 달라지는 신호를 출력하는 퓨즈 회로로 설계될 수 있다. 저항 측정 모드인 경우(테스트 모드 신호(TM)가 하이 레벨인 경우)에는 내부 저항부(300)의 저항값이 목표 저항값과 동일해지는 경우의 제어코드(TRCTR<1:N>)를 찾아 저장부(450)에 저장한다. 이하에서는 내부 저항부(300)의 저항값이 목표 저항값과 소정의 값 이하로 차이가 난다면 내부 저항부(300)의 저항값은 목표 저항값과 동일한 것으로 본다. 저항 측정 모드(테스트 모드 신호(TM)가 하이 레벨인 경우)의 동작에 대해서는 도 7과 함께 설명한다.
풀업코드 생성부(525)는 내부 저항부(300)와 연결되는 제1노드(ND1)의 전압을 이용해 풀업 임피던스 코드(PCODE<1:M>)를 생성한다. 구체적으로 풀업코드 생성부(525)은 제1비교부(510) 및 제1카운터부(520)를 포함할 수 있다. 제1비교부(510)는 기준전압(VREF)과 제1노드(ND1)의 전압을 비교해 어느 전압이 높은지를 나타내는 제1업/다운신호(UP/DN1)를 생성한다. 제1카운터부(520)는 제1업/다운신호(UP/DN1)에 응답해 풀업 임피던스 코드(PCODE<1:M>)의 값을 늘리거나/줄인다.
풀업 임피던스부(530)는 풀업 임피던스 코드(PCODE<1:M>)에 의해 결정되는 임피던스 값을 가지고 제1노드(ND1)를 풀업 구동한다. 구체적으로 풀업 임피던스부(530)는 각각이 제1노드(ND1)에 병렬로 연결되며, 풀업 임피던스 코드(PCODE<1:M>) 각각에 응답해 온/오프되는 다수의 저항을 포함할 수 있다.
더미 임피던스부(600)는 풀업 임피던스부(530)와 동일하게 구성되며, 풀업 임피던스 코드(PCODE<1:M>)에 의해 결정되는 임피던스 값을 가지고 제2노드(ND2)를 풀업 구동한다.
풀다운 코드생성부(725)은 제2노드(ND2)의 전압을 이용해 풀다운 임피던스 코드(NCODE<1:M>)를 생성한다. 구체적으로 풀다운 코드생성부(725)는 제2비교부(710) 및 제2카운터부(720)를 포함할 수 있다. 제2비교부(710)은 기준전압(VREF)과 제2노드(ND2)의 전압을 비교해 어느 전압이 높은지를 나타내는 제2업/다운신호(UP/DN2)를 생성한다. 제2카운터부(720)는 제2업/다운신호(UP/DN2)에 응답해 풀다운 임피던스 코드(NCODE<1:M>)의 값을 늘리거나/줄인다.
풀다운 임피던스부(730)은 풀다운 임피던스 코드(NCODE<1:M>)에 의해 결정되는 임피던스 값을 가지고 제2노드(ND2)를 풀다운 구동한다. 구체적으로 풀다운 임피던스부(730)는 각각이 제2노드(ND2)에 병렬로 연결되며, 풀다운 임피던스 코드(NCODE<1:M>) 각각에 응답해 온/오프되는 다수의 저항을 포함할 수 있다.
도 7은 도 6에 도시된 임피던스 조절회로의 전체 동작을 나타낸 순서도이다.
임피던스 조절회로가 동작하기 전에 저장부(450)에는 저항 측정 동작(테스트 모드 신호(TM)가 하이 레벨인 경우의 동작)을 통해서 내부 저항부(300)의 목표 저항값에 대응하는 제어코드(TRCTR<1:N>) 즉, 내부 저항부(300)의 저항값과 목표 저항값이 동일한 경우의 제어코드(TRCTR<1:N>)가 저장되어 있다. 여기서 저항 측정 모드인 경우(테스트 모드 신호(TM)가 하이 레벨인 경우)의 동작은 도 4 및 도 5와 함께 상술한 저항 측정 회로의 동작과 유사하다. 이하에서는 외부에서 입력된 제어코드(TRCTR<1:N>)가 저장부(450)에 저장되는 과정을 도 5를 참조하여 설명한다. 저항 측정 모드인 경우에는 테스트 모드 신호(TM)가 하이 레벨로 입력되고, 제어코드 선택부(460)는 하이 레벨의 테스트 모드 신호(TM)에 응답해 외부에서 입력된 제어코드(TRCTR<1:N>)를 내부 저항부(300)로 전달한다(S10). 내부 저항부(300)에 입력된 제어코드(RCTR<1:N>)에 응답해 내부 저항부(300)의 저항값이 결정된다(S15). 그리고 경로 제어신호(PATH_CTR)가 활성화되고(S20), 제1경로(PATH1)의 저항값을 캘리브래이션 패드(ZQ PAD)와 연결된 저항 측정부(도 6에서는 미도시)를 통해 측정한다(S30). 그리고 경로 제어신호(PATH_CTR)가 비활성화되고(S40), 제2경로(PATH2)의 저항값을 상기 저항 측정부(도 6에서는 미도시)를 통해 측정한다(S50). 그리고 측정된 제1경로(PATH1)의 저항값에서 제2경로(PATH2)의 저항값을 감산해 내부 저항부(300)의 저항값을 구한다(S60). 만약 구해진 내부 저항부(300)의 저항값이 목표 저항값과 동일하지 않은 경우에는 새로운 제어코드(TRCTR<1:N>)를 외부에서 입력받고(S80), 상기 S15 단계 내지 S70 단계를 반복한다. 만약 구해진 내부 저항부(300)의 저항값이 목표 저항값과 동일하다면 그때의 제어코드(TRCTR<1:N>)를 저장부(450)에 저장하는데, 저장부(450)가 퓨즈회로로 설계된 경우라면 퓨즈회로에 상기 제어코드(TRCTR<1:N>)가 프로그래밍된다(S85).
그리고 임피던스 조절회로의 동작이 시작되면 테스트 모드 신호(TM)는 로우 레벨로 입력된다. 로우 레벨의 테스트 모드 신호(TM)에 응답해 제어코드 선택부(460)는 저장부(450)에 저장된 제어코드(FRCTR<1:N>)를 내부 저항부(300)에 전달한다. 전달된 제어코드(RCTR<1:N>)에 응답해 내부 저항부(300)의 저항값이 결정된다(S110).
한편, 테스트 모드 신호(TM)가 로우 레벨이므로 경로 제어신호(PATH_CTR)는 로우 레벨로 입력된다. 로우 레벨의 경로 제어신호(PATH_CTR)에 응답해 경로 제어부(200)는 캘리브래이션 패드(ZQ PAD)와 내부 저항부(300)가 연결되지 않고, 캘리브래이션 패드(ZQ PAD)와 접지노드가 연결되도록 제어한다. 즉, 임피던스 조절회로의 동작 구간 동안에는 캘리브래이션 패드(ZQ PAD)와 내부 저항부(300)는 연결되지 않는다. 그리고 제1노드 스위치(S_ND1)는 하이 레벨의 반전 경로 제어신호(/PATH_CTR)에 응답해 턴온된다. 제1노드 스위치(S_ND1)가 턴온되면 내부 저항부(300)와 제1노드(ND1)가 연결된다.
제1비교부(510)는 제1노드(ND1)의 전압(내부 저항부(300)와 풀업 임피던스부(530)의 전압분배에 의해 생성되는 전압)과 기준전압(VREF)을 비교하여 제1업/다운신호(UP/DN1)를 생성한다. 제1카운터부(525)는 제1업/다운신호(UP/DN1)에 응답해 풀업 임피던스 코드(PCODE<1:M>)의 값을 늘리거나/줄인다. 풀업 임피던스 코드(PCODE<1:M>)는 풀업 임피던스부(530)내의 병렬 저항들을 온/오프하여 풀업 임피던스부(530)의 임피던스값을 조절한다. 조절된 풀업 임피던스부(530)의 임피던스값은 다시 제1노드(ND1)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 결과적으로, 풀업 임피던스부(530)의 전체 임피던스 값이 내부 저항부(300)의 임피던스 값과 같아질 때까지 캘리브래이션 동작이 반복된다(풀업 캘리브래이션, S120).
상술한 풀업 캘리브래이션 동작에 의해 생성되는 풀업 임피던스 코드(PCODE<1:M>)는 더미 임피던스부(600)에 입력되어 더미 임피던스부(600)의 전체 임피던스 값을 결정하게 된다.
이제 풀다운 캘리브래이션 동작이 시작되는데 풀다운 캘리브래이션 동작은 풀업 캘리브래이션의 경우와 비슷하다. 제2비교부(710)와 제2카운터부(720)를 사용하여 제2노드(ND2)의 전압이 기준전압(VREF)과 같아지도록 즉 풀다운 임피던스부(730)의 전체임피던스 값이 더미 임피던스부(600)의 전체임피던스 값과 같아지도록 캘리브래이션 된다(풀다운 캘리브래이션, S130).
결국, 본 발명에 따르면 외부 저항이 아닌 내부 저항을 이용해 임피던스 코드(PCODE<1:M>, NCODE<1:M>)를 생성할 수 있다. 즉, 본 발명의 실시예에 따른 임피던스 조절회로는 저항값이 목표 저항값으로 정확하게 설정된 내부 저항부(300)를 이용해 터미네이션 임피던스 값을 조절하기 위한 임피던스 코드(PCODE<1:M>, NCODE<1:M>)를 생성할 수 있다.
도 8은 본 발명의 일실시예에 따른 반도체 장치를 나타낸 도면이다.
반도체 장치는 임피던스 조절회로(800)와 터미네이션 회로(900)를 포함할 수 있다.
임피던스 조절회로(800)는 터미네이션 임피던스 값을 조절하기 위한 풀업 임피던스 코드(PCODE<1:M>) 및 풀다운 임피던스 코드(NCODE<1:M>)를 생성하여 터미네이션 회로(900)로 출력한다. 임피던스 조절회로(800)는 도 6과 함께 상술한 임피던스 조절회로와 동일하게 설계될 수 있다.
터미네이션 회로(900)는 임피던스 코드(PCODE<1:M>, NCODE<1:M>)를 전달받아 인터페이스 패드(INTERFACE PAD)를 터미네이션한다. 터미네이션 회로(900)는 풀업 터미네이션부(910)와 풀다운 터미네이션부(920)를 포함하여 구성된다. 터미네이션 스킴(termination scheme)에 따라서 터미네이션 회로(900)는 풀업 터미네이션부(910)만을 또는 풀다운 터미네이션부(920)만을 포함하여 구성될 수도 있다.
풀업 터미네이션부(910)는 풀업 임피던스부(530)와 비슷하게 설계되고, 동일한 풀업 임피던스 코드(PCODE<1:M>)를 입력받는다. 따라서 풀업 터미네이션부(910)의 임피던스 값은 풀업 임피던스부(530)와 동일한 성향을 갖는다. 풀업 터미네이션부(910)가 풀업 임피던스부(530)와 동일한 임피던스값(240Ω)을 가질 수도 있으나, 스케일링(scaling)에 의해 120Ω 또는 60Ω 등의 임피던스 값을 갖도록 조절될 수도 있다.
풀업 터미네이션 활성화 신호(PUEN)는 풀업 터미네이션부(910)를 온/오프시키기 위한 신호이다. 즉, 풀업 터미네이션부(910)의 온/오프 여부는 풀업 터미네이션 활성화 신호(PUEN)에 의해 결정되고, 턴온시 풀업 터미네이션부(910)가 어떠한 임피던스 값을 가질지는 풀업 임피던스 코드(PCODE<1:M>)에 의해 결정된다.
풀다운 터미네이션부(920)는 풀다운 임피던스부(730)와 비슷하게 설계되고, 동일한 풀다운 임피던스 코드(NCODE<1:M>)를 입력받는다. 따라서 풀다운 터미네이션부(920)의 임피던스 값은 풀다운 임피던스부(730)와 동일한 성향을 갖는다. 풀다운 터미네이션부(920)가 풀다운 임피던스부(730)와 동일한 임피던스 값(240Ω)을 가질 수도 있으나, 스케일링에 의해 120Ω 또는 60Ω 등의 임피던스 값을 갖도록 조절될 수도 있다.
풀다운 터미네이션 활성화 신호(PDEN)는 풀다운 터미네이션부(920)를 온/오프시키기 위한 신호이다. 즉, 풀다운 터미네이션부(920)의 온/오프 여부는 풀다운 터미네이션 활성화 신호(PDEN)에 의해 결정되고, 턴온시 풀다운 터미네이션부(920)가 어떠한 임피던스 값을 가질지는 풀다운 임피던스 코드(NCODE<1:M>)에 의해 결정된다.
터미네이션 회로(900)는 반도체 장치 등에서 데이터를 출력하는 출력드라이버(output driver)가 될 수 있다. 풀업 터미네이션 활성화 신호(PUEN)가 활성화되어 풀업 터미네이션부(910)가 인터페이스 패드(INTERFACE PAD, 이 경우에는 DQ패드)를 풀업 터미네이션하면 인터페이스 패드(INTERFACE PAD)를 통해서는 '하이'데이터가 출력되고, 풀다운 터미네이션 활성화 신호(PDEN)가 활성화되어 풀다운 터미네이션부(920)가 인터페이스 패드(INTERFACE PAD)를 풀다운 터미네이션하면 인터페이스 패드(INTERFACE PAD)를 통해 '로우'데이터가 출력될 것이다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 경로 제어부 300: 저항부, 내부 저항부
400: 저항 측정부 410: 연산부
420: 저장회로 350: 저항회로
525: 풀업코드 생성부 530: 풀업 임피던스부
600: 더미 임피던스부 725: 풀다운코드 생성부
730: 풀다운 임피던스부 800: 임피던스 조절회로
900: 터미네이션 회로 910: 풀업 터미네이션부
920: 풀다운 터미네이션부

Claims (6)

  1. 인터페이스 패드에서 저항부를 경유해 접지노드로 형성되는 제1경로의 저항값을 측정하는 단계;
    상기 인터페이스 패드에서 상기 저항부를 경유하지 않고 상기 접지노드로 형성되는 제2경로의 저항값을 측정하는 단계; 및
    상기 제1경로의 저항값에서 상기 제2경로의 저항값을 감산해 상기 저항부의 저항값을 구하는 단계
    를 포함하는 저항 측정 방법.
  2. 제 1항에 있어서,
    상기 제1경로의 저항값을 측정하는 단계 이전에,
    외부로부터 제어코드를 입력받는 단계; 및
    상기 제어코드에 의해 상기 저항부의 저항값이 정해지는 단계를 더 포함하고,
    상기 저항부의 저항값을 구하는 단계 이후에,
    상기 저항부의 저항값을 구하는 단계에서 구해진 상기 저항부의 저항값이 목표 저항값과 동일하지 않다면 새로운 제어코드를 외부로부터 입력받아 상기 저항부의 저항값이 정해지는 단계, 상기 제1경로의 저항값을 측정하는 단계, 상기 제2경로의 저항값을 측정하는 단계 및 상기 저항부의 저항값을 구하는 단계를 다시 반복하고, 상기 저항부의 저항값을 구하는 단계에서 구해진 상기 저항부의 저항값이 목표 저항값과 동일하다면 상기 제어코드를 저장하는 단계를 더 포함하는
    저항 측정 방법.
  3. 인터페이스 패드;
    저항부;
    경로 제어신호가 활성화되면 상기 저항부를 경유하는 상기 인터페이스 패드에서 접지노드로의 제1경로가 형성되고, 상기 경로 제어신호가 비활성화되면 상기 저항부를 경유하지 않는 상기 인터페이스 패드에서 상기 접지노드로의 제2경로가 형성되도록 제어하는 경로 제어부; 및
    상기 인터페이스 패드와 연결되고, 상기 경로 제어신호가 활성화된 경우에 상기 제1경로의 저항값을 측정하고 상기 경로 제어신호가 비활성화된 경우에 상기 제2경로의 저항값을 측정하는 저항 측정부
    를 포함하는 저항 측정 회로.
  4. 제 3항에 있어서,
    상기 제1경로의 저항값에서 상기 제2경로의 저항값을 감산하는 연산부를
    더 포함하는 저항 측정 회로.
  5. 저항값이 조절되는 내부 저항부;
    상기 내부 저항부와 연결되는 임피던스 노드의 전압을 이용해 터미네이션 임피던스 값을 조절하기 위한 임피던스 코드를 생성하는 코드 생성부; 및
    상기 임피던스 코드에 의해 결정되는 임피던스 값을 가지며, 상기 임피던스 노드에 연결되는 임피던스부
    를 포함하는 임피던스 조절회로.
  6. 제 5항에 있어서,
    상기 임피던스 조절회로는 퓨즈부를 더 포함하고,
    상기 퓨즈부의 프로그래밍은
    외부로부터 제어코드를 입력받는 단계;
    상기 제어코드에 의해 상기 내부 저항부의 저항값이 정해지는 단계;
    인터페이스 패드에서 상기 내부 저항부를 경유해 접지노드로 형성되는 제1경로의 저항값을 측정하는 단계;
    상기 인터페이스 패드에서 상기 내부 저항부를 경유하지 않고 상기 접지노드로 형성되는 제2경로의 저항값을 측정하는 단계;
    상기 제1경로의 저항값에서 상기 제2경로의 저항값을 감산해 상기 내부 저항부의 저항값을 구하는 단계;
    상기 구해진 내부 저항부의 저항값이 목표 저항값과 동일하지 않다면 새로운 제어코드를 외부로부터 입력받아 상기 내부 저항부의 저항값이 정해지는 단계, 상기 제1경로의 저항값을 측정하는 단계, 상기 제2경로의 저항값을 측정하는 단계 및 상기 내부 저항부의 저항값을 구하는 단계를 다시 반복하고, 상기 구해진 내부 저항부의 저항값이 목표 저항값과 동일하다면 상기 제어코드를 상기 퓨즈부에 저장하는 단계를 포함하여 이루어지고,
    상기 내부 저항부는 상기 임피던스 조절회로의 동작 초기에 상기 퓨즈부에 저장된 제어코드에 응답해 저항값이 결정되는
    임피던스 조절회로.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104793056A (zh) * 2015-04-14 2015-07-22 哈尔滨工程大学 一种测量水声压电换能器在非消声水池中平均辐射阻抗的方法
US9478267B1 (en) 2015-05-26 2016-10-25 SK Hynix Inc. Semiconductor memory apparatus, and impedance calibration circuit and method thereof
US9559691B1 (en) 2015-08-20 2017-01-31 SK Hynix Inc. Semiconductor device and semiconductor system
US9948298B2 (en) 2016-07-13 2018-04-17 SK Hynix Inc. Impedance calibration circuit and semiconductor apparatus including the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102090578B1 (ko) * 2013-05-06 2020-03-19 삼성디스플레이 주식회사 전자 장치의 기판, 이를 포함하는 전자 장치 및 접속부의 저항 측정 방법
CN104865443B (zh) * 2015-05-12 2017-12-26 株洲南车时代电气股份有限公司 电机热态电阻的自动测量系统及其工作方法
US9577639B1 (en) * 2015-09-24 2017-02-21 Qualcomm Incorporated Source separated cell
WO2020006749A1 (zh) * 2018-07-06 2020-01-09 深圳市汇顶科技股份有限公司 芯片阻抗测试方法及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526312A (en) * 1994-06-07 1996-06-11 Actel Corporation Apparatus and method for determining the resistance of antifuses in an array
KR100681879B1 (ko) * 2006-01-16 2007-02-15 주식회사 하이닉스반도체 온-다이 터미네이션 제어 장치
KR100853466B1 (ko) * 2007-03-02 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이의 캘리브래이션 동작을빠르게 하기 위한 방법
JP2008232953A (ja) * 2007-03-22 2008-10-02 Nippon Telegraph & Telephone East Corp 接地抵抗測定方法および接地抵抗測定装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4118700A (en) * 1977-05-31 1978-10-03 Rca Corporation Single wire transmission of multiple switch operations
US4758745B1 (en) * 1986-09-19 1994-11-15 Actel Corp User programmable integrated circuit interconnect architecture and test method
US5694047A (en) * 1995-08-09 1997-12-02 Xilinx, Inc. Method and system for measuring antifuse resistance
US5877612A (en) * 1997-03-24 1999-03-02 The United States Of America As Represented By The Secretary Of The Navy Amplification of signals from high impedance sources
GB2411481B (en) * 2004-02-27 2007-11-14 Ultra Electronics Ltd Signal measurement and processing method and apparatus
KR100875673B1 (ko) * 2007-05-14 2008-12-24 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이의 캘리브래이션 방법
KR100942955B1 (ko) * 2008-07-14 2010-02-17 주식회사 하이닉스반도체 터미네이션 저항회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526312A (en) * 1994-06-07 1996-06-11 Actel Corporation Apparatus and method for determining the resistance of antifuses in an array
KR100681879B1 (ko) * 2006-01-16 2007-02-15 주식회사 하이닉스반도체 온-다이 터미네이션 제어 장치
KR100853466B1 (ko) * 2007-03-02 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이의 캘리브래이션 동작을빠르게 하기 위한 방법
JP2008232953A (ja) * 2007-03-22 2008-10-02 Nippon Telegraph & Telephone East Corp 接地抵抗測定方法および接地抵抗測定装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104793056A (zh) * 2015-04-14 2015-07-22 哈尔滨工程大学 一种测量水声压电换能器在非消声水池中平均辐射阻抗的方法
US9478267B1 (en) 2015-05-26 2016-10-25 SK Hynix Inc. Semiconductor memory apparatus, and impedance calibration circuit and method thereof
US9559691B1 (en) 2015-08-20 2017-01-31 SK Hynix Inc. Semiconductor device and semiconductor system
US9948298B2 (en) 2016-07-13 2018-04-17 SK Hynix Inc. Impedance calibration circuit and semiconductor apparatus including the same
US10164634B2 (en) 2016-07-13 2018-12-25 SK Hynix Inc. Impedance calibration circuit and semiconductor apparatus including the same

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