CN104935321B - 输入输出阻抗校正电路与方法 - Google Patents

Abstract

一种输入输出阻抗校正电路，包括第一输入输出单元、第二输入输出单元、参考电压产生单元、第一校正单元以及第二校正单元。第一校正单元根据第一输入输出单元的第一输入输出端的电压与参考电压而提供第一设定值以设定第一输入输出单元的上拉阻抗，以使第一输入输出端的电压趋近参考电压，其中第一设定值亦设定第二输入输出单元的上拉阻抗。第二校正单元根据第一输入输出端的电压与第二输入输出单元的第二输入输出端的电压而提供第二设定值以设定第二输入输出单元的下拉阻抗，以使第二输入输出端的电压趋近第一输入输出端的电压。

Description

输入输出阻抗校正电路与方法

技术领域

本发明是有关于一种校正电路与方法，且特别是有关于一种集成电路(IC:integrated circuit)的输入输出阻抗的校正电路与方法。

背景技术

集成电路的输入输出(I/O:INPUT/OUTPUT)的阻抗值通常被设计以与外界阻抗匹配。然而，即使设计者已将集成电路的各输入输出的阻抗设计为固定值，制程、系统电压、温度等环境变数仍可能影响集成电路的元件特性，导致输入输出的阻抗值发生漂移(drift)。

对于双倍数据速率(DDR:double data rate)晶片组而言，其输入输出可使用推挽(push-pull)架构。在此架构下，双倍数据速率晶片组的输入输出阻抗由上拉阻抗和下拉阻抗决定。一旦上拉阻抗和下拉阻抗不同(例如上拉阻抗和下拉阻抗发生不同方向的漂移)，造成双倍数据速率晶片组的输入输出的上拉能力与下拉能力不对称，将产生占空比误差(duty cycle error)，严重影响双倍数据速率晶片组的效能。

因此，集成电路的输入输出阻抗需进行校正。请参照图1，图1是习知的一种输入输出阻抗校正电路100的示意图。在集成电路的输入输出阻抗的校正期间，第一输入输出单元的第一上拉阻抗111和外挂参考电阻REXT的分压形成电压VO1，且输入输出阻抗校正电路100内建参考电压VREF。第一校正单元130依据电压VO1与参考电压VREF的比较结果，以利用第一设定值VSET1调整第一上拉阻抗111，而使电压VO1趋近于参考电压VREF。此时的第一设定值VSET1将被决定为集成电路中各输入输出单元的上拉阻抗的设定值，据以校正集成电路的各上拉阻抗。

依据上述决定的第一设定值VSET1，第二校正单元140再利用第二上拉阻抗121、第二下拉阻抗122以及参考电压VREF，以进行下拉阻抗的校正。首先，第一校正单元120以上述第一设定值VSET1设定第二输入输出单元的第二上拉阻抗121。接着，依据第二上拉阻抗121与第二下拉阻抗122的分压形成电压VO2，第二校正单元140对电压VO2与参考电压VREF进行比较，并以第二设定值VSET2调整第二下拉阻抗122的阻抗值以调整电压VO2。类似地，当电压VO2被调整至趋近参考电压VREF时，此时的第二设定值VSET2将被决定为集成电路中的各输入输出单元的下拉阻抗的设定值，据以校正集成电路的各下拉阻抗。藉此，利用上述第一设定值VSET1和第二设定值VSET2，即可完成集成电路中各输入输出单元的阻抗校正。

然而，上述校正方法仍可能存在误差。特别是，由于第二校正单元140是依据上拉阻抗的校正结果以进行下拉阻抗的校正，故当上拉阻抗存在校正误差时，下拉阻抗的校正结果可能受上拉阻抗影响而更不准确，如此一来，将导致严重的占空比误差。

发明内容

本发明提供一种输入输出阻抗校正电路与方法，可准确地对上拉阻抗与下拉阻抗进行校正，并可避免下拉阻抗的校正受到上拉阻抗的校正误差影响，有效降低占空比误差。

本发明的输入输出阻抗校正电路包括第一输入输出单元、第二输入输出单元、参考电压产生单元、第一校正单元以及第二校正单元。参考电压产生单元提供参考电压。第一校正单元耦接第一输入输出单元与参考电压产生单元，且根据第一输入输出单元的第一输入输出端的电压与参考电压而提供第一设定值以设定第一输入输出单元的上拉阻抗，以使第一输入输出端的电压趋近参考电压，其中第一设定值亦设定第二输入输出单元的上拉阻抗。第二校正单元耦接第一输入输出单元与第二输入输出单元，且根据第一输入输出端的电压与第二输入输出单元的第二输入输出端的电压而提供第二设定值以设定第二输入输出单元的下拉阻抗，以使第二输入输出端的电压趋近第一输入输出端的电压。

本发明另提出一种输入输出阻抗校正方法，此方法包括下列步骤。首先，根据第一输入输出单元的第一输入输出端的电压与参考电压而提供第一设定值以设定第一输入输出单元的上拉阻抗，以使第一输入输出端的电压趋近参考电压，其中第一设定值亦设定第二输入输出单元的上拉阻抗。接着，根据第一输入输出端的电压与第二输入输出单元的第二输入输出端的电压而提供第二设定值以设定第二输入输出单元的下拉阻抗，以使第二输入输出端的电压趋近第一输入输出端的电压。

基于上述，本发明实施例的输入输出阻抗校正电路与方法藉由比较第一输入输出端的电压与参考电压，以及比较第一输入输出端的电压与第二输入输出端的电压，可将第一输入输出单元的上拉阻抗和第二输入输出单元的下拉阻抗皆设定为趋近外挂参考电阻的阻抗值。藉此，本发明实施例可分别获得上拉阻抗与下拉阻抗的准确校正，并可避免下拉阻抗的校正受到上拉阻抗的校正误差影响，有效降低占空比误差。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是习知的一种输入输出阻抗校正电路的示意图；

图2是依照本发明的一实施例的一种输入输出阻抗校正电路的示意图；

图3是依照本发明的一实施例的一种输入输出阻抗校正电路的示意图；

图4是依照本发明的一实施例的一种输入输出阻抗校正方法的流程图。

附图标记说明

100、200：输入输出阻抗校正电路

111：第一上拉阻抗

121：第二上拉阻抗

122：第二下拉阻抗

130、240：第一校正单元

140、250：第二校正单元

210：第一输入输出单元

211：第一阻抗单元

212：第二阻抗单元

220：第二输入输出单元

221：第三阻抗单元

222：第四阻抗单元

230：参考电压产生单元

241、251：比较器

242、252：控制单元

410～420：方法步骤

CT1～CT3：控制信号

Q1～Q4：晶体管

R1～R6：电阻

SW1、SW2：开关

VO1、VO2：电压

VDDQ：电源电压

VREF：参考电压

VSET1：第一设定值

VSET2：第二设定值

REXT：外挂参考电阻

具体实施方式

图2是依照本发明的一实施例的一种输入输出阻抗校正电路200的示意图，其中，输入输出阻抗校正电路200可应用于集成电路的多个输入输出单元的阻抗校正。如图2所示，输入输出阻抗校正电路200包括第一输入输出单元210、第二输入输出单元220、参考电压产生单元230、第一校正单元240以及第二校正单元250。其中，第一输入输出单元210与第二输入输出单元220是集成电路的多个输入输出单元的其中两个，且第一输入输出单元210的第一输入输出端(即电压VO1的输出端)耦接集成电路的一个脚位。在本实施例中，集成电路例如是双倍数据速率晶片组，且上述的输入输出单元(例如第一输入输出单元210或第二输入输出单元220)例如是输入输出电路(input/output buffer)。输入输出单元可包括推挽架构，但本发明并不仅限于上述电路或元件种类。

参考电压产生单元230用以提供参考电压VREF。第一校正单元240耦接第一输入输出单元210与参考电压产生单元230，且根据第一输入输出单元210的第一输入输出端的电压VO1与参考电压VREF的比较而提供第一设定值VSET1以设定第一输入输出单元210的上拉阻抗，以使第一输入输出端的电压VO1趋近参考电压VREF。其中，第一设定值VSET1亦用以设定第二输入输出单元220的上拉阻抗。

第二校正单元250耦接第一输入输出单元210与第二输入输出单元220，且根据第一输入输出端的电压VO1与第二输入输出单元220的第二输入输出端的电压VO2而提供第二设定值VSET2以设定第二输入输出单元220的下拉阻抗，以使第二输入输出端的电压VO2趋近第一输入输出端的电压VO1。

如上所述，本实施例首先将第一输入输出端的电压VO1趋近参考电压VREF，而以此时所对应的第一设定值VSET1作为上拉阻抗的设定值。接着，再将第二输入输出端的电压VO2调整至趋近第一输入输出端的电压VO1，并以此时所对应的第二设定值VSET2作为下拉阻抗的设定值。藉此，本发明实施例可个别获得上拉阻抗与下拉阻抗的准确校正。如此一来，在第一校正单元240与第二校正单元250决定第一设定值VSET1与第二设定值VSET2之后，上述的第一设定值VSET1可用以设定集成电路的每一个输入输出单元的上拉阻抗，且第二设定值VSET2亦可用以设定集成电路的每一个输入输出单元的下拉阻抗。藉此，本实施例可个别且准确地校正集成电路的各输入输出单元的上拉阻抗与下拉阻抗。

需说明的是，本实施例藉由将第二输入输出端的电压VO2调整至趋近第一输入输出端的电压VO1，第二校正单元250还能够避免下拉阻抗的校正受到上拉阻抗的校正误差影响，故可有效降低输入输出的占空比误差。以下举实施例以详加说明。

请参照图3，图3是依照本发明的一实施例的一种输入输出阻抗校正电路200的示意图，且图3是图2的其中一种细部电路示意图。如图3所示，在本实施例中，第一输入输出单元210可包括第一阻抗单元211、第二阻抗单元212以及外挂参考电阻REXT，且第二输入输出单元220可包括第三阻抗单元221以及第四阻抗单元222。上述各元件的说明分述如下。

第一阻抗单元211耦接于电源电压VDDQ与第一输入输出端之间，且第一阻抗单元211接收第一设定值VSET1，并提供第一输入输出单元210的上拉阻抗。第二阻抗单元212其一端耦接第一输入输出端，且另一端接地，并提供第一输入输出单元210的下拉阻抗。

第三阻抗单元221耦接于电源电压VDDQ与第二输入输出端之间，且第三阻抗单元221提供第二输入输出单元220的上拉阻抗。第四阻抗单元222其一端耦接第二输入输出端，且另一端接地。第四阻抗单元222接收第二设定值VSET2，并提供第二输入输出单元220的下拉阻抗。

需说明的是，上述的阻抗单元(例如第一阻抗单元211、第二阻抗单元212、第三阻抗单元221及第四阻抗单元222)可分别包括晶体管Q1～Q4以及电阻R1～R4。在本实施例中，提供上拉阻抗的晶体管Q1及晶体管Q3可为P型晶体管，而提供下拉阻抗的晶体管Q2及晶体管Q4则可为N型晶体管。电阻R1～R4用以提供集成电路的各输入输出单元(例如第一输入输出单元210与第二输入输出单元220)在与外界连接时的静电放电(ESD:electrostaticdischarge)防护，以避免上述晶体管Q1～Q4直接与外界接触而因静电导致损毁。

图3的晶体管Q1绘示为单一的晶体管，实际上Q1是多个并联的晶体管，其数量和第一设定值VSET1的位元数相同，其中每一个晶体管接受第一设定值VSET1的一个位元控制而开启为导通状态或关闭为截止状态，所以第一设定值VSET1可依此方式设定第一输入输出单元210的上拉阻抗。晶体管Q2、Q3与Q4也同样是多个并联的晶体管，其设定的原理和晶体管Q1相同。对应晶体管Q2的设定值是CT3。

至于外挂参考电阻REXT则位于输入输出阻抗校正电路200所属的集成电路外部。外挂参考电阻REXT的一端耦接第一输入输出端所对应之集成电路的脚位，另一端接地。在本实施例中，外挂参考电阻REXT可提供准确电阻值作为上拉阻抗与下拉阻抗的校正参考。

另一方面，本实施例的每一校正单元(例如第一校正单元240及第二校正单元250)可分别包括比较器以及控制单元。以第一校正单元240为例，其包括比较器241及控制单元242。其中，比较器241耦接第一输入输出单元210，并接收对应的第一设定值VSET1所对应的第一输入输出端的电压VO1与参考电压VREF。控制单元242则耦接于对应的第一输入输出单元210与比较器241之间，并根据比较器241的输出调整对应的第一设定值VSET1。

类似地，第二校正单元250包括比较器251及控制单元252。比较器251耦接第一输入输出单元210及第二输入输出单元220，并接收对应的第二设定值VSET2所对应的第二输入输出端的电压VO2与第一输入输出端的电压VO1。控制单元252耦接于对应的第二输入输出单元220与比较器251之间，并根据比较器251的输出调整对应的第二设定值VSET2。

此外，参考电压产生单元230可包括电阻R5～R6以及开关SW1～SW2。其中，开关SW1的一端接地，而开关SW2的一端耦接电源电压VDDQ。电阻R5、R6串接于开关SW1的另一端与开关SW2的另一端之间。电阻R5、R6的接点耦接第一校正单元240并提供参考电压VREF。在本实施例中，开关SW1可为N型晶体管，且开关SW2可为P型晶体管。在第一校正单元240与第二校正单元250决定第一设定值VSET1与第二设定值VSET2的期间，开关SW1的控制信号CT1可设计为高电压电位，且开关SW2的控制信号CT2可设计为低电压电位，以使开关SW1与开关SW2仅在第一校正单元240与第二校正单元250决定第一设定值VSET1与第二设定值VSET2的期间开启为导通状态。其中，上述的控制信号CT2可设计为控制信号CT1的反相信号。在上述期间之外，控制信号CT1和CT2可分别是低电压电位与高电压电位，以使开关SW1与SW2关闭为截止状态。换言之，参考电压产生单元230可仅在集成电路的输入输出阻抗的校正期间提供参考电压VREF。

依据上述输入输出阻抗校正电路200的电路架构，以下再对本实施例的电路作动方式详细说明。

在集成电路的输入输出阻抗的校正期间，亦即在第一校正单元240与第二校正单元250决定第一设定值VSET1与第二设定值VSET2的期间，第二阻抗单元212关闭为截止状态。例如，在校正期间，控制信号CT3为低电压电位，使本实施例的N型晶体管Q2因其栅极接收控制信号CT3而被关闭。此时，第一输入输出端的电压VO1由第一阻抗单元211与外挂参考电阻REXT的分压决定。

接着，第一校正单元240的控制单元242先决定第一设定值VSET1，以作为校正后的上拉阻抗。然后，第二校正单元250的控制单元252再决定第二设定值VSET2，以作为校正后的下拉阻抗。

详细而言，第一校正单元240中的比较器241比较对应的第一设定值VSET1所对应的第一输入输出端的电压VO1与参考电压VREF，并由控制单元242根据上述比较调整对应的第一设定值VSET1，以使第一输入输出端的电压VO1趋近参考电压VREF。其中，藉由开关SW1～SW2以及电阻R5～R6的适当设计(即，开关SW1和电阻R6的总阻抗与开关SW2和电阻R5的总阻抗相同)，可令参考电压VREF为电源电压VDDQ的一半。因此，基于第一输入输出端的电压VO1趋近参考电压VREF，且参考电压VREF为电源电压VDDQ的一半，故控制单元242所决定的第一设定值VSET1会设定第一输入输出单元210的上拉阻抗与外挂参考电阻REXT的阻抗值趋近相同。

上述的第一设定值VSET1亦用以设定第二输入输出单元220的上拉阻抗。然后，第二校正单元250中的比较器251比较对应的第二设定值VSET2所对应的第二输入输出端的电压VO2与第一输入输出端的电压VO1，并由控制单元252根据上述比较调整对应的第二设定值VSET2，以使第二输入输出端的电压VO2趋近第一输入输出端的电压VO1。基于第二输入输出单元220与第一输入输出单元210的上拉阻抗被设定为相同，且第二输入输出端的电压VO2趋近第一输入输出端的电压VO1，故控制单元252决定的第二设定值VSET2会设定第二输入输出单元220的下拉阻抗与外挂参考电阻REXT的阻抗值趋近相同。

藉此，本实施例的输入输出阻抗校正电路藉由将第一输入输出单元210的上拉阻抗和第二输入输出单元220的下拉阻抗皆设定为趋近外挂参考电阻REXT的阻抗值，可获得输入输出阻抗的准确校正。此外，由于设定下拉阻抗是依据外挂参考电阻REXT的阻抗值以进行校正，故本实施例还可避免下拉阻抗的校正受到上拉阻抗的校正误差影响。

需说明的是，在前述实施例中，控制单元242、252可分别透过数位校正的方式以提供第一设定值VSET1与第二设定值VSET2，并藉以设定第一输入输出单元210的上拉阻抗以及第二输入输出单元220的下拉阻抗。以下举一范例，并请参照图3、表一及表二以说明控制单元242、252设定上拉阻抗与下拉阻抗的实现方式。

在此范例中，控制单元242、252可利用有限状态机(FSM:finite state machine)，以决定对应上拉阻抗的第一设定值VSET1与对应下拉阻抗的第二设定值VSET2。在此范例中，第一设定值VSET1和第二设定值VSET2都是四位元的数值，VSET1和VSET2的十六个数值对应有限状态机的十六个状态。控制单元242、252可分别从中间数值(0111或1000)所对应的状态开始，依据比较器241、251的比较结果，以决定各状态间的转移方向，使目前状态转移至最接近外挂参考电阻REXT的电阻值的状态。上述的状态数量对应于第一设定值VSET1与第二设定值VSET2趋近外挂参考电阻REXT的电阻值的准确程度，应用本实施例者可依其设计需求而自由选择使用的状态数量。

需说明的是，由于有限状态机的状态数量有限，可能造成第一设定值VSET1与第二设定值VSET2的量化失真，并导致控制单元242、252无法从各自的有限状态机中决定第一设定值VSET1与第二设定值VSET2。因此，本实施例依据不同情况而对状态转移机制的中止条件进行设定，以便于控制单元242、252决定第一设定值VSET1与第二设定值VSET2。以下以控制单元242如何决定第一设定值VSET1以进行说明，然所述亦适用于控制单元252决定第二设定值VSET2的情况。

首先，外挂参考电阻REXT的电阻值可能介于两个相邻状态对应的两个阻抗值之间，导致控制单元242设定第一设定值VSET1时会不断地在两状态之间转移。因此，若第一设定值VSET1在两相邻数值(对应两相邻状态)之间反复来回达到一预设次数(例如8次)，则控制单元242会将第一设定值VSET1决定为上述两相邻数值中使对应的上拉阻抗或下拉阻抗较低者，并藉此完成第一设定值VSET1的设定。

而若有限状态机的目前状态已被转移至最小或最大的第一设定值VSET1或第二设定值VSET2，但控制单元242仍无法找到外挂参考电阻REXT的电阻值时，状态转移机制也应被设定中止。因此，若第一设定值VSET1已达最小值而且比较器241的输出连续指示应该减少第一设定值VSET1而达到一预设次数(例如，连续4次的状态转移皆指示为减少第一设定值VSET1)，则控制单元242可将第一设定值VSET1决定为上述最小值。而若第一设定值VSET1已达最大值而且比较器241的输出连续指示应该增加第一设定值VSET1而达到预设次数(例如，连续四次的状态转移皆指示为增加第一设定值VSET1)，则控制单元242可将第一设定值VSET1决定为上述最大值。上述各中止条件中所限定的预设次数仅为举例，本实施例对此不限制。

下表一、表二为控制单元242、252提供第一设定值VSET1与第二设定值VSET2的范例。各表中分别以二进位法表示有限状态机的16个状态，亦即控制单元242、252可分别以4比特(bit)储存上述各状态。其中，表一列出对应上拉阻抗的16个状态的第一设定值VSET1，而表二则列出对应下拉阻抗的16个状态的第二设定值VSET2。此外，各表中更列出阻抗单元(例如第一阻抗单元211或第四阻抗单元222)所属的环境变数不同时，上述状态各自对应的上拉阻抗与下拉阻抗。

表一

表二

对于表一、表二中的环境变数的表示方法，前两个字母对应制程组态，第三与第四个字母对应系统电压，而最后两个字母则对应温度。举例而言，「TTNVNT」代表典型(typical)制程组态、正常(normal)电压以及正常(normal)温度；「SSHVLT」代表慢制程组态(slow corner)、高(high)电压以及低(low)温；「FFLVHT」则对应快制程组态(fastcorner)、低(low)电压以及高(high)温。

在此范例中，状态1000可设定为初始状态，且集成电路所属的环境变数为「FFLVHT」。因此，当第一校正单元240进行上拉阻抗校正时，控制单元242会提供第一设定值VSET1，对应199.7欧姆，藉以设定第一输入输出单元210的上拉阻抗。若此范例的外挂参考电阻REXT为240欧姆，且参考电压VREF为电源电压VDDQ的一半，则依据第一阻抗单元211与外挂参考电阻REXT的分压结果，比较器241会因第一输入输出端的电压VO1大于参考电压VREF而输出高电压电位信号，使得控制单元242将目前状态由状态1000移至状态0111，以将第一阻抗单元211所提供的上拉阻抗增加为208.2欧姆。

依照上述步骤，控制单元242可将目前状态转移至最接近外挂参考电阻REXT的电阻值所对应的状态。如前所述，由于外挂参考电阻REXT为240欧姆，故控制单元242会将第一设定值VSET1的目前状态在状态0100(244.8欧姆)与状态0101(230.3欧姆)之间反复来回。当来回次数达到预设次数的8次，控制单元242会将第一设定值VSET1决定为230.3欧姆，并据以设定第一阻抗单元211，从而提供较低的上拉阻抗。另一方面，控制单元242亦将第三阻抗单元221的阻抗设定为230.3欧姆。

接着，第二校正单元250进行下拉阻抗校正，并利用第二校正单元250中的比较器251接收第一输入输出端的电压VO1与第二输入输出端的电压VO2并输出比较结果。基于第一阻抗单元211与第三阻抗单元221皆被设定为230.3欧姆，且比较器251比较第二输入输出端的电压VO2与第一输入输出端的电压VO1，以使控制单元252将第二输入输出端的电压VO2调整至趋近于第一输入输出端的电压VO1，因此，控制单元252实质上会将第四阻抗单元222调整至趋近外挂参考电阻REXT的电阻值。

因此，控制单元252可同样以状态1000为初始状态，并以类似于控制单元242的状态转移机制，从而将第二设定值VSET2决定为230.5欧姆，并设定为第二输入输出单元220的下拉阻抗。藉此，本实施例即可获得输入输出的上拉阻抗与下拉阻抗的设定。

相较之下，若第二校正单元250是依据比较器251对于第二输入输出端的电压VO2与参考电压VREF的比较结果以设定下拉阻抗，则此时的控制单元252实质上是将第四阻抗单元222调整至趋近第一设定值VSET1。因此，若同样参照上述范例中控制单元242、252以有限状态机决定第一设定值VSET1与第二设定值VSET2的方式，则此时控制单元252会依据第一设定值VSET1的230.3欧姆，而从表二中的状态0101(230.5欧姆)与状态0110(217.8欧姆)之间决定以阻抗较低的217.8欧姆作为下拉阻抗。可以看出，不准确的上拉阻抗将造成下拉阻抗有更大的误差。

对照上述可知，本实施例藉由第一输入输出端的电压VO1与参考电压VREF的比较结果以设定上拉阻抗，并藉由第一输入输出端的电压VO1与第二输入输出端的电压VO2的比较结果以设定下拉阻抗，可将第一输入输出单元210的上拉阻抗和第二输入输出单元220的下拉阻抗皆设定为趋近外挂参考电阻REXT的阻抗值。如此一来，本实施例不仅可分别获得上拉阻抗与下拉阻抗的准确校正，且即使上拉阻抗存在校正误差，本实施例在校正下拉阻抗时，亦不会因上拉阻抗的校正误差而受到影响，故可减少输入输出的上拉能力与下拉能力间的不对称情形，有效降低占空比误差。

此外，以另一角度而言，本发明实施例的输入输出阻抗校正电路200也可应用于不同环境变数的集成电路以分别进行校正。下表三列出未使用本发明实施例的输入输出阻抗校正电路200进行校正时，对应「TTNVNT」(典型制程组态、正常电压、正常温度)、「SSLVHT」(慢速制程组态、低电压、高温)以及「FFHVLT」(快速制程组态、高电压、低温)三种环境变数下的输入输出单元的电流消耗情形。而下表四则列出在使用本发明实施例的输入输出阻抗校正电路200进行校正后，上述三种制程条件下的输入输出单元的电流消耗情形。

表三

(单位:毫安培)

TTNVNT

SSLVHT

FFHVLT

电流消耗

18.672

14.779

24.088

表四

(单位:毫安培)	TTNVNT	SSLVHT	FFHVLT
				电流消耗	18.547	19.689	17.905

表中的电流消耗差异可对应于阻抗值在不同环境的变异。可以从中看出，本发明实施例的输入输出阻抗校正电路200可以更精准地校正阻抗，所以能改善集成电路因所属环境变数不同所导致的阻抗变异，从而提升电路稳定度。

图4是依照本发明的一实施例的一种输入输出阻抗校正方法的流程图。图4的输入输出阻抗校正方法可由以上各实施例的输入输出阻抗校正电路200执行，或由其他相似的硬体、韧体或软体执行。

在此搭配图2中输入输出阻抗校正电路200的各个元件，以说明图4的方法流程。首先，在步骤410根据第一输入输出单元210的第一输入输出端的电压VO1与参考电压VREF而提供第一设定值VSET1以设定第一输入输出单元210的上拉阻抗，以使第一输入输出端的电压VO1趋近参考电压VREF，其中第一设定值VSET1亦设定第二输入输出单元210的上拉阻抗。

接下来，在步骤420根据第一输入输出端的电压VO1与第二输入输出单元220的第二输入输出端的电压VO2而提供第二设定值VSET2以设定第二输入输出单元220的下拉阻抗，以使第二输入输出端的电压VO2趋近第一输入输出端的电压VO1。其中，上述步骤的细节可参照图1至图3的实施例的说明，在此不再赘述。图4的方法流程至此结束。

综上所述，本发明实施例的输入输出阻抗校正电路与方法藉由比较第一输入输出端的电压与参考电压，以及比较第一输入输出端的电压与第二输入输出端的电压，可将第一输入输出单元的上拉阻抗和第二输入输出单元的下拉阻抗皆设定为趋近外挂参考电阻的阻抗值。藉此，本发明实施例不仅可分别获得上拉阻抗与下拉阻抗的准确校正，且即使上拉阻抗的校正结果存在误差，本发明实施例在校正下拉阻抗时，亦不会因上拉阻抗的校正误差而受到影响，从而改善输入输出的上拉能力与下拉能力间的不对称情形，并有效降低占空比误差。此外，本发明实施例亦有助于改善集成电路因所属环境变数不同所导致的阻抗变异，从而提升电路稳定度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。

Claims (11)

1.一种输入输出阻抗校正电路，包括：

一第一输入输出单元；

一第二输入输出单元；

一参考电压产生单元，提供一参考电压；

一第一校正单元，耦接该第一输入输出单元与该参考电压产生单元，根据该第一输入输出单元的一第一输入输出端的电压与该参考电压而提供一第一设定值以设定该第一输入输出单元的上拉阻抗，以使该第一输入输出端的电压趋近该参考电压，其中该第一设定值亦设定该第二输入输出单元的上拉阻抗；以及

一第二校正单元，耦接该第一输入输出单元与该第二输入输出单元，根据该第一输入输出端的电压与该第二输入输出单元的一第二输入输出端的电压而提供一第二设定值以设定该第二输入输出单元的下拉阻抗，以使该第二输入输出端的电压趋近该第一输入输出端的电压。

2.如权利要求1所述的输入输出阻抗校正电路，其特征在于，该第一输入输出单元包括：

一第一阻抗单元，耦接于一电源电压与该第一输入输出端之间，接收该第一设定值，提供该第一输入输出单元的上拉阻抗；

一第二阻抗单元，其一端耦接该第一输入输出端，另一端接地；

一外挂参考电阻，位于该输入输出阻抗校正电路所属的集成电路外部，该外挂参考电阻的一端耦接该第一输入输出端所对应的该集成电路的一脚位，另一端接地，提供一准确电阻值；以及

该第二输入输出单元包括：

一第三阻抗单元，耦接于该电源电压与该第二输入输出端之间，提供该第二输入输出单元的上拉阻抗；以及

一第四阻抗单元，其一端耦接该第二输入输出端，另一端接地，接收该第二设定值，提供该第二输入输出单元的下拉阻抗。

3.如权利要求2所述的输入输出阻抗校正电路，其特征在于，该第二阻抗单元在该第一校正单元与该第二校正单元决定该第一设定值与该第二设定值的期间关闭为截止状态。

4.如权利要求1所述的输入输出阻抗校正电路，其特征在于，该第一校正单元与该第二校正单元各包括：

一比较器；以及

一控制单元，

其中，该第一校正单元的比较器耦接该第一输入输出单元与该参考电压产生单元，接收该第一输入输出端的电压与该参考电压，且该第二校正单元的比较器耦接该第一输入输出单元与该第二输入输出单元，接收该第一输入输出端的电压与该第二输入输出端的电压，

其中，该第一校正单元的控制单元耦接于该第一输入输出单元与该第一校正单元的比较器之间，根据该第一校正单元的比较器的输出调整该第一设定值，且该第二校正单元的控制单元耦接于该第二输入输出单元与该第二校正单元的比较器之间，根据该第二校正单元的比较器的输出调整该第二设定值。

5.如权利要求1所述的输入输出阻抗校正电路，其特征在于，该参考电压产生单元包括：

一第一电阻；

一第二电阻；

一第一开关；以及

一第二开关，其中该第一开关的一端接地，该第二开关的一端耦接一电源电压，该第一电阻与该第二电阻串接于该第一开关的另一端与该第二开关的另一端之间，该第一电阻与该第二电阻的接点耦接该第一校正单元并提供该参考电压，该第一开关与该第二开关仅在该第一校正单元与该第二校正单元决定该第一设定值与该第二设定值的期间开启为导通状态。

6.如权利要求1所述的输入输出阻抗校正电路，其特征在于，该第一输入输出单元与该第二输入输出单元为一集成电路的多个输入输出单元的其中两个，该第一输入输出端耦接该集成电路的一个脚位；在该第一校正单元与该第二校正单元决定该第一设定值与该第二设定值之后，该第一设定值设定该集成电路的每一个输入输出单元的上拉阻抗，且该第二设定值设定该集成电路的第二输入输出单元的下拉阻抗。

7.一种输入输出阻抗校正方法，包括：

根据一第一输入输出单元的一第一输入输出端的电压与一参考电压而提供一第一设定值以设定该第一输入输出单元的上拉阻抗，以使该第一输入输出端的电压趋近该参考电压，其中该第一设定值亦设定一第二输入输出单元的上拉阻抗；以及

根据该第一输入输出端的电压与该第二输入输出单元的一第二输入输出端的电压而提供一第二设定值以设定该第二输入输出单元的下拉阻抗，以使该第二输入输出端的电压趋近该第一输入输出端的电压。

8.如权利要求7所述的输入输出阻抗校正方法，其特征在于，提供每一上述设定值的步骤包括：

比较对应的该设定值所对应的上述两个电压；以及

根据上述比较调整对应的该设定值。

9.如权利要求8所述的输入输出阻抗校正方法，其特征在于，提供每一上述设定值的步骤更包括：

若该设定值在两相邻数值之间反复来回达到一预设次数，则将该设定值决定为上述两相邻数值中使对应的该上拉阻抗或该下拉阻抗较低者。

10.如权利要求8所述的输入输出阻抗校正方法，其特征在于，提供每一上述设定值的步骤更包括：

若该设定值已达最小值而且上述比较的结果连续指示应该减少该设定值而达到一预设次数，则将该设定值决定为该最小值；以及

若该设定值已达最大值而且上述比较的结果连续指示应该增加该设定值而达到该预设次数，则将该设定值决定为该最大值。

11.如权利要求7所述的输入输出阻抗校正方法，其特征在于，该第一输入输出单元与该第二输入输出单元为一集成电路的多个输入输出单元的其中两个，该第一输入输出端耦接该集成电路的一个脚位，该输入输出阻抗校正方法更包括：

在决定该第一设定值与该第二设定值之后，使用该第一设定值设定该集成电路的每一个输入输出单元的上拉阻抗，并使用该第二设定值设定该集成电路的第二输入输出单元的下拉阻抗。