CN107590342B - 一种面积优化设计的阻抗校正电路 - Google Patents

Abstract

本发明公开了一种面积优化设计的阻抗校正电路，包括外部精确阻值电阻，内部电流镜、电阻、比较器、加/减计数器。通过比较器来判断外部电阻和内部电阻电压的高低，进而去控制加/减计数器的输出值，从而调节内部50Ω或75Ω电阻。外部电阻和内部电阻的电流比由电流镜控制，该电流镜的电流比值由加/减计数器的输出控制。本发明通过电阻矫正来实现阻抗匹配，既节省面积又降低功耗。

Description

一种面积优化设计的阻抗校正电路

技术领域

本发明涉及一种面积优化设计的阻抗校正电路，具体涉及用于输入/输出阻抗匹配的阻抗校正电路，属于集成电路中的高速通信技术领域。

背景技术

高速信号输入输出电路要求阻抗匹配来减少反射，达到最大传输功率，保证通信质量。芯片内部电阻随工艺、温度、电源波动可以达到10％～20％，为了达到阻抗匹配需要内部设计电阻矫正电路。

传统阻抗校正电路如图1所示：VCC_ext为芯片外部电源、Rext为芯片外部精确50Ω或75Ω的参考电阻、VCC_int为芯片内部电源、Rint为芯片内部可调节电阻、CMP为比较器、加/减计数器。一般情况下，VCC_ext＝VCC_int，通过比较Rext与Rint的大小来调节Rint，最终使得Rext＝Rint。由于片内性能稳定的电阻一般为poly电阻，其方块阻值为几百欧姆，要实现50Ω或75Ω的电阻占用较大的芯片面积，尤其是考虑到极端偏差，Rint修调范围比较大，精度越高，N就越大，就越需要更多电阻即更多芯片面积。

发明内容

本发明所要解决的技术问题是：提供一种面积优化设计的阻抗校正电路，解决了传统电路中可修调电阻Rint消耗大量芯片面积的问题，既节省了芯片面积又降低了功耗。

本发明为解决上述技术问题采用以下技术方案：

一种面积优化设计的阻抗校正电路，包括芯片外部的参考电阻，还包括芯片内部的放大器、电阻、比较器、加/减计数器、第一PMOS管、电流镜；电流镜包括第二NMOS管、第三NMOS管、第四NMOS管至第N+四NMOS管、与第四NMOS管至第N+四NMOS管一一对应的第四开关至第N+四开关；

所述参考电阻一端接芯片外部电源，另一端接第一PMOS管的源极、放大器负输入端；放大器正输入端接第一基准电压，放大器输出端接第一PMOS管的栅极；第一PMOS管的漏极接栅漏短接的第三NMOS管的漏极；第四NMOS管至第N+四NMOS管中，每个NMOS管的栅极经各自对应的开关与该NMOS管的漏极短接后接第一PMOS管的漏极，每个NMOS管的源极接地；第三NMOS管的源极接地，第三NMOS管的栅极接第二NMOS管的栅极；第二NMOS管的源极接地，漏极经电阻接芯片内部电源；第二NMOS管的漏极还接比较器负输入端，比较器正输入端接第二基准电压，比较器输出端接加/减计数器输入端；加/减计数器的输出控制第四开关至第N+四开关的导通与关断，同时，加/减计数器的输出调节I/O电路中需要校正的电阻。

作为本发明的一种优选方案，所述I/O电路包括需要校正的电阻，需要校正的电阻包括第一电阻、第二电阻至第N+2电阻、与第二电阻至第N+2电阻一一对应的第N+12开关至第2N+12开关；第二电阻至第N+2电阻中，每个电阻和与该电阻一一对应的开关串联后，并联在第一电阻的两端；由加/减计数器的输出控制第N+12开关至第2N+12开关的导通与关断。

作为本发明的一种优选方案，所述参考电阻(Rext)的阻值由如下公式推导：

其中，VCC_int代表芯片内部电源，VCC_ext代表芯片外部电源，Vref1代表第一基准电压，Vref2代表第二基准电压，Rint代表需要校正的电阻，M为正整数。

作为本发明的一种优选方案，所述第四NMOS管至第N+四NMOS管的尺寸依次为2⁰*W/L～2^N*W/L，其中，W代表沟道宽度，L代表沟道长度。

作为本发明的一种优选方案，所述第二NMOS管的尺寸为M*W/L，其中，W代表沟道宽度，L代表沟道长度，M为正整数。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

1、本发明针对可修调电阻Rint消耗大量芯片面积的缺点，提出了一种新型用于阻抗校正电路，通过电阻矫正来实现阻抗匹配，既节省面积又降低功耗。

2、本发明一种面积优化设计的阻抗校正电路，在实现阻抗匹配的同时，保证了通信质量。

附图说明

图1是传统阻抗校正电路的电路图。

图2是Rint的具体连接图。

图3是本发明一种面积优化设计的阻抗校正电路的电路图。

具体实施方式

下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

本发明针对可修调电阻Rint消耗大量芯片面积的缺点提出了新型用于阻抗校正电路，如图3所示。虚线框内为一般I/O电路，I/O内部电阻Rint需要校正到50Ω或75Ω，来保证信号高质量传输。VCC_ext为芯片外部电源、Rext为芯片外部精确参考电阻、VCC_int为芯片内部电源、R为芯片内部电阻、CMP为比较器、加/减计数器。将R替换掉一个Rint，同时R远远大于Rint，因此R支路的电流大大减小，实现既节省面积又降低功耗。

外部电源VCC_ext通过电阻Rext连接PMOS管M22的源端，M22的漏端连接到栅漏短接的NMOS(M[N:0]+M00)的漏端，NMOS(M[N:0]+M00)的源端接地。放大器AMP的作用是钳位M22的源端的电压到Vref1(当M22的源端的电压降低时，AMP的输出升高，导致M22的源端的电压升高；当M22的源端的电压升高时，AMP的输出降低，导致M22的源端的电压降低)。Rext支路电流为(VCC_ext-Vref1)/Rext。

X代表NMOS(M[N:0]+M00)中连通到Rext的NMOS的所有情况，例如：当D[N:0]为全0，则X＝K_min；当D[N:0]为全1，则X＝2^N+1-1+K_min；因此二进制D[N:0]代表的十进制变化范围是0～2^N+1-1，X变化范围是K_min～2^N+1-1+K_min。

内部电源VCC_int通过电阻R连接到NMOS(M11)的漏端，NMOS(M11)的源端接地，该支路电流为(VCC_ext-Vref1)/Rext/X*M(M[N:0]+M00与M11为电流镜连接关系为X:M)。VCC_int-(VCC_ext-Vref1)/Rext/X*M*R连接到比较器CMP的负输入端。

比较器CMP将正输入端与负输入端得电压相比较，当正输入端>负输入端，输出为1；当正输入端<负输入端，输出为0。Vref2与VCC_int-(VCC_ext-Vref1)/Rext/X*M*R相比较，即临界比较公式为VCC_int-(VCC_ext-Vref1)/Rext/X*M*R＝Vref2，该公式变形可写为

当CMP的负输入大于Vref2，CMP输出0，触发加/减计数器，D[N:0]减小，X也就随之减小，触发M11栅极升高，从而CMP的负输入朝着Vref2方向减小。当CMP的负输入小于Vref2，CMP输出1，触发加/减计数器，D[N:0]增加，X也就随之增加，触发M11栅极降低，从而CMP的负输入朝着Vref2方向增加。

加/减计数器相当于模拟电路中的积分器，加/减计数器的输出D[N:0]代表了对当前时刻和之前时刻的判决的响应，D[N:0]为N+1位二进制数，有2^N+1种情况。

M[N:0]代表了MN～M0共计N+1(N为正整数，根据需要设定)个NMOS管，M0的尺寸是2⁰*W/L，MN的尺寸是2^N*W/L，M00的尺寸是K_min*W/L，M11的尺寸是M*W/L，W代表沟道宽度，L代表沟道长度。M[N:0]+M00与M11为电流镜连接关系，电流比例为X:M(M为正整数)。由N+1位二进制控制码D[N:0]控制，D[N:0]分别表示为D0、D1、…、DN，为控制开关导通与关断的控制信号，当D0＝1时，M0并联入栅漏短接MOS管阵列，当D0＝0时，M0不并联入栅漏短接MOS管阵列，其他开关控制类似。

I/O电路如图3所示虚线框内电路：当为输入电路时，端口(term_P和term_N)连接芯片外部输入信号，Rint由D[N:0]控制被调节到50Ω或75Ω，实现阻抗匹配，Vcm为共模电压，提供直流工作点；当为输出电路时，端口(term_P和term_N)连接芯片外部输出端口，Rint由D[N:0]控制被调节到50Ω或75Ω，实现阻抗匹配，Vcm为电源或地。Rint如图2所示，由N+1位二进制控制码D[N:0]控制，D[N:0]分别表示为D0、D1、…、DN，当D0＝1时，R/2⁰并联入Rint，当D0＝0时，R/2⁰不并联入Rint，其他开关控制类似。

图2为Rint的具体电路，Rint的目标值为50Ω或75Ω，由于实际工艺、温度、电压等因素导致电阻在大多数情况下有0～25％的变化，为保证Rint的精度引入修调机制，D0～DN为N+1位控制字来控制开关的导通和关断，例如D0为1时表示该支路的电阻(R/2⁰)连接到Rint的整体电路中，当D0为0时表示该支路的电阻(R/2⁰)不连接到Rint的整体电路中。单位电阻为R，假设有K个电阻并联实现50Ω，那么K-1个电阻并联时的电阻[R/(K-1)]和K个电阻并联得到的电阻(R/K)差需要很小，假设5％为可接受误差，

可得到K＝20，

实际R有±25％的变化可能，

十进制27-16＝11对应二进制1011，则N＝3，

根据

可以推导Rext的取值，例如

M为正整数，Rint为50Ω或75Ω，因此，Rext为50Ω或75Ω的正整数倍。

以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (4)

1.一种面积优化设计的阻抗校正电路，其特征在于，包括芯片外部的参考电阻(Rext)，还包括芯片内部的放大器(AMP)、电阻(R)、比较器(CMP)、加/减计数器(ASC)、第一PMOS管(M22)、电流镜；电流镜包括第二NMOS管(M11)、第三NMOS管(M00)、第四NMOS管(M0)至第N+四NMOS管(MN)、与第四NMOS管(M0)至第N+四NMOS管(MN)一一对应的第四开关至第N+四开关；

所述参考电阻(Rext)一端接芯片外部电源(VCC_ext)，另一端接第一PMOS管(M22)的源极、放大器(AMP)负输入端；放大器(AMP)正输入端接第一基准电压(Vref1)，放大器(AMP)输出端接第一PMOS管(M22)的栅极；第一PMOS管(M22)的漏极接栅漏短接的第三NMOS管(M00)的漏极；第四NMOS管(M0)至第N+四NMOS管(MN)中，每个NMOS管的栅极经各自对应的开关与该NMOS管的漏极短接后接第一PMOS管(M22)的漏极，每个NMOS管的源极接地；第三NMOS管(M00)的源极接地，第三NMOS管(M00)的栅极接第二NMOS管(M11)的栅极；第二NMOS管(M11)的源极接地，漏极经电阻(R)接芯片内部电源(VCC_int)；第二NMOS管(M11)的漏极还接比较器(CMP)负输入端，比较器(CMP)正输入端接第二基准电压(Vref2)，比较器(CMP)输出端接加/减计数器(ASC)输入端；加/减计数器(ASC)的输出控制第四开关至第N+四开关的导通与关断，同时，加/减计数器(ASC)的输出调节I/O电路中需要校正的电阻(Rint)；

所述I/O电路包括需要校正的电阻(Rint)，需要校正的电阻(Rint)包括第一电阻、第二电阻至第N+2电阻、与第二电阻至第N+2电阻一一对应的第N+12开关至第2N+12开关；第二电阻至第N+2电阻中，每个电阻和与该电阻一一对应的开关串联后，并联在第一电阻的两端；由加/减计数器(ASC)的输出控制第N+12开关至第2N+12开关的导通与关断。

2.根据权利要求1所述面积优化设计的阻抗校正电路，其特征在于，所述参考电阻(Rext)的阻值由如下公式推导：

其中，VCC_int代表芯片内部电源，VCC_ext代表芯片外部电源，Vref1代表第一基准电压，Vref2代表第二基准电压，Rint代表需要校正的电阻，Rext代表芯片外部的参考电阻，M为正整数。

3.根据权利要求1所述面积优化设计的阻抗校正电路，其特征在于，所述第四NMOS管(M0)至第N+四NMOS管(MN)的尺寸依次为2⁰*W/L～2^N*W/L，其中，W代表沟道宽度，L代表沟道长度。

4.根据权利要求1所述面积优化设计的阻抗校正电路，其特征在于，所述第二NMOS管(M11)的尺寸为M*W/L，其中，W代表沟道宽度，L代表沟道长度，M为正整数。

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