CN112562773B - 逻辑状态校正装置与逻辑状态校正方法 - Google Patents

Abstract

本发明公开了一种逻辑状态校正装置与逻辑状态校正方法，逻辑状态校正装置包含侦测电路、校正电路以及调整电路。侦测电路用以侦测输入信号的初始逻辑状态，以及响应于初始逻辑状态产生具有第一逻辑状态的第一信号。校正电路用以将具有第一逻辑状态的第一信号与具有第二逻辑状态的第二信号比较，并根据比较结果产生致能信号。当第一信号的第一逻辑状态和第二信号的第二逻辑状态不同时，调整电路用以被致能信号致能以产生调整信号至侦测电路。侦测电路还用以根据调整信号被调整以产生经调整的第一信号。通过本发明中将输出信号与参考信号比较以及调整侦测电路，能够输出具有正确逻辑状态的信号给后续的核心逻辑电路。

Description

逻辑状态校正装置与逻辑状态校正方法

技术领域

本发明是有关于一种逻辑状态校正装置，且特别是关于通过调整侦测电路的转态电压以校正经侦测的逻辑状态的装置。

背景技术

用以判断输入信号的逻辑状态的侦测电路已被广泛地应用于逻辑电路或混和信号电路中。然而，由于不同的因素可能导致通过侦测电路进行的侦测产生错误，这些因素如工艺差异或不合适的电路设计。如此导致输入信号的高逻辑状态被不正确地判断成低逻辑状态，或输入信号的低逻辑状态被不正确地判断成高逻辑状态。

发明内容

本发明的目的在于提供一种逻辑状态校正装置，其能够输出具有正确逻辑状态信号给后续的核心逻辑电路的。

根据本发明的一实施例提供一种逻辑状态校正装置，逻辑状态校正装置包含侦测电路、校正电路以及调整电路。侦测电路用以侦测输入信号的初始逻辑状态，以及侦测电路用以响应于初始逻辑状态产生具有第一逻辑状态的第一信号。校正电路用以将具有第一逻辑状态的第一信号与由校正电路接收的具有第二逻辑状态的第二信号比较，并且校正电路用以根据比较结果产生致能信号，其中第二信号的第二逻辑状态具有与输入信号的初始逻辑状态相同的逻辑状态。当第一信号的第一逻辑状态和第二信号的第二逻辑状态不同时，调整电路用以被致能信号致能以产生调整信号至侦测电路。侦测电路还用以根据调整信号被调整以产生经调整的第一信号。

在一些实施例中，逻辑状态校正装置还包含与侦测电路的输出耦接的逻辑电路，逻辑电路用以输出参考信号作为第二信号。

在一些实施例中，校正电路包含互斥或门，互斥或门用以执行对第一信号以及第二信号的互斥或操作。

在一些实施例中，当第一信号的第一逻辑状态和第二信号的第二逻辑状态相同时，校正电路还用以禁能调整电路。

在一些实施例中，侦测电路包含转态电路，转态电路用以将输入信号的初始逻辑状态转态以产生第一信号；其中当第一信号的第一逻辑状态和第二信号的第二逻辑状态不同时，调整电路还用以产生调整电压作为调整信号以被施加在转态电路的转态电压上。

在一些实施例中，当第一信号的第一逻辑状态具有高逻辑值以及第二信号的第二逻辑状态具有低逻辑值时，调整电压用以被施加以调整转态电压以将第一信号的第一逻辑状态自具有高逻辑值转态至具有低逻辑值。

在一些实施例中，调整电压依转态电路的转态电压而定。

在一些实施例中，调整电路包含至少一个拉升晶体管以及至少一个下拉晶体管，其中至少一个拉升晶体管以及至少一个下拉晶体管与侦测电路耦接，并分别用以拉升转态电压或下拉转态电压。

在一些实施例中，调整电路还包含编码电路，编码电路用以响应于第一信号、第二信号以及致能信号产生切换信号。

在一些实施例中，至少一个拉升晶体管和/或至少一个下拉晶体管还用以响应于切换信号被切换成导通或关断以产生调整电压。

在一些实施例中，至少一个拉升晶体管是至少一个p型场效晶体管(field effecttransistor)，以及至少一个下拉晶体管是至少一个n型场效晶体管。

在一些实施例中，逻辑状态校正装置还包含编码电路，编码电路用以响应于第一信号、第二信号以及致能信号产生一切换信号。

在一些实施例中，侦测电路还包含转态电路，转态电路用以将输入信号的初始逻辑状态转态以产生第一信号；其中当第一信号的第一逻辑状态和第二信号的第二逻辑状态不同时，调整电路还用以通过调整信号调整转态电路以修改第一信号的第一逻辑状态。

根据本发明的另一些实施例是关于一种逻辑状态校正方法此方法包含以下步骤：通过侦测电路侦测输入信号的初始逻辑状态；通过侦测电路产生具有第一逻辑状态的第一信号，第一逻辑状态响应于初始逻辑状态；通过编码电路计算第一信号的第一逻辑状态与第二逻辑状态之间的逻辑差，第二逻辑状态与输入信号的初始逻辑状态相同；以及通过多个第一晶体管与多个第二晶体管，根据逻辑差通过调整电压调整侦测电路中的转态电路的转态电压，其中第一信号的第一逻辑状态用以根据第一电压被修改。

在一些实施例中，逻辑状态校正方法还包含通过校正电路判断第一信号的第一逻辑状态是否与第二逻辑状态相同。

在一些实施例中，逻辑状态校正方法还包含在判断第一信号的第一逻辑状态不同于第二逻辑状态后，通过侦测电路产生经调整的第一信号。

在一些实施例中，逻辑状态校正方法其中当第一信号的第一逻辑状态不同于第二逻辑状态时，通过校正电路产生致能信号以致能编码电路。

在一些实施例中，逻辑状态校正方法其中调整转态电压包含通过编码电路根据逻辑差产生切换信号；其中这些第一晶体管和这些第二晶体管用以响应于切换信号被切换成导通或关断。

在一些实施例中，逻辑状态校正方法还包含当第一信号的第一逻辑状态具有低逻辑值以及第二逻辑状态具有高逻辑值时，降低转态电压；以及当第一信号的第一逻辑状态具有高逻辑值以及第二逻辑状态具有低逻辑值时，提升转态电压。

与现有技术相比，本发明的逻辑状态校正装置与逻辑状态校正方法，通过将侦测电路的输出信号与参考信号进行比较，从而调整侦测电路并相应地输出具有正确逻辑状态的经调整的输出信号给后续的核心逻辑电路。

应该理解的是，前面的一般描述和下面的详细描述都是示例性的，并且旨在提供对所要求保护的本发明进一步解释。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，结合附图说明如下：

图1为根据本发明一实施例所绘示的一种逻辑状态校正装置的方块示意图；

图2为根据本发明的一实施例所绘示一种逻辑状态校正方法的流程图。；

图3为根据本发明一实施例所绘示如图1中所示的一种侦测电路的方块示意图；

图4为根据本发明一实施例所绘示如图1中所示的一种校正电路的方块示意图；

图5为根据本发明一实施例所绘示输入信号的电压以及第一信号的逻辑状态的图表；

图6为根据本发明一实施例所绘示如图1中所示的一种调整电路的方块示意图；

图7为根据本发明一实施例所绘示的一种逻辑状态校正装置的方块示意图；以及

图8为根据本发明一实施例所绘示的一种逻辑状态校正装置的方块示意图。

主要附图标记说明：

10、70、80-逻辑状态校正装置，110-侦测电路，120-校正电路，130-调整电路，140-核心逻辑电路，IN-输入信号，D1-第一信号，D2-第二信号，EN-致能信号，AS-调整信号，20-逻辑状态校正方法，210、220、230、240、250、260、270-步骤，111-开关，112-转态电路，112a、112b-反向器，121-互斥或门，P1、P2、P3、P4-点，VT0、VT1、VT2-转态电压，SS、S[0]～S[k]-切换信号，131-编码器。

具体实施方式

以下公开的内容提供了用于实现所提供主题的不同特征的许多不同实施例或示例。以下描述组件和布置的具体示例以简化本发明。当然，这些仅仅是示例，而不是限制性的。例如，在以下描述中在第二特征以上或之上形成第一特征可以包含其中第一特征和第二特征以直接接触形成的实施例，并且还可以包含其中可以在第一特征和第二特征之间形成附加特征的实施例，使得第一特征和第二特征可以不直接接触。另外，本发明可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且重复其本身并不定规所讨论的一些实施例和/或配置之间的关系。

本文中使用的术语通常具有本领域和使用每个术语的特定上下文中的普通含义。在本说明书的内容中包含任一在此讨论的词汇的使用例子仅为示例，不应限制到本发明或本发明内容的范围与意涵。同样地，本发明的亦不仅以于此说明书所示出的各种实施例为限。

尽管这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语用于区分一个元件与另一个元件。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不脱离实施例的范围。如这里所使用的，本文中所使用的“与/或”包含一或多个相关联的项目中的任一者以及所有组合。

本文中使用的术语“包含”、“包括”、“具有”、“具有”等是开放式的并且意味着“包含但不限于”。

关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

请参照图1，图1为根据本发明一实施例所绘示的一种逻辑状态校正装置10的方块示意图。如图1所示，逻辑状态校正装置10包含侦测电路110、校正电路120、调整电路130以及核心逻辑电路140。说明而言，侦测电路110耦接至校正电路120，调整电路130耦接于侦测电路110与校正电路120之间。

在一些实施例中，逻辑状态校正装置10和以下逻辑状态校正装置70和逻辑状态校正装置80可以是动态随机存取存储器(Dynamic random access memory，DRAM)、任何其他的数字电路和类比电路，或混合信号电路。但本发明不以此为限。

侦测电路110用以为侦测输入信号IN的逻辑状态并且相应地产生第一信号D1。校正电路120用以为将第一信号D1与校正电路120接收的第二信号D2进行比较，当第一信号D1的第一逻辑状态与第二信号D2的第二逻辑状态不同时，校正电路120产生致能信号EN。调整电路130用以由致能信号EN致能以产生切换信号SS，并且调整电路130用以产生调整信号AS以调整侦测电路110。

请参照图2，图2为根据本发明的一实施例所绘示一种逻辑状态校正方法20的流程图。在本发明的各种实施例中，逻辑状态校正方法20可以在图7中的逻辑状态校正装置70和/或图8中的逻辑状态校正装置80上操作。

请同时参照图1和图2。在逻辑状态校正方法20的步骤210中，说明而言，如图1所示，侦测电路110接收具有初始逻辑状态的输入信号IN。例如，输入信号IN可以是具有例如1.8伏特的高电压电平的信号或具有例如1.0伏特的低电压电平的信号。当侦测电路110以一定的阈值电压工作时，例如1.5伏特，因此，具有1.8伏特的电压电平的信号的逻辑状态可以被称为高逻辑状态(逻辑1)，并且具有1.0伏特的电压电平的信号的逻辑状态可以被称为低逻辑状态(逻辑0)。此外，在一些其他实施例中，当侦测电路110以另一阈值电压(例如，2.0伏特)操作时，则电压电平为1.8伏特的信号以及电压电平为1.0伏特的信号的逻辑状态均可称为低逻辑状态。电压值和对应的逻辑状态是为了说明的目的给出的，并且可以是取决于实际的实施方式的任何值。本发明不以此为限。

在步骤220中，侦测电路110侦测输入信号IN。如以上实施例所述，具有高逻辑状态的初始逻辑状态经侦测电路110侦测到为高逻辑状态。类似地，具有低逻辑状态的初始逻辑状态经侦测电路110侦测到为低逻辑状态。

之后，在步骤230中，侦测电路110响应于输入信号IN的初始逻辑状态产生具有第一逻辑状态的第一信号D1。例如，如上述实施例，侦测电路110响应于具有高逻辑状态的初始逻辑状态产生具有第一逻辑状态的第一信号D1，其中第一信号D1的逻辑状态为高逻辑状态。类似地，侦测电路110响应于具有低逻辑状态的初始逻辑状态产生具有第一逻辑状态的第一信号D1，其中第一信号D1的逻辑状态为低逻辑状态。

在步骤240中，校正电路120接收具有第二逻辑状态的第二信号D2。在一些实施例中，输入信号IN也作为第二信号D2发送至校正电路120，其中，第二信号D2具有与输入信号IN的初始逻辑状态相同的逻辑状态。在一些其他实施例中，耦合到侦测电路110的输出的核心逻辑电路140用以输出参考信号作为第二信号D2。举例而言，核心逻辑电路140被设计和具有高逻辑状态的信号操作，并且相应地，核心逻辑电路140将具有高逻辑状态的参考信号作为第二信号D2输出至校正电路120。第二信号D2和参考信号的逻辑状态是为了说明的目的而给出的，但本发明不限于此。

此外，在步骤250中，校正电路120将具有第一逻辑状态的第一信号D1与具有第二逻辑状态的第二信号D2进行比较，并且根据比较结果产生致能信号EN，以致能调整电路130。换句话说，校正电路120判断第一信号D1的第一逻辑状态与第二信号D2的第二逻辑状态是否相同。例如，当第一信号D1的第一逻辑状态与第二信号D2的第二逻辑状态相同(即，第一信号D1和第二信号D2均具有高逻辑状态，或者第一信号D1和第二信号D2均具有低逻辑状态)，在一些实施例中，第一信号D1被发送到核心逻辑电路140并且执行步骤210。换言之，当第一信号D1的第一逻辑状态具有与第二信号D2的第二逻辑状态相同的逻辑状态时，校正电路120还用以禁能调整电路130。然而，当第一信号D1的第一逻辑状态不同于第二信号D2的第二逻辑状态(即，第一信号D1具有高逻辑状态且第二信号D2具有低逻辑状态或第一信号D1具有低逻辑状态且第二信号D2具有高逻辑状态)，校正电路120产生致能信号EN以致能调整电路130以及执行步骤260。

另外，根据步骤260，当第一信号D1的第一逻辑状态与第二信号D2的第二逻辑状态不同，调整电路130被致能信号EN致能以产生切换信号SS以导通调整电路130中的至少一个冗余电路。举例而言，在一些实施例中，调整电路130计算第一逻辑状态(即，逻辑1)以及第二信号D2的第二逻辑状态(即，逻辑0)之间的逻辑差，在此逻辑差为1，接着，调整电路130相应地产生切换信号SS以补偿逻辑差。调整电路130的详细操作将在以下段落中讨论。

在执行步骤260之后，在步骤270中，调整电路130被致能以产生调整信号AS至侦测电路110。更进一步说，侦测电路110用于根据调整信号AS被调整以产生经调整后的第一信号D1，然后执行步骤250。举例而言，如上述实施例(即，第一信号D1的第一逻辑状态为逻辑1，第二信号D2的第二逻辑状态为逻辑0)，响应调整信号AS侦测电路110被调整并产生具有逻辑状态为逻辑0的经调整的第一信号D1。之后，执行步骤250，以判断经调整的第一信号D1的第一逻辑状态与第二信号D2的第二逻辑状态是否相同。换句话说，侦测电路110向核心逻辑电路140输出逻辑状态与输入信号IN的初始逻辑状态相同的正确的第一信号D1，以供进一步应用。然而，在一些其他实施例中，在执行步骤270和步骤250之后，通过校正电路120判断经调整的第一信号D1的逻辑状态仍与第二信号D2的第二逻辑状态不同，则持续执行步骤260、步骤250以及步骤270直至第一信号D1的第一逻辑状态与第二信号D2的第二逻辑状态相同。

以上描述的电路的实施例的布置将在以下段落中示出，但本发明不限于此。

请参照图3，图3为根据本发明一实施例所绘示如图1中所示的一种侦测电路110的方块示意图。为了便于理解，图1和图3中的相似元件将被指定为具有相同的图示标记。

如图3所示，侦测电路110包含开关111和转态电路112。开关111的一端与转态电路112耦接。在一些实施例中，转态电路112包含反相器112a和反相器112b。开关111用以响应于通过开关111的栅极端接收到的控制信号在一端接收输入信号IN。转态电路112用以接收来自开关111的输入信号IN，并且将输入信号IN的初始逻辑状态转态以产生第一信号D1。具体而言，在一些实施例中，在接收到具有逻辑状态0的输入信号IN之后，转态电路112输出具有逻辑状态0的第一信号D1。换言之，转态电路112响应于接收到的具有逻辑状态1的输入信号IN而输出具有逻辑状态1的第一信号D1。详细说明之，根据上述实施例，以1.8伏特的电压VDD工作的反相器112a响应于于具有0伏特的输入信号IN(逻辑状态0)，输出具1.8伏特的信号(逻辑状态1)到反向器112b。然后，响应于从反向器112a接收的信号，以1.0伏特的电压VDD操作的反向器112b输出具有0伏特的信号(逻辑状态0)。或者，以1.8伏特的电压VDD工作的反相器112a响应于具有1.8伏特的输入信号(逻辑状态1)，输出具有0伏特的信号(逻辑状态0)到反向器112b。然后，响应于从反向器112a接收的信号，以1.0伏特的电压VDD操作的反向器112b输出具有1.0伏特的信号(逻辑状态1)。此外，在一些实施例中，至少一个拉升晶体管和至少一个下拉晶体管在至少一个拉升晶体管和至少一个下拉晶体管的漏极端处、反相器112a的输出或反相器112b的输出处并联耦接。至少一个拉升晶体管和至少一个下拉晶体管的操作细节将在以下段落中讨论。电压VDD的数值、反向器的逻辑状态、输出信号、以及反向器的配置、至少一个拉升晶体管和至少一个下拉晶体管是为说明性的目的而给出，但本发明不限于此。

请参照图4，图4为根据本发明一实施例所绘示如图1中的逻辑校正装置10中一种校正电路120的方块示意图。如图4所示，校正电路120包含用以执行对第一信号D1和第二信号D2的互斥或运算的互斥或门(exclusive OR gate)121，并且响应于互斥或操作(XORoperation)而输出致能信号EN。说明而言，在一些实施例中，当第一信号D1具有逻辑状态1并且第二信号D2具有逻辑状态1时，互斥或门121输出具有逻辑状态0的致能信号EN，该逻辑状态0用以禁能调整电路130。或者，当第一信号D1的逻辑状态不同于第二信号D2的逻辑状态时，例如，具有逻辑状态1的第一信号D1和具有逻辑状态0的第二信号D2，互斥或门121输出具有逻辑状态1的致能信号EN，该逻辑状态1用以致能调整电路130。

请参照图5，图5为根据本发明一实施例所绘示输入信号IN的电压以及第一信号D1的逻辑状态的图表。如图5所示，点P1、P2、P3和P4表示响应具有一定电压值的输入信号IN的第一信号D1的逻辑状态。说明而言，在转态电路112一般操作的一些实施例中，当输入信号IN具有低于或高于转态电压VT0的电压时，转态电路112输出具有响应于低(0)或高(1)逻辑状态的第一信号D1，如点P1和点P4所示。然而，由于电路中的一些未预见的因素，例如制造过程的波动或不适当的电路设计，在一些实施例中，转态电路112的转态电压被改变并且与预设设置不同。例如，随着转态电路112的转态电压变为小于转态电压VT0的转态电压VT1，当输入信号IN具有小于转态电压VT0的电压时，转态电路112输出具有高逻辑状态的第一信号D1(即，输入信号IN的逻辑状态为低，且该逻辑状态与第二信号D2的逻辑状态相同)，如点P2所示。类似地，在一些其他实施例中，随着转态电路112的转态电压变为大于转态电压VT0的转态电压VT2，当输入信号IN的电压大于转态电压VT0时，转态电路112输出具低逻辑状态的第一信号D1(即，输入信号IN的逻辑状态为高(1)，与第二信号D2的逻辑状态相同)，如点P3所示。

如上所述，在这种情况下，当第一信号D1的逻辑状态不同于第二信号D2的逻辑状态时，调整电路130还用于产生调整电压ΔV作为调整信号AS施加至转态电路112的转态电压。调整电压ΔV用以被施加以调整转态电压，以将第一信号D1的逻辑状态从具有高逻辑值转态为具有低逻辑值或从具有低逻辑值转态为具有高逻辑值。以点P2所示的情况为例，在一些实施例中，将具正电压的调整电压ΔV施加到转态电路112的转态电压，以增大转态电压，使得输入信号IN的电压可以低于转态电压，并且可以产生具有低逻辑状态的经调整的第一信号D1。在点P3所示的实施例中，具负电压的调整电压ΔV被施加到转态电路112的转态电压，以降低转态电压，使得输入信号IN的电压可以高于转态电压使得可产生具有高逻辑状态的经调整的第一信号D1。

应该注意的是，所给出对转态电路112的转态电压的调整的配置是为了说明的目的，转态电路112的各种配置也在本发明的实施范围内。例如，在一些实施例中，转态电压可以是反相器112a或反相器112b的阈值电压。在本实施例中，当第一信号D1的逻辑状态为高且第二信号D2的逻辑状态为低时，具负电压的调整电压ΔV被施加于转态电路112的转态电压，以减小转态电压。类似地，当第一信号D1的逻辑状态为低且第二信号D2的逻辑状态为高时，将具正电压的调整电压ΔV施加于转态电路112的转态电压，以增大转态电压。

请参照图6，图6为根据本发明一实施例所绘示如图1所示逻辑状态校正装置10中的一种调整电路130的方块示意图。如图6所示，调整电路130包含编码器131、拉升电路132和下拉电路133。拉升电路132包含至少一个拉升晶体管，下拉电路133包含至少一个下拉晶体管。在一些实施例中，至少一个拉升晶体管是至少一个p型场效晶体管(field effecttransistor)，并且至少一个下拉晶体管为至少一个n型场效晶体管。说明而言，调整电路130用以通过施加调整电压ΔV作为调整信号AS来调整转态电路112，以在当第一信号D1和第二信号D2的逻辑状态彼此不同以及致能信号EN具有逻辑状态1时，修改第一信号D1的第一逻辑状态。编码器131用以响应于第一信号D1、第二信号D2和致能信号EN产生切换信号SS。在一些实施例中，编码器131可以是任何被实现为编码器的电路。拉升电路132和下拉电路133用以响应于切换信号SS被导通或关断以产生调整电压ΔV。在本发明的一些实施例中，一个操作中的转态电压VT和调整电压ΔV如以下等式(1)和等式(2)表示：

VT(n)＝VT(n-1)+ΔV…(1)

ΔV＝ΔW×VT(n-1)…(2)

ΔW＝η×(Yi-Qi)…(3)

ΔW＝η×(Qi-Yi)…(4)

VT(n)为向在前一次操作的转态电压VT(n-1)施加调整电压ΔV后的转态电压。η是预设的学习率。Qi为第一信号D1的逻辑状态。Yi为第二信号D2的逻辑状态。ΔW为加权因数。

如等式(2)所示，调整电压ΔV依转态电路112的转态电压而定，以及调整电压ΔV等于转态电压乘以加权因数ΔW。此外，如等式(3)和等式(4)所示，编码器131用于计算第一信号D1的逻辑状态Qi与第二信号D2的逻辑状态Yi之间的逻辑差。需要说明的是，当反向器112b运行出现误差时，在编码器131中应用公式(3)进行计算。相反地，当反向器112a运行出现误差时，应用等式(4)。相应地，在一些实施例中，根据逻辑差，通过拉升电路132的晶体管和/或下拉电路133的晶体管调整侦测电路110的转态电路112的转态电压。之后，侦测电路110在判断第一信号D1的第一逻辑状态与第二逻辑状态不同后，产生经调整的第一信号D1。

具体来说，例如，在一些实施例中，当第一信号D1的逻辑状态Qi是1而且第二信号D2的逻辑状态Yi是0时，第一信号D1和第二信号D2之间的逻辑差为-1(即，基于等式(3)，为0的Yi减去为1的Qi等于-1)。拉升电路132以及下拉电路133耦接于反向器112b的输出，同时具有转态电压VT(0)的反向器112b未将自反向器112a接收的逻辑状态1转态成逻辑状态0。预设η为0.1。首先，编码器131产生具有S[0]＝1、S[1]～S[k]＝0的切换信号SS。相应地，第一n型晶体管导通并产生具负电压的调整电压ΔV并施加于转态电压VT(0)上，当一个下拉晶体管导通时，ΔW＝-0.1。在第一次操作后，如果第一信号D1以及第二信号D2之间的逻辑差仍然是-1，编码器131产生具有S[0]～S[1]＝1、S[2]～S[k]＝0的切换信号SS。相应地，第一以及第二n型晶体管导通并产生具负电压的调整电压ΔV施加于转态电压VT(1)上，当两个下拉晶体管导通时，ΔW＝-0.2。在第二次操作后，如果第一信号D1以及第二信号D2之间的逻辑差仍然是-1，编码器131产生具有S[0]～S[2]＝1、S[3]～S[k]＝0的切换信号SS。相应地，第一、第二以及第三n型晶体管导通并产生具负电压的调整电压ΔV施加于转态电压VT(2)上，当三个下拉晶体管导通时，ΔW＝-0.3。换句话说，只要第一信号D1和第二信号D2的逻辑差持续是-1，编码器131会持续产生切换信号SS以启动更多的晶体管去下拉转态电路112的转态电压。

同样地，例如，在一些实施例中，当第一信号D1的逻辑状态Qi是0而且第二信号D2的逻辑状态Yi是1时，第一信号D1和第二信号D2之间的逻辑差为1(即，基于等式(3)，为1的Yi减去为0的Qi等于1)。拉升电路132以及下拉电路133耦接于反向器112b的输出，同时具有转态电压VT(0)的反向器112b未将自反向器112a接收的逻辑状态0转态成逻辑状态1。预设η为0.1。首先，编码器131产生具有S[0]＝0、S[1]～S[k]＝1的切换信号SS。相应地，第一p型晶体管导通并产生具正电压的调整电压ΔV并施加于转态电压VT(0)上，当一个拉升晶体管导通时，ΔW＝0.1。在第一次操作后，如果第一信号D1以及第二信号D2之间的逻辑差仍然是1，编码器131产生具有S[0]～S[1]＝0、S[2]～S[k]＝1的切换信号SS。相应地，第一以及第二p型晶体管导通并产生具正电压的调整电压ΔV施加于转态电压VT(1)上，当两个拉升晶体管导通时，ΔW＝0.2。在第二次操作后，如果第一信号D1以及第二信号D2之间的逻辑差仍然是1，编码器131产生具有S[0]～S[2]＝0、S[3]～S[k]＝1的切换信号SS。相应地，第一、第二以及第三p型晶体管导通并产生具负电压的调整电压ΔV施加于转态电压VT(2)上，当三个下拉晶体管导通时，ΔW＝0.3。换句话说，只要第一信号D1和第二信号D2的逻辑差持续是1，编码器131会持续产生切换信号SS以启动更多的晶体管去拉升转态电路112的转态电压。

此外，在一些其他实施例中，当第一信号D1的逻辑状态Qi是1而且第二信号D2的逻辑状态Yi是0时，第一信号D1和第二信号D2之间的逻辑差为1(即，基于等式(4)，为1的Qi减去为0的Yi等于1)。拉升电路132以及下拉电路133耦接于反向器112a的输出，同时具有转态电压VT(0)的反向器112a未将自开关111接收的逻辑状态0转态成逻辑状态1。预设η为0.1。首先，编码器131产生具有S[0]＝0、S[1]～S[k]＝1的切换信号SS。相应地，第一p型晶体管导通并产生具正电压的调整电压ΔV并施加于转态电压VT(0)上，当一个拉升晶体管导通时，ΔW＝0.1。在第一次操作后，如果第一信号D1以及第二信号D2之间的逻辑差仍然是1，编码器131产生具有S[0]～S[1]＝0、S[2]～S[k]＝1的切换信号SS。相应地，第一以及第二p型晶体管导通并产生具正电压的调整电压ΔV施加于转态电压VT(1)上，当两个拉升晶体管导通时，ΔW＝0.2。在第二次操作后，如果第一信号D1以及第二信号D2之间的逻辑差仍然是1，编码器131产生具有S[0]～S[2]＝0、S[3]～S[k]＝1的切换信号SS。相应地，第一、第二以及第三p型晶体管导通并产生具负电压的调整电压ΔV施加于转态电压VT(2)上，当三个下拉晶体管导通时，ΔW＝0.3。换句话说，只要第一信号D1和第二信号D2的逻辑差持续是1，编码器131会持续产生切换信号SS以启动更多的晶体管去拉升转态电路112的转态电压。

相同地，在一些其他实施例中，当第一信号D1的逻辑状态Qi是0而且第二信号D2的逻辑状态Yi是1时，第一信号D1和第二信号D2之间的逻辑差为-1(即，基于等式(4)，为0的Qi减去为1的Yi等于-1)。拉升电路132以及下拉电路133耦接于反向器112a的输出，同时具有转态电压VT(0)的反向器112a未将自开关111接收的逻辑状态1转态成逻辑状态0。预设η为0.1。首先，编码器131产生具有S[0]＝1、S[1]～S[k]＝0的切换信号SS。相应地，第一n型晶体管导通并产生具负电压的调整电压ΔV并施加于转态电压VT(0)上，当一个下拉晶体管导通时，ΔW＝-0.1。在第一次操作后，如果第一信号D1以及第二信号D2之间的逻辑差仍然是-1，编码器131产生具有S[0]～S[1]＝1、S[2]～S[k]＝0的切换信号SS。相应地，第一以及第二n型晶体管导通并产生具负电压的调整电压ΔV施加于转态电压VT(1)上，当两个下拉晶体管导通时，ΔW＝-0.2。在第二次操作后，如果第一信号D1以及第二信号D2之间的逻辑差仍然是-1，编码器131产生具有S[0]～S[2]＝1、S[3]～S[k]＝0的切换信号SS。相应地，第一、第二以及第三n型晶体管导通并产生具负电压的调整电压ΔV施加于转态电压VT(2)上，当三个下拉晶体管导通时，ΔW＝-0.3。换句话说，只要第一信号D1和第二信号D2的逻辑差持续是-1，编码器131会持续产生切换信号SS以启动更多的晶体管去下拉转态电路112的转态电压。

切换信号SS的配置、操作中的转态电压、被导通的调整电路130中的晶体管的数量和调整电压ΔV是为了说明的目的给出的。调整电路130的各种配置均在本发明的实施范围内。

请参照图7。图7为根据本发明一实施例所绘示的一种逻辑状态校正装置70的方块示意图。在图7的实施例中，为了便于理解，与图1和图6中相同的元件被指定为具有相同的参考标号。为了简洁起见，在此省略了已经详细讨论过的类似元件的具体操作，除非有必要引入与图7中所示的元件的共同操作关系。

与图1所示的实施例相比，如图6所示的编码器131被包含在调整电路130中，而在此编码器131未包含在调整电路130中。如图7所示，编码器131耦接于校正电路120与调整电路130之间。说明而言，在图7的实施例中，通过校正电路120产生的致能信号EN致能编码器131，并将切换信号SS输出至调整电路130，以导通或关断相应的拉升电路132或相应的下拉电路133。

请参照图8。图8为根据本发明一实施例所绘示的一种逻辑状态校正装置80的方块示意图。在图8的实施例中，为了便于理解，用相同的附图标记表示图1和图6中的相同元件。为了简洁起见，在此省略了已经详细讨论过的类似元件的具体操作，除非有必要引入与图8中所示的元件的共同操作关系。

与图1中所示的实施例相比，如图6所示编码器131被包含在调整电路130中，而在此编码器131不包含在调整电路130中。此外，校正电路120的功能集成到编码器131中，如图8所示，编码器131与侦测电路110、调整电路130和核心逻辑电路140耦接。例如，在图8的实施例中，编码器131用以将第一信号D1与第二信号D2进行比较。当第一信号D1的逻辑状态与第二信号D2的逻辑状态不同时，编码器131将切换信号SS输出至调整电路130，以导通或关断相应的拉升电路132或相应的下拉电路133。

总体而论，根据本发明的各个实施例，通过将侦测电路的输出信号与参考信号进行比较，从而调整侦测电路并相应地输出具有正确逻辑状态的经调整的输出信号给后续的核心逻辑电路。

需注意的是，只要不出现矛盾，各个实施例中的图示、实施例、特征和电路可以彼此组合。图示中示出的电路仅仅是示例并且为了简化而简化，并且易于理解，但并不意味着限制本发明。

虽然本发明已以实施方式公开如上，然其并非限定本发明，任何所属领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。

Claims (20)

1.一种逻辑状态校正装置，其特征在于，包含：

侦测电路，用以侦测输入信号的初始逻辑状态，以及所述侦测电路用以响应于所述初始逻辑状态产生具有第一逻辑状态的第一信号；

校正电路，用以将具有所述第一逻辑状态的所述第一信号与由所述校正电路接收的具有第二逻辑状态的第二信号比较，并且所述校正电路用以根据比较结果产生致能信号，其中所述第二信号的所述第二逻辑状态具有与所述输入信号的所述初始逻辑状态相同的逻辑状态；以及

调整电路，当所述第一信号的所述第一逻辑状态和所述第二信号的所述第二逻辑状态不同时，所述调整电路用以被所述致能信号致能以产生调整信号至所述侦测电路；

其中所述侦测电路还用以根据所述调整信号被调整以产生经调整的第一信号。

2.如权利要求1所述的逻辑状态校正装置，其特征在于，还包含：

逻辑电路，与所述侦测电路的输出耦接，所述逻辑电路用以输出参考信号作为所述第二信号。

3.如权利要求1所述的逻辑状态校正装置，其特征在于，所述校正电路包含：

互斥或门，用以执行对所述第一信号以及所述第二信号的互斥或操作。

4.如权利要求1所述的逻辑状态校正装置，其特征在于，当所述第一信号的所述第一逻辑状态和所述第二信号的所述第二逻辑状态相同时，所述校正电路还用以禁能所述调整电路。

5.如权利要求1所述的逻辑状态校正装置，其特征在于，所述侦测电路包含：

转态电路，用以将所述输入信号的所述初始逻辑状态转态以产生所述第一信号；

其中当所述第一信号的所述第一逻辑状态和所述第二信号的所述第二逻辑状态不同时，所述调整电路还用以产生调整电压作为所述调整信号以被施加在所述转态电路的转态电压上。

6.如权利要求5所述的逻辑状态校正装置，其特征在于，当所述第一信号的所述第一逻辑状态具有高逻辑值以及所述第二信号的所述第二逻辑状态具有低逻辑值时，所述调整电压用以被施加以调整所述转态电压以将所述第一信号的所述第一逻辑状态自具有所述高逻辑值转态至具有所述低逻辑值。

7.如权利要求5所述的逻辑状态校正装置，其特征在于，当所述第一信号的所述第一逻辑状态具有低逻辑值以及所述第二信号的所述第二逻辑状态具有高逻辑值时，所述调整电压用以被施加以调整所述转态电压以将所述第一逻辑状态自所述低逻辑值转态至所述高逻辑值。

8.如权利要求5所述的逻辑状态校正装置，其特征在于，所述调整电压依所述转态电路的所述转态电压而定。

9.如权利要求8所述的逻辑状态校正装置，其特征在于，所述调整电路包含至少一个拉升晶体管以及至少一个下拉晶体管，其中所述至少一个拉升晶体管以及所述至少一个下拉晶体管与所述侦测电路耦接，并分别用以拉升所述转态电压或下拉所述转态电压。

10.如权利要求9所述的逻辑状态校正装置，其特征在于，所述调整电路还包含：

编码电路，用以响应于所述第一信号、所述第二信号以及所述致能信号产生切换信号。

11.如权利要求10所述的逻辑状态校正装置，其特征在于，所述至少一个拉升晶体管和/或所述至少一个下拉晶体管还用以响应于所述切换信号被切换成导通或关断以产生所述调整电压。

12.如权利要求11所述的逻辑状态校正装置，其特征在于，所述至少一个拉升晶体管是至少一个p型场效晶体管，以及所述至少一个下拉晶体管是至少一个n型场效晶体管。

13.如权利要求1所述的逻辑状态校正装置，其特征在于，还包含：

编码电路，用以响应于所述第一信号、所述第二信号以及所述致能信号产生切换信号。

14.如权利要求1所述的逻辑状态校正装置，其特征在于，所述侦测电路还包含：

转态电路，用以将所述输入信号的所述初始逻辑状态转态以产生所述第一信号；

其中当所述第一信号的所述第一逻辑状态和所述第二信号的所述第二逻辑状态不同时，所述调整电路还用以通过所述调整信号调整所述转态电路以修改所述第一信号的所述第一逻辑状态。

15.一种逻辑状态校正方法，其特征在于，包含：

通过侦测电路侦测输入信号的初始逻辑状态；

通过所述侦测电路产生具有第一逻辑状态的第一信号，所述第一逻辑状态响应于所述初始逻辑状态；

通过编码电路计算所述第一信号的所述第一逻辑状态与第二逻辑状态之间的逻辑差，所述第二逻辑状态与所述输入信号的所述初始逻辑状态相同；以及

通过多个第一晶体管与多个第二晶体管，根据所述逻辑差通过调整电压调整所述侦测电路中的转态电路的转态电压，其中所述第一信号的所述第一逻辑状态用以根据所述转态电压被修改。

16.如权利要求15所述的逻辑状态校正方法，其特征在于，还包含：

通过校正电路判断所述第一信号的所述第一逻辑状态是否与所述第二逻辑状态相同。

17.如权利要求16所述的逻辑状态校正方法，其特征在于，还包含：

在判断所述第一信号的所述第一逻辑状态不同于所述第二逻辑状态后，通过所述侦测电路产生经调整的第一信号。

18.如权利要求15所述的逻辑状态校正方法，其特征在于，当所述第一信号的所述第一逻辑状态不同于所述第二逻辑状态时，通过校正电路产生致能信号以致能所述编码电路。

19.如权利要求15所述的逻辑状态校正方法，其特征在于，调整所述转态电压包含：

通过所述编码电路根据所述逻辑差产生切换信号；

其中所述多个第一晶体管和所述多个第二晶体管用以响应于所述切换信号被切换成导通或关断。

20.如权利要求19所述的逻辑状态校正方法，其特征在于，还包含：

当所述第一信号的所述第一逻辑状态具有低逻辑值以及所述第二逻辑状态具有高逻辑值时，降低所述转态电压；以及

当所述第一信号的所述第一逻辑状态具有高逻辑值以及所述第二逻辑状态具有低逻辑值时，提升所述转态电压。