TWI716171B - 邏輯狀態校正裝置與邏輯狀態校正方法 - Google Patents

邏輯狀態校正裝置與邏輯狀態校正方法 Download PDF

Info

Publication number
TWI716171B
TWI716171B TW108139124A TW108139124A TWI716171B TW I716171 B TWI716171 B TW I716171B TW 108139124 A TW108139124 A TW 108139124A TW 108139124 A TW108139124 A TW 108139124A TW I716171 B TWI716171 B TW I716171B
Authority
TW
Taiwan
Prior art keywords
signal
logic state
circuit
logic
voltage
Prior art date
Application number
TW108139124A
Other languages
English (en)
Other versions
TW202113859A (zh
Inventor
郝中蓬
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Application granted granted Critical
Publication of TWI716171B publication Critical patent/TWI716171B/zh
Publication of TW202113859A publication Critical patent/TW202113859A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6575—Implementations based on combinatorial logic, e.g. Boolean circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/47—Error detection, forward error correction or error protection, not provided for in groups H03M13/01 - H03M13/37
    • H03M13/49—Unidirectional error detection or correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

本案是關於一種邏輯狀態校正裝置，邏輯狀態校正裝置包含偵測電路、校正電路以及調整電路。偵測電路用以偵測輸入信號的初始邏輯狀態，以及響應於初始邏輯狀態產生具有第一邏輯狀態的第一信號。校正電路用以將具有第一邏輯狀態的第一信號與具有第二邏輯狀態的第二信號比較，並根據比較結果產生致能信號。當第一信號的第一邏輯狀態和第二信號的第二邏輯狀態不同時，調整電路用以被致能信號致能以產生調整信號至偵測電路。偵測電路更用以根據調整信號被調整以產生經調整的第一信號。

Description

邏輯狀態校正裝置與邏輯狀態校正方法
本案是有關於一種邏輯狀態校正裝置，且特別是關於透過調整偵測電路之轉態電壓以校正經偵測之邏輯狀態的裝置。
用以判斷輸入信號之邏輯狀態的偵測電路已被廣泛地應用於邏輯電路或混和訊號電路中。然而，由於不同的因素可能導致透過偵測電路進行的偵測產生錯誤，這些因素如製程差異或不合適的電路設計。如此導致輸入信號的高邏輯狀態被不正確地判斷成低邏輯狀態，或輸入信號的低邏輯狀態被不正確地判斷成高邏輯狀態。
根據本案之一實施例提供一種邏輯狀態校正裝置。邏輯狀態校正裝置包含偵測電路、校正電路以及調整電路。偵測電路用以偵測輸入信號的初始邏輯狀態，以及偵測電路用以響應於初始邏輯狀態產生具有第一邏輯狀態的一第一信號。校正電路用以將具有第一邏輯狀態的第一信號與由校正 電路接收之具有第二邏輯狀態的第二信號比較，並且校正電路用以根據比較結果產生一致能信號，其中第二信號的第二邏輯狀態具有與輸入信號之初始邏輯狀態相同的邏輯狀態。當第一信號的第一邏輯狀態和第二信號的第二邏輯狀態不同時，調整電路用以被致能信號致能以產生調整信號至偵測電路。偵測電路更用以根據調整信號被調整以產生經調整的第一信號。
在一些實施例中，更包含與偵測電路的輸出耦接的邏輯電路，邏輯電路用以輸出參考信號作為第二信號。
在一些實施例中，校正電路包含互斥或閘，互斥或閘用以執行對第一信號以及第二信號的互斥或操作。
在一些實施例中，當第一信號的第一邏輯狀態和第二信號的第二邏輯狀態相同時，校正電路更用以禁能調整電路。
在一些實施例中，偵測電路包含轉態電路，轉態電路用以將輸入信號的初始邏輯狀態轉態以產生第一信號；其中當第一信號的第一邏輯狀態和第二信號的第二邏輯狀態不同時，調整電路更用以產生調整電壓作為調整信號以被施加在轉態電路的轉態電壓上。
在一些實施例中，當第一信號的第一邏輯狀態具有高邏輯值以及第二信號的第二邏輯狀態具有低邏輯值時，調整電壓用以被施加以調整轉態電壓以將第一信號的第一邏輯狀態自具有高邏輯值轉態至具有低邏輯值。
在一些實施例中，調整電壓依轉態電路的轉態電壓而定。
在一些實施例中，調整電路包含至少一拉升電晶體以及至少一下拉電晶體，其中至少一拉升電晶體以及至少一下拉電晶體與偵測電路耦接，並分別用以拉升轉態電壓或下拉轉態電壓。
在一些實施例中，調整電路更包含編碼電路，編碼電路用以響應於第一信號、第二信號以及致能信號產生切換信號。
在一些實施例中，至少一拉升電晶體和/或至少一下拉電晶體更用以響應於切換信號被切換成導通或關斷以產生調整電壓。
在一些實施例中，至少一拉升電晶體是至少一p型場效電晶體(field effect transistor)，以及至少一下拉電晶體是至少一n型場效電晶體。
在一些實施例中，更包含編碼電路，編碼電路用以響應於第一信號、第二信號以及致能信號產生一切換信號。
在一些實施例中，偵測電路更包含轉態電路，轉態電路用以將輸入信號的初始邏輯狀態轉態以產生第一信號；其中當第一信號的第一邏輯狀態和第二信號的第二邏輯狀態不同時，調整電路更用以藉由調整信號調整轉態電路以修改第一信號的第一邏輯狀態。
根據本案之另一些實施例是關於一種邏輯狀態校正方法，此方法包含以下步驟：藉由一偵測電路偵測一輸入信號的一初始邏輯狀態；藉由偵測電路產生具有第一邏輯狀態的第一信號，第一邏輯狀態響應於初始邏輯狀態；藉由編碼電路 計算第一信號的第一邏輯狀態與第二邏輯狀態之間的邏輯差，第二邏輯狀態與輸入信號的初始邏輯狀態相同；以及藉由複數個第一電晶體與複數個第二電晶體，根據邏輯差透過調整電壓調整偵測電路中的轉態電路的轉態電壓，其中第一信號的第一邏輯狀態用以根據第一電壓被修改。
在一些實施例中，邏輯狀態校正方法更包含藉由校正電路判斷第一信號的第一邏輯狀態是否與第二邏輯狀態相同。
在一些實施例中，邏輯狀態校正方法更包含在判斷第一信號的第一邏輯狀態不同於第二邏輯狀態後，藉由偵測電路產生經調整的第一信號。
在一些實施例中，邏輯狀態校正方法其中當第一信號的第一邏輯狀態不同於第二邏輯狀態時，藉由校正電路產生致能信號以致能編碼電路。
在一些實施例中，邏輯狀態校正方法其中調整轉態電壓包含藉由編碼電路根據邏輯差產生切換信號；其中些第一電晶體和些第二電晶體用以響應於切換信號被切換成導通或關斷。
在一些實施例中，邏輯狀態校正方法更包含當第一信號的第一邏輯狀態具有低邏輯值以及第二邏輯狀態具有高邏輯值時，降低轉態電壓；以及當第一信號的第一邏輯狀態具有高邏輯值以及第二邏輯狀態具有低邏輯值時，提升轉態電壓。
應該理解的是，前面的一般描述和下面的詳細描述都是示例性的，並且旨在提供對所要求保護的本案進一步解釋。
為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：
10、70、80‧‧‧邏輯狀態校正裝置
110‧‧‧偵測電路
120‧‧‧校正電路
130‧‧‧調整電路
140‧‧‧核心邏輯電路
IN‧‧‧輸入信號
D1‧‧‧第一信號
D2‧‧‧第二信號
EN‧‧‧致能信號
AS‧‧‧調整信號
20‧‧‧邏輯狀態校正方法
210、220、230、240、250、260、270‧‧‧步驟
111‧‧‧開關
112‧‧‧轉態電路
112a、112b‧‧‧反向器
121‧‧‧互斥或閘
P1、P2、P3、P4‧‧‧點
VT0、VT1、VT2‧‧‧轉態電壓
SS、S[0]~S[k]‧‧‧切換信號
131‧‧‧編碼器
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖為根據本案一實施例所繪示的一種邏輯狀態校正裝置的方塊示意圖；
第2圖為根據本案之一實施例所繪示一種邏輯狀態校正方法的流程圖。；
第3圖為根據本案一實施例所繪示如第1圖中所示之一種偵測電路的方塊示意圖；
第4圖為根據本案一實施例所繪示如第1圖中所示之一種校正電路的方塊示意圖；
第5圖為根據本案一實施例所繪示輸入信號的電壓以及第一信號的邏輯狀態的圖表；
第6圖為根據本案一實施例所繪示如第1圖中所示之一種調整電路的方塊示意圖；
第7圖為根據本案一實施例所繪示的一種邏輯狀態校正裝置的方塊示意圖；以及
第8圖為根據本案一實施例所繪示的一種邏輯狀態校正裝置的方塊示意圖。
以下揭露的內容提供了用於實現所提供主題的不同特徵的許多不同實施例或示例。以下描述組件和佈置的具體示例以簡化本案。當然，這些僅僅是示例，而不是限制性的。例如，在以下描述中在第二特徵以上或之上形成第一特徵可以包含其中第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包含其中可以在第一特徵和第二特徵之間形成附加特徵的實施例，使得第一特徵和第二特徵可以不直接接觸。另外，本案可以在各種示例中重複參考標號和/或字母。該重複是為了簡單和清楚的目的，並且重複其本身並不定規所討論的一些實施例和/或配置之間的關係。
本文中使用的術語通常具有本領域和使用每個術語的特定上下文中的普通含義。在本說明書的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案或本案內容之範圍與意涵。同樣地，本揭示內容亦不僅以於此說明書所示出的各種實施例為限。
儘管這裡可以使用術語「第一」、「第二」等來描述各種元件，但是這些元件不應受這些術語的限制。這些術語用於區分一個元件與另一個元件。例如，第一元件可以被稱為第二元件，並且類似地，第二元件可以被稱為第一元件，而不脫離實施例的範圍。如這裡所使用的，本文中所使用之「與/或」包含一或多個相關聯的項目中的任一者以及所有組合。
本文中使用的術語「包含」、「包括」、「具有」、「具有」等是開放式的並且意味著「包含但不限於」。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
請參照第1圖，第1圖為根據本案一實施例所繪示的一種邏輯狀態校正裝置10的方塊示意圖。如第1圖所示，邏輯狀態校正裝置10包含偵測電路110、校正電路120、調整電路130以及核心邏輯電路140。說明而言，偵測電路110耦接至校正電路120，調整電路130耦接於偵測電路110與校正電路120之間。
在一些實施例中，邏輯狀態校正裝置10和以下邏輯狀態校正裝置70和邏輯狀態校正裝置80可以是動態隨機存取記憶體(Dynamic random access memory，DRAM)、任何其他的數位電路和類比電路，或混合信號電路。但本案不以此為限。
偵測電路110用以為偵測輸入信號IN的邏輯狀態並且相應地產生第一信號D1。校正電路120用以為將第一信號D1與校正電路120接收的第二信號D2進行比較，當第一信號D1的第一邏輯狀態與第二信號D2的第二邏輯狀態不同時，校正電路120產生致能信號EN。調整電路130用以由致能信號EN致能以產生切換信號SS，並且調整電路130用以產生調整信號AS以調整偵測電路110。
請參照第2圖，第2圖為根據本案之一實施例所繪示一種邏輯狀態校正方法20的流程圖。在本案的各種實施例中，邏輯狀態校正方法20可以在第7圖中的邏輯狀態校正裝置 70和/或第8圖中的邏輯狀態校正裝置80上操作。
請同時參照第1圖和第2圖。在邏輯狀態校正方法20的步驟210中，說明而言，如第1圖所示，偵測電路110接收具有初始邏輯狀態的輸入信號IN。例如，輸入信號IN可以是具有例如1.8伏特之高電壓位準的信號或具有例如1.0伏特的低電壓位準的信號。當偵測電路110以一定的閾值電壓工作時，例如1.5伏特，因此，具有1.8伏特之電壓位準的信號的邏輯狀態可以被稱為高邏輯狀態(邏輯1)，並且具有1.0伏特的電壓位準的信號的邏輯狀態可以被稱為低邏輯狀態(邏輯0)。此外，在一些其他實施例中，當偵測電路110以另一閾值電壓(例如，2.0伏特)操作時，則電壓位準為1.8伏特的信號以及電壓位準為1.0伏特的信號的邏輯狀態均可稱為低邏輯狀態。電壓值和對應的邏輯狀態是為了說明的目的給出的，並且可以是取決於實際的實施方式的任何值。本案不以此為限。
在步驟220中，偵測電路110偵測輸入信號IN。如以上實施例所述，具有高邏輯狀態的初始邏輯狀態經偵測電路110偵測到為高邏輯狀態。類似地，具有低邏輯狀態的初始邏輯狀態經偵測電路110偵測到為低邏輯狀態。
之後，在步驟230中，偵測電路110響應於輸入信號IN的初始邏輯狀態產生具有第一邏輯狀態的第一信號D1。例如，如上述實施例，偵測電路110響應於具有高邏輯狀態的初始邏輯狀態產生具有第一邏輯狀態的第一信號D1，其中第一信號D1的邏輯狀態為高邏輯狀態。類似地，偵測電路110響應於具有低邏輯狀態的初始邏輯狀態產生具有第一邏輯狀態 的第一信號D1，其中第一信號D1的邏輯狀態為低邏輯狀態。
在步驟240中，校正電路120接收具有第二邏輯狀態的第二信號D2。在一些實施例中，輸入信號IN也作為第二信號D2發送至校正電路120，其中，第二信號D2具有與輸入信號IN的初始邏輯狀態相同的邏輯狀態。在一些其他實施例中，耦合到偵測電路110之輸出的核心邏輯電路140用以輸出參考信號作為第二信號D2。舉例而言，核心邏輯電路140被設計和具有高邏輯狀態的信號操作，並且相應地，核心邏輯電路140將具有高邏輯狀態的參考信號作為第二信號D2輸出至校正電路120。第二信號D2和參考信號的邏輯狀態是為了說明的目的而給出的，但本案不限於此。
此外，在步驟250中，校正電路120將具有第一邏輯狀態的第一信號D1與具有第二邏輯狀態的第二信號D2進行比較，並且根據比較結果產生致能信號EN，以致能調整電路130。換句話說，校正電路120判斷第一信號D1的第一邏輯狀態與第二信號D2的第二邏輯狀態是否相同。例如，當第一信號D1的第一邏輯狀態與第二信號D2的第二邏輯狀態相同(即，第一信號D1和第二信號D2均具有高邏輯狀態，或者第一信號D1和第二信號D2均具有低邏輯狀態)，在一些實施例中，第一信號D1被發送到核心邏輯電路140並且執行步驟210。換言之，當第一信號D1的第一邏輯狀態具有與第二信號D2的第二邏輯狀態相同的邏輯狀態時，校正電路120更用以禁能調整電路130。然而，當第一信號D1的第一邏輯狀態不同於第二信號D2的第二邏輯狀態(即，第一信號D1具有高邏輯狀 態且第二信號D2具有低邏輯狀態或第一信號D1具有低邏輯狀態且第二信號D2具有高邏輯狀態)，校正電路120產生致能信號EN以致能調整電路130以及執行步驟260。
另外，根據步驟260，當第一信號D1的第一邏輯狀態與第二信號D2的第二邏輯狀態不同，調整電路130被致能信號EN致能以產生切換信號SS以導通調整電路130中的至少一個冗餘電路。舉例而言，在一些實施例中，調整電路130計算第一邏輯狀態(即，邏輯1)以及第二信號D2的第二邏輯狀態(即，邏輯0)之間的邏輯差，在此邏輯差為1，接著，調整電路130相應地產生切換信號SS以補償邏輯差。調整電路130的詳細操作將在以下段落中討論。
在執行步驟260之後，在步驟270中，調整電路130被致能以產生調整信號AS至偵測電路110。更進一步說，偵測電路110用於根據調整信號AS被調整以產生經調整後的第一信號D1，然後執行步驟250。舉例而言，如上述實施例(即，第一信號D1的第一邏輯狀態為邏輯1，第二信號D2的第二邏輯狀態為邏輯0)，響應調整信號AS偵測電路110被調整並產生具有邏輯狀態為邏輯0的經調整的第一信號D1。之後，執行步驟250，以判斷經調整的第一信號D1的第一邏輯狀態與第二信號D2的第二邏輯狀態是否相同。換句話說，偵測電路110向核心邏輯電路140輸出邏輯狀態與輸入信號IN的初始邏輯狀態相同的正確的第一信號D1，以供進一步應用。然而，在一些其他實施例中，在執行步驟270和步驟250之後，透過校正電路120判斷經調整的第一信號D1的邏輯狀態仍與第二 信號D2的第二邏輯狀態不同，則持續執行步驟260、步驟250以及步驟270直至第一信號D1的第一邏輯狀態與第二信號D2的第二邏輯狀態相同。
以上描述的電路的實施例的佈置將在以下段落中示出，但本案不限於此。
請參照第3圖，第3圖為根據本案一實施例所繪示如第1圖中所示之一種偵測電路110的方塊示意圖。為了便於理解，第1圖和第3圖中的相似元件將被指定為具有相同的圖示標記。
如第3圖所示，偵測電路110包含開關111和轉態電路112。開關111的一端與轉態電路112耦接。在一些實施例中，轉態電路112包含反相器112a和反相器112b。開關111用以響應於透過開關111的閘極端接收到的控制信號在一端接收輸入信號IN。轉態電路112用以接收來自開關111的輸入信號IN，並且將輸入信號IN的初始邏輯狀態轉態以產生第一信號D1。具體而言，在一些實施例中，在接收到具有邏輯狀態0的輸入信號IN之後，轉態電路112輸出具有邏輯狀態0的第一信號D1。換言之，轉態電路112響應於接收到的具有邏輯狀態1的輸入信號IN而輸出具有邏輯狀態1的第一信號D1。詳細說明之，根據上述實施例，以1.8伏特之電壓VDD工作的反相器112a響應於於具有0伏特的輸入信號IN(邏輯狀態0)，輸出具1.8伏特的信號(邏輯狀態1)到反向器112b。然後，響應於從反向器112a接收的信號，以1.0伏特之電壓VDD操作的反向器112b輸出具有0伏特的信號(邏輯狀態0)。或者，以1.8伏 特之電壓VDD工作的反相器112a響應於具有1.8伏特的輸入信號(邏輯狀態1)，輸出具有0伏特的信號(邏輯狀態0)到反向器112b。然後，響應於從反向器112a接收的信號，以1.0伏特的電壓VDD操作的反向器112b輸出具有1.0伏特的信號(邏輯狀態1)。此外，在一些實施例中，至少一個拉升電晶體和至少一個下拉電晶體在至少一個拉升電晶體和至少一個下拉電晶體的汲極端處、反相器112a的輸出或反相器112b的輸出處並聯耦接。至少一個拉升電晶體和至少一個下拉電晶體的操作細節將在以下段落中討論。電壓VDD的數值、反向器的邏輯狀態、輸出信號、以及反向器的配置、至少一個拉升電晶體和至少一個下拉電晶體是為說明性的目的而給出，但本案不限於此。
請參照第4圖，第4圖為根據本案一實施例所繪示如第1圖中之邏輯校正裝置10中一種校正電路120的方塊示意圖。如第4圖所示，校正電路120包含用以執行對第一信號D1和第二信號D2的互斥或運算的互斥或閘(exclusive OR gate)121，並且響應於互斥或操作(XOR operation)而輸出致能信號EN。說明而言，在一些實施例中，當第一信號D1具有邏輯狀態1並且第二信號D2具有邏輯狀態1時，互斥或閘121輸出具有邏輯狀態0的致能信號EN，該邏輯狀態0用以禁能調整電路130。或者，當第一信號D1的邏輯狀態不同於第二信號D2的邏輯狀態時，例如，具有邏輯狀態1的第一信號D1和具有邏輯狀態0的第二信號D2，互斥或閘121輸出具有邏輯狀態1的致能信號EN，該邏輯狀態1用以致能調整電路130。
請參照第5圖，第5圖為根據本案一實施例所繪示輸入信號IN的電壓以及第一信號D1的邏輯狀態的圖表。如第5圖所示，點P1、P2、P3和P4表示響應具有一定電壓值之輸入信號IN的第一信號D1的邏輯狀態。說明而言，在轉態電路112一般操作的一些實施例中，當輸入信號IN具有低於或高於轉態電壓VT0的電壓時，轉態電路112輸出具有響應於低(0)或高(1)邏輯狀態的第一信號D1，如點P1和點P4所示。然而，由於電路中的一些未預見的因素，例如製造過程的波動或不適當的電路設計，在一些實施例中，轉態電路112的轉態電壓被改變並且與預設設置不同。例如，隨著轉態電路112的轉態電壓變為小於轉態電壓VT0的轉態電壓VT1，當輸入信號IN具有小於轉態電壓VT0的電壓時，轉態電路112輸出具有高邏輯狀態的第一信號D1(即，輸入信號IN的邏輯狀態為低，且該邏輯狀態與第二信號D2的邏輯狀態相同)，如點P2所示。類似地，在一些其他實施例中，隨著轉態電路112的轉態電壓變為大於轉態電壓VT0的轉態電壓VT2，當輸入信號IN的電壓大於轉態電壓VT0時，轉態電路112輸出具低邏輯狀態的第一信號D1(即，輸入信號IN的邏輯狀態為高(1)，與第二信號D2的邏輯狀態相同)，如點P3所示。
如上所述，在這種情況下，當第一信號D1的邏輯狀態不同於第二信號D2的邏輯狀態時，調整電路130更用於產生調整電壓△V作為調整信號AS施加至轉態電路112的轉態電壓。調整電壓△V用以被施加以調整轉態電壓，以將第一信號D1的邏輯狀態從具有高邏輯值轉態為具有低邏輯值或從具有 低邏輯值轉態為具有高邏輯值。以點P2所示的情況為例，在一些實施例中，將具正電壓的調整電壓△V施加到轉態電路112的轉態電壓，以增大轉態電壓，使得輸入信號IN的電壓可以低於轉態電壓，並且可以產生具有低邏輯狀態的經調整的第一信號D1。在點P3所示的實施例中，具負電壓的調整電壓△V被施加到轉態電路112的轉態電壓，以降低轉態電壓，使得輸入信號IN的電壓可以高於轉態電壓使得可產生具有高邏輯狀態的經調整的第一信號D1。
應該注意的是，所給出對轉態電路112的轉態電壓的調整的配置是為了說明的目的，轉態電路112的各種配置也在本案的實施範圍內。例如，在一些實施例中，轉態電壓可以是反相器112a或反相器112b的閾值電壓。在本實施例中，當第一信號D1的邏輯狀態為高且第二信號D2的邏輯狀態為低時，具負電壓的調整電壓△V被施加於轉態電路112的轉態電壓，以減小轉態電壓。類似地，當第一信號D1的邏輯狀態為低且第二信號D2的邏輯狀態為高時，將具正電壓的調整電壓△V施加於轉態電路112的轉態電壓，以增大轉態電壓。
請參照第6圖，第6圖為根據本案一實施例所繪示如第1圖所示邏輯狀態校正裝置10中的一種調整電路130的方塊示意圖。如第6圖所示，調整電路130包含編碼器131、拉升電路132和下拉電路133。拉升電路132包含至少一個拉升電晶體，下拉電路133包含至少一個下拉電晶體。在一些實施例中，至少一個拉升電晶體是至少一個p型場效電晶體(field effect transistor)，並且至少一個下拉電晶體為至少一個n型場效電 晶體。說明而言，調整電路130用以透過施加調整電壓△V作為調整信號AS來調整轉態電路112，以在當第一信號D1和第二信號D2的邏輯狀態彼此不同以及致能信號EN具有邏輯狀態1時，修改第一信號D1的第一邏輯狀態。編碼器131用以響應於第一信號D1、第二信號D2和致能信號EN產生切換信號SS。在一些實施例中，編碼器131可以是任何被實現為編碼器的電路。拉升電路132和下拉電路133用以響應於切換信號SS被導通或關斷以產生調整電壓△V。在本案的一些實施例中，一個操作中的轉態電壓VT和調整電壓△V如以下等式(1)和等式(2)表示：
VT(n)=VT(n-1)+△V...(1)
△V=△W×VT(n-1)...(2)
△W=η×(Yi-Qi)...(3)
△W=η×(Qi-Yi)...(4)VT(n)為向在前一次操作之轉態電壓VT(n-1)施加調整電壓△V後的轉態電壓。η是預設的學習率。Qi為第一信號D1的邏輯狀態。Yi為第二信號D2的邏輯狀態。△W為加權因數。
如等式(2)所示，調整電壓△V依轉態電路112的轉態電壓而定，以及調整電壓△V等於轉態電壓乘以加權因數△W。此外，如等式(3)和等式(4)所示，編碼器131用於計算第一信號D1的邏輯狀態Qi與第二信號D2的邏輯狀態Yi之間的邏輯差。需要說明的是，當反向器112b運行出現誤差時，在編碼器131中應用公式(3)進行計算。相反地，當反向器112a運行出現誤差時，應用等式(4)。相應地，在一 些實施例中，根據邏輯差，透過拉升電路132的電晶體和/或下拉電路133的電晶體調整偵測電路110的轉態電路112的轉態電壓。之後，偵測電路110在判斷第一信號D1的第一邏輯狀態與第二邏輯狀態不同後，產生經調整的第一信號D1。
具體來說，例如，在一些實施例中，當第一信號D1的邏輯狀態Qi是1而且第二信號D2的邏輯狀態Yi是0時，第一信號D1和第二信號D2之間的邏輯差為-1(即，基於等式(3)，為0的Yi減去為1的Qi等於-1)。拉升電路132以及下拉電路133耦接於反向器112b的輸出，同時具有轉態電壓VT(0)的反向器112b未將自反向器112a接收之邏輯狀態1轉態成邏輯狀態0。預設η為0.1。首先，編碼器131產生具有S[0]=1、S[1]~S[k]=0的切換信號SS。相應地，第一n型電晶體導通並產生具負電壓的調整電壓△V並施加於轉態電壓VT(0)上，當一個下拉電晶體導通時，△W=-0.1。在第一次操作後，如果第一信號D1以及第二信號D2之間的邏輯差仍然是-1，編碼器131產生具有S[0]~S[1]=1、S[2]~S[k]=0的切換信號SS。相應地，第一以及第二n型電晶體導通並產生具負電壓的調整電壓△V施加於轉態電壓VT(1)上，當兩個下拉電晶體導通時，△W=-0.2。在第二次操作後，如果第一信號D1以及第二信號D2之間的邏輯差仍然是-1，編碼器131產生具有S[0]~S[2]=1、S[3]~S[k]=0的切換信號SS。相應地，第一、第二以及第三n型電晶體導通並產生具負電壓的調整電壓△V施加於轉態電壓VT(2)上，當三個下拉電晶體導通時，△W=-0.3。換句話說，只要第一信號D1和第二信號D2的邏輯 差持續是-1，編碼器131會持續產生切換信號SS以啟動更多的電晶體去下拉轉態電路112的轉態電壓。
同樣地，例如，在一些實施例中，當第一信號D1的邏輯狀態Qi是0而且第二信號D2的邏輯狀態Yi是1時，第一信號D1和第二信號D2之間的邏輯差為1(即，基於等式(3)，為1的Yi減去為0的Qi等於1)。拉升電路132以及下拉電路133耦接於反向器112b的輸出，同時具有轉態電壓VT(0)的反向器112b未將自反向器112a接收之邏輯狀態0轉態成邏輯狀態1。預設η為0.1。首先，編碼器131產生具有S[0]=0、S[1]~S[k]=1的切換信號SS。相應地，第一p型電晶體導通並產生具正電壓的調整電壓△V並施加於轉態電壓VT(0)上，當一個拉升電晶體導通時，△W=0.1。在第一次操作後，如果第一信號D1以及第二信號D2之間的邏輯差仍然是1，編碼器131產生具有S[0]~S[1]=0、S[2]~S[k]=1的切換信號SS。相應地，第一以及第二p型電晶體導通並產生具正電壓的調整電壓△V施加於轉態電壓VT(1)上，當兩個拉升電晶體導通時，△W=0.2。在第二次操作後，如果第一信號D1以及第二信號D2之間的邏輯差仍然是1，編碼器131產生具有S[0]~S[2]=0、S[3]~S[k]=1的切換信號SS。相應地，第一、第二以及第三p型電晶體導通並產生具負電壓的調整電壓△V施加於轉態電壓VT(2)上，當三個下拉電晶體導通時，△W=0.3。換句話說，只要第一信號D1和第二信號D2的邏輯差持續是1，編碼器131會持續產生切換信號SS以啟動更多的電晶體去拉升轉態電路112的轉態電壓。
此外，在一些其他實施例中，當第一信號D1的邏輯狀態Qi是1而且第二信號D2的邏輯狀態Yi是0時，第一信號D1和第二信號D2之間的邏輯差為1(即，基於等式(4)，為1的Qi減去為0的Yi等於1)。拉升電路132以及下拉電路133耦接於反向器112a的輸出，同時具有轉態電壓VT(0)的反向器112a未將自開關111接收之邏輯狀態0轉態成邏輯狀態1。預設η為0.1。首先，編碼器131產生具有S[0]=0、S[1]~S[k]=1的切換信號SS。相應地，第一p型電晶體導通並產生具正電壓的調整電壓△V並施加於轉態電壓VT(0)上，當一個拉升電晶體導通時，△W=0.1。在第一次操作後，如果第一信號D1以及第二信號D2之間的邏輯差仍然是1，編碼器131產生具有S[0]~S[1]=0、S[2]~S[k]=1的切換信號SS。相應地，第一以及第二p型電晶體導通並產生具正電壓的調整電壓△V施加於轉態電壓VT(1)上，當兩個拉升電晶體導通時，△W=0.2。在第二次操作後，如果第一信號D1以及第二信號D2之間的邏輯差仍然是1，編碼器131產生具有S[0]~S[2]=0、S[3]~S[k]=1的切換信號SS。相應地，第一、第二以及第三p型電晶體導通並產生具負電壓的調整電壓△V施加於轉態電壓VT(2)上，當三個下拉電晶體導通時，△W=0.3。換句話說，只要第一信號D1和第二信號D2的邏輯差持續是1，編碼器131會持續產生切換信號SS以啟動更多的電晶體去拉升轉態電路112的轉態電壓。
相同地，在一些其他實施例中，當第一信號D1的邏輯狀態Qi是0而且第二信號D2的邏輯狀態Yi是1時，第一 信號D1和第二信號D2之間的邏輯差為-1(即，基於等式(4)，為0的Qi減去為1的Yi等於-1)。拉升電路132以及下拉電路133耦接於反向器112a的輸出，同時具有轉態電壓VT(0)的反向器112a未將自開關111接收之邏輯狀態1轉態成邏輯狀態0。預設η為0.1。首先，編碼器131產生具有S[0]=1、S[1]~S[k]=0的切換信號SS。相應地，第一n型電晶體導通並產生具負電壓的調整電壓△V並施加於轉態電壓VT(0)上，當一個下拉電晶體導通時，△W=-0.1。在第一次操作後，如果第一信號D1以及第二信號D2之間的邏輯差仍然是-1，編碼器131產生具有S[0]~S[1]=1、S[2]~S[k]=0的切換信號SS。相應地，第一以及第二n型電晶體導通並產生具負電壓的調整電壓△V施加於轉態電壓VT(1)上，當兩個下拉電晶體導通時，△W=-0.2。在第二次操作後，如果第一信號D1以及第二信號D2之間的邏輯差仍然是-1，編碼器131產生具有S[0]~S[2]=1、S[3]~S[k]=0的切換信號SS。相應地，第一、第二以及第三n型電晶體導通並產生具負電壓的調整電壓△V施加於轉態電壓VT(2)上，當三個下拉電晶體導通時，△W=-0.3。換句話說，只要第一信號D1和第二信號D2的邏輯差持續是-1，編碼器131會持續產生切換信號SS以啟動更多的電晶體去下拉轉態電路112的轉態電壓。
切換信號SS的配置、操作中的轉態電壓、被導通的調整電路130中的電晶體的數量和調整電壓△V是為了說明的目的給出的。調整電路130的各種配置均在本案的實施範圍內。
請參照第7圖。第7圖為根據本案一實施例所繪示的一種邏輯狀態校正裝置70的方塊示意圖。在第7圖的實施例中，為了便於理解，與第1圖和第6圖中相同的元件被指定為具有相同的參考標號。為了簡潔起見，在此省略了已經詳細討論過的類似元件的具體操作，除非有必要引入與第7圖中所示的元件的共同操作關係。
與第1圖所示的實施例相比，如第6圖所示的編碼器131被包含在調整電路130中，而在此編碼器131未包含在調整電路130中。如第7圖所示，編碼器131耦接於校正電路120與調整電路130之間。說明而言，在第7圖的實施例中，透過校正電路120產生的致能信號EN致能編碼器131，並將切換信號SS輸出至調整電路130，以導通或關斷相應的拉升電路132或相應的下拉電路133。
請參照第8圖。第8圖為根據本案一實施例所繪示的一種邏輯狀態校正裝置80的方塊示意圖。在第8圖的實施例中，為了便於理解，用相同的附圖標記表示第1圖和第6圖中的相同元件。為了簡潔起見，在此省略了已經詳細討論過的類似元件的具體操作，除非有必要引入與第8圖中所示的元件的共同操作關係。
與第1圖中所示的實施例相比，如第6圖所示編碼器131被包含在調整電路130中，而在此編碼器131不包含在調整電路130中。此外，校正電路120的功能集成到編碼器131中，如第8圖所示，編碼器131與偵測電路110、調整電路130和核心邏輯電路140耦接。例如，在第8圖的實施例中，編碼 器131用以將第一信號D1與第二信號D2進行比較。當第一信號D1的邏輯狀態與第二信號D2的邏輯狀態不同時，編碼器131將切換信號SS輸出至調整電路130，以導通或關斷相應的拉升電路132或相應的下拉電路133。
總體而論，根據本案的各個實施例，透過將偵測電路的輸出信號與參考信號進行比較，從而調整偵測電路並相應地輸出具有正確邏輯狀態的經調整的輸出信號給後續的核心邏輯電路。
需注意的是，只要不出現矛盾，各個實施例中的圖示、實施例、特徵和電路可以彼此組合。圖示中示出的電路僅僅是示例並且為了簡化而簡化，並且易於理解，但並不意味著限制本案。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
10:邏輯狀態校正裝置
110:偵測電路
120:校正電路
130:調整電路
140:核心邏輯電路
IN:輸入信號
D1:第一信號
D2:第二信號
EN:致能信號
AS:調整信號

Claims (20)

  1. 一種邏輯狀態校正裝置，包含：一偵測電路，用以偵測一輸入信號的一初始邏輯狀態，以及該偵測電路用以響應於該初始邏輯狀態產生具有一第一邏輯狀態的一第一信號；一校正電路，用以將具有該第一邏輯狀態的該第一信號與由該校正電路接收之具有一第二邏輯狀態的一第二信號比較，並且該校正電路用以根據比較結果產生一致能信號，其中該第二信號的該第二邏輯狀態具有與該輸入信號之該初始邏輯狀態相同的邏輯狀態；以及一調整電路，當該第一信號的該第一邏輯狀態和該第二信號的該第二邏輯狀態不同時，該調整電路用以被該致能信號致能以產生一調整信號至該偵測電路，其中該偵測電路更用以根據該調整信號被調整以產生一經調整的第一信號。
  2. 如請求項1所述的邏輯狀態校正裝置，更包含：一邏輯電路，與該偵測電路的一輸出耦接，該邏輯電路用以輸出一參考信號作為該第二信號。
  3. 如請求項1所述的邏輯狀態校正裝置，其中該校正電路包含：一互斥或閘，用以執行對該第一信號以及該第二信號的 一互斥或操作。
  4. 如請求項1所述的邏輯狀態校正裝置，其中當該第一信號的該第一邏輯狀態和該第二信號的該第二邏輯狀態相同時，該校正電路更用以禁能該調整電路。
  5. 如請求項1所述的邏輯狀態校正裝置，該偵測電路包含：一轉態電路，用以將該輸入信號的該初始邏輯狀態轉態以產生該第一信號；其中當該第一信號的該第一邏輯狀態和該第二信號的該第二邏輯狀態不同時，該調整電路更用以產生一調整電壓作為該調整信號以被施加在該轉態電路的一轉態電壓上。
  6. 如請求項5所述的邏輯狀態校正裝置，其中當該第一信號的該第一邏輯狀態具有一高邏輯值以及該第二信號的該第二邏輯狀態具有一低邏輯值時，該調整電壓用以被施加以調整該轉態電壓以將該第一信號的該第一邏輯狀態自具有該高邏輯值轉態至具有該低邏輯值。
  7. 如請求項5所述的邏輯狀態校正裝置，其中當該第一信號的該第一邏輯狀態具有一低邏輯值以及該第二信號的該第二邏輯狀態具有一高邏輯值時，該調整電壓用以被施加以調整該轉態電壓以將該第一邏輯狀態自該低邏輯值轉態至該高邏輯值。
  8. 如請求項5所述的邏輯狀態校正裝置，其中該調整電壓依該轉態電路的該轉態電壓而定。
  9. 如請求項8所述的邏輯狀態校正裝置，其中該調整電路包含至少一拉升電晶體以及至少一下拉電晶體，其中該至少一拉升電晶體以及該至少一下拉電晶體與該偵測電路耦接，並分別用以拉升該轉態電壓或下拉該轉態電壓。
  10. 如請求項9所述的邏輯狀態校正裝置，其中該調整電路更包含：一編碼電路，用以響應於該第一信號、該第二信號以及該致能信號產生一切換信號。
  11. 如請求項10所述的邏輯狀態校正裝置，其中該至少一拉升電晶體和/或該至少一下拉電晶體更用以響應於該切換信號被切換成導通或關斷以產生該調整電壓。
  12. 如請求項11所述的邏輯狀態校正裝置，其中：該至少一拉升電晶體是至少一p型場效電晶體(field effect transistor)，以及該至少一下拉電晶體是至少一n型場效電晶體。
  13. 如請求項1所述的邏輯狀態校正裝置，更包含：一編碼電路，用以響應於該第一信號、該第二信號以及該致能信號產生一切換信號。
  14. 如請求項1所述的邏輯狀態校正裝置，其中該偵測電路更包含：一轉態電路，用以將該輸入信號的該初始邏輯狀態轉態以產生該第一信號；其中當該第一信號的該第一邏輯狀態和該第二信號的該第二邏輯狀態不同時，該調整電路更用以藉由該調整信號調整該轉態電路以修改該第一信號的該第一邏輯狀態。
  15. 一種邏輯狀態校正方法，包含：藉由一偵測電路偵測一輸入信號的一初始邏輯狀態；藉由該偵測電路產生具有一第一邏輯狀態的一第一信號，該第一邏輯狀態響應於該初始邏輯狀態；藉由一編碼電路計算該第一信號的該第一邏輯狀態與一第二邏輯狀態之間的一邏輯差，該第二邏輯狀態與該輸入信號的該初始邏輯狀態相同；以及藉由複數個第一電晶體與複數個第二電晶體，根據該邏輯差透過一調整電壓調整該偵測電路中的一轉態電路的一轉態電壓，其中該第一信號的該第一邏輯狀態用以根據該第一電壓被修改。
  16. 如請求項15所述的邏輯狀態校正方法，更包含：藉由一校正電路判斷該第一信號的該第一邏輯狀態是否與該第二邏輯狀態相同。
  17. 如請求項16所述的邏輯狀態校正方法，更包含：在判斷該第一信號的該第一邏輯狀態不同於該第二邏輯狀態後，藉由該偵測電路產生一經調整的第一信號。
  18. 如請求項15所述的邏輯狀態校正方法，其中當該第一信號的該第一邏輯狀態不同於該第二邏輯狀態時，藉由一校正電路產生一致能信號以致能該編碼電路。
  19. 如請求項15所述的邏輯狀態校正方法，其中調整該轉態電壓包含：藉由該編碼電路根據該邏輯差產生一切換信號；其中該些第一電晶體和該些第二電晶體用以響應於該切換信號被切換成導通或關斷。
  20. 如請求項19所述的邏輯狀態校正方法，更包含：當該第一信號的該第一邏輯狀態具有一低邏輯值以及該 第二邏輯狀態具有一高邏輯值時，降低該轉態電壓；以及當該第一信號的該第一邏輯狀態具有該高邏輯值以及該第二邏輯狀態具有該低邏輯值時，提升該轉態電壓。
TW108139124A 2019-09-26 2019-10-29 邏輯狀態校正裝置與邏輯狀態校正方法 TWI716171B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/583,284 US10985783B1 (en) 2019-09-26 2019-09-26 Correction device
US16/583,284 2019-09-26

Publications (2)

Publication Number Publication Date
TWI716171B true TWI716171B (zh) 2021-01-11
TW202113859A TW202113859A (zh) 2021-04-01

Family

ID=75030237

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108139124A TWI716171B (zh) 2019-09-26 2019-10-29 邏輯狀態校正裝置與邏輯狀態校正方法

Country Status (3)

Country Link
US (1) US10985783B1 (zh)
CN (1) CN112562773B (zh)
TW (1) TWI716171B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829356B (zh) * 2021-12-13 2024-01-11 群創光電股份有限公司 電子裝置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791479B2 (en) * 2001-03-30 2004-09-14 Visteon Global Technologies, Inc. System for logic state detection
US6954373B2 (en) * 2003-06-27 2005-10-11 Hewlett-Packard Development Company, L.P. Apparatus and method for determining the logic state of a magnetic tunnel junction memory device
US20190213119A1 (en) * 2018-01-10 2019-07-11 Arizona Board Of Regents On Behalf Of Arizona State University Non-volatile logic device for energy-efficient logic state restoration

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4896244A (en) * 1987-03-23 1990-01-23 General Dynamics Electronics Division Feed forward compensation circuitry and switching logic driver with overcurrent protection incorporating same
KR100203399B1 (ko) * 1996-09-05 1999-06-15 윤종용 반도체 장치의 에러코드 보정회로
KR100567908B1 (ko) * 2004-12-30 2006-04-05 주식회사 하이닉스반도체 반도체 소자의 보정 회로 및 그 구동 방법
CN100462888C (zh) * 2005-07-21 2009-02-18 群联电子股份有限公司 侦测调整电路
US7986171B2 (en) * 2008-10-21 2011-07-26 Himax Technologies Limited Mixed-voltage I/O buffer
ITTO20090334A1 (it) * 2009-04-28 2010-10-29 St Microelectronics Srl Dispositivo e metodo di protezione da disturbi per un segnale digitale
US8462906B1 (en) * 2011-09-15 2013-06-11 Altera Corporation Apparatus and methods for detection and correction of transmitter duty cycle distortion
US9543959B1 (en) * 2015-10-21 2017-01-10 Microsoft Technology Licensing, Llc Phase-mode based superconducting logic

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791479B2 (en) * 2001-03-30 2004-09-14 Visteon Global Technologies, Inc. System for logic state detection
US6954373B2 (en) * 2003-06-27 2005-10-11 Hewlett-Packard Development Company, L.P. Apparatus and method for determining the logic state of a magnetic tunnel junction memory device
US20190213119A1 (en) * 2018-01-10 2019-07-11 Arizona Board Of Regents On Behalf Of Arizona State University Non-volatile logic device for energy-efficient logic state restoration

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829356B (zh) * 2021-12-13 2024-01-11 群創光電股份有限公司 電子裝置

Also Published As

Publication number Publication date
US20210099189A1 (en) 2021-04-01
US10985783B1 (en) 2021-04-20
TW202113859A (zh) 2021-04-01
CN112562773A (zh) 2021-03-26
CN112562773B (zh) 2024-08-09

Similar Documents

Publication Publication Date Title
US7940103B2 (en) Duty cycle correction systems and methods
US7288967B2 (en) Differential output driver and semiconductor device having the same
US20060255831A1 (en) Methods and apparatus for adaptively adjusting a data receiver
KR100929824B1 (ko) 반도체 소자
JP3798275B2 (ja) デュティサイクル検出回路及びデュティサイクル補正回路
US20120081160A1 (en) Delay locked loop circuit of semiconductor memory apparatus
US9425795B2 (en) Circuit and method for detection and compensation of transistor mismatch
KR20090120102A (ko) 듀티비 보정회로
US12063042B2 (en) Duty cycle correction device and method
TWI716171B (zh) 邏輯狀態校正裝置與邏輯狀態校正方法
US9264029B2 (en) Clock cycle compensator and the method thereof
US8330517B1 (en) Bistable circuit with metastability resistance
US8836370B2 (en) Semiconductor apparatus
US8319535B2 (en) Delay locked loop
US20030128061A1 (en) Method and logic/memory module for correcting the duty cycle of at least one control/reference signal
US7170329B2 (en) Current comparator with hysteresis
TW202226753A (zh) 電流導向式比較器與電容控制方法
US11074948B2 (en) Semiconductor device and memory system
TW202013892A (zh) 比較器電路系統
TWI734339B (zh) 用於將非同步訊號轉換為同步訊號的同步電路以及疊接同步電路
US8804456B1 (en) Delay locked loop (DLL) system for a memory device with wide operating frequency via a variable supply applied to a delay line
KR102101003B1 (ko) 유사 차동 풀스윙 듀티 사이클 보정기 및 그 제어방법
KR20100078223A (ko) 반도체 메모리 장치의 음 전압 감지 회로
TWI802235B (zh) 具有自校正的數位緩衝器裝置
KR100766378B1 (ko) 반도체 메모리의 파워 오프 모드 제어장치 및 방법