KR100203399B1 - 반도체 장치의 에러코드 보정회로 - Google Patents

Abstract

본 발명은 여러가지 오차에 의해 비교기 어레이로부터 발생된 에러 신호를 보정하기 위한 반도체 장치의 에러코드 보정회로에 관한 것이다. 이러한 회로에 의하면, 복수개의 비교기들로 구성된 비교기 어레이로부터 잘못된 신호가 출력되더라도 반전 수단, 제 2 인코더, 그리고 가산기로 이루어진 보정부를 통해 정상 동작시와 동일한 신호로 보정하여 출력할 수 있다. 이로서, 상기 비교기 어레이로부터 잘못된 신호가 출력될 경우 반도체 장치에 오동작이 유발되는 것을 방지할 수 있다.

Description

반도체 장치의 에러코드 보정회로.(a circuit of compensating an error code of semiconductor device)

본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 여러가지 오차에 의해 비교기 어레이로부터 발생된 에러 신호를 보정하기 위한 반도체 장치의 에러코드 보정회로에 관한 것이다.

일반적으로, 비교기들로 이루어진 비교기 어레이에 의해 비교된 신호를 이용하는 인코더는 상기 각 비교기들의 오프셋 오차(offset difference), 타이밍 오차 그리고 비대칭(mismatching)등에 의해 원하는 신호와는 다른 잘못된 신호가 출력되는 경우가 발생하게 된다. 상기 오프셋 오차라는 것은 출력이 영(zero, 0)이 되는 입력 신호를 제로 코드라 할때 상기 제로 코드 입력시의 출력을 의미한다. 도 1에 도시된 바와같이, 반도체 장치에 있어서 복수개의 비교기들로 이루어진 비교기 어레이(10)는 외부로부터 인가되는 소정 신호(signal)를 입력 받아 이에 응답하여 상기 각 비교기를 통해 비교된 서멀 코드 신호(00111)를 출력한다. 복수개의 로직들로 이루어진 로직 회로(20)는 상기 비교기 어레이(10)로부터 출력된 서멀 코드 신호(00111)를 입력 받아 이에 응답하여 세그먼트 코드 신호(00100)를 출력한다. 그리고, 복수개의 NMOS 트랜지스터들(MN1 - MN10)에 의해 코딩된 인코더(30)는 상기 로직 회로(20)로부터 출력된 세그먼트 코드 신호(00100)를 입력 받아, 이에 응답하여 상기 트랜지스터들(MN1 - MN10)에 의해 코딩된 상태에 따라 코드 신호(10111)를 출력한다. 여기서, 상기 서멀 코드(thermal code)라는 것은 온도계와 같이 출력이 어느 하나의 신호를 기준으로 반대의 신호로 대치되어 출력되는 것을 의미한다. 그리고, 상기 세그먼트 코드(segment code)라는 것은 출력되는 신호중 어느 하나만 논리 '1'로 출력되고 나머지는 모두 논리 '0'로 출력되는 것을 의미한다.

만약, 도 1에 도시된 상기 비교기 어레이(10)로부터 00111의 서멀 코드 신호가 출력되면 로직 회로(20)를 통해 00100의 세그먼트 코드 신호가 출력된다. 이 신호를 입력 받은 인코더(30)는 다음과 같은 방법에 의해 코드 신호를 출력하게 된다. 소정 신호(signal)를 입력 받은 비교기 어레이(10)로부터 00111의 서멀 코드 신호가 출력될 때 정상 동작한다고 가정하자. 반면, 상기 비교기 어레이(10)로부터 출력되는 신호가 여러가지 오차에 의해 01011의 잘못된 신호가 출력된다고 가정하면, 상기 00111의 서멀 코드 신호와 01011의 잘못된 신호가 인가된 인버터들(I1 - I5)과 AND 게이트들(G1 - G5)로 이루어진 로직 회로(20)를 통해 각각 00100의 세그먼트 코드 신호와 01010의 신호가 출력된다. 여기서, 상기 제 1 내지 제 5 AND 게이트(G1 - G5)의 각 출력 단자에 연결된 라인들을 각각 제 1 내지 제 5 라인(L1 - L5)이라 하고, 전원 전압(Vcc)에 연결된 라인들을 차례로 제 1 내지 제 5 비트 라인(BL1 - BL5)이라 한다. 그리고, 인코더(30)는 상기 제 1 내지 제 5 라인(L1 - L5)에 각 게이트가 연결된 NMOS 트랜지스터들(MN1 - MN10)을 이용하여 임의로 코딩되어 있다.

먼저, 상기 인코더(30)의 제 1 비트 라인(BL1)에는 어떠한 코딩도 되어 있지 않기 때문에 전원 전압(Vcc)이 그대로 출력된 논리 '1'이 출력된다. 그리고, 제 2 비트 라인(BL2)의 경우 제 1및 제 2 라인(L1, L2)이 어떠한 코딩도 되어 있지 않기 때문에 전원 전압(Vcc)이 제 3 라인(L3)까지 그대로 전달된다. 정상 동작시 상기 제 3 라인(L3)에는 논리 '1'의 신호가 인가된다. 상기 제 3 라인(L3)에 게이트가 연결된 NMOS 트랜지스터(MN1)의 경우 상기 논리 '1'의 신호에 의해 채널이 도통된다. 이로서, 상기 인코더(30)에 점선으로 도시된 패스 a에 따라 신호가 전달되게 된다. 따라서, 상기 NMOS 트랜지스터(MN1)의 채널이 도통되어 상기 제 2 비트 라인(BL2)이 접지 전압으로 연결되기 때문에 상기 제 2 비트 라인(BL2)에는 논리 '0'의 신호가 출력된다. 이때, 제 4및 제 5 라인(L4, L5)에 각 게이트가 연결된 NMOS 트랜지스터(MN2, MN3)는 상기 라인들(L4, L5)로 각각 논리 '0'의 신호가 인가되기 때문에 채널이 부도통된다.

반면, 상기 비교기 어레이(10)의 여러가지 오차에 의해 잘못된 데이터인 01010의 신호가 상기 인코더(30)에 입력될 경우 정상 동작시와 마찬가지로 제 1및 제 2 라인(L1, L2)에는 어떠한 코딩도 되어 있지 않기 때문에 상기 제 3 라인(L3)까지 전원 전압(Vcc)이 전달된다. 그리고, 상기 제 3 라인(L3)을 통해 잘못된 데이터인 논리 '0'의 신호가 인가되기 때문에 상기 제 3 라인(L3)에 게이트가 연결된 NMOS 트랜지스터(MN1)의 채널은 부도통되어 상기 전원 전압(Vcc)이 제 4 라인(L4)으로 전달된다. 상기 제 4 라인(L4)의 NMOS 트랜지스터(MN2)의 채널이 부도통되면 전원 전압(Vcc)은 제 5 라인(L5)까지 전달되겠지만 여기서는 상기 제 4 라인(L4)에 잘못된 데이터인 논리 '1'의 신호가 인가되어 상기 NMOS 트랜지스터(MN4)의 채널이 도통된다. 이로서, 패스 a'가 형성되어 정상 동작시와 마찬가지로 상기 제 2 비트 라인(BL2)에는 논리 '0'의 신호가 출력된다. 이와 동일한 방법에 의해 상기 제 1 내지 제 5 비트 라인(BL1 - BL5)을 통해 정상 동작시는 10111의 신호가 출력되지만 잘못된 데이터에 의해서는 10000의 신호가 출력된다.

그러나, 상술한 반도체 장치에 의하면, 복수개의 비교기들로 이루어진 비교기 어레이(10)에서는 각 비교기의 오프셋 오차나 비대칭에 의한 오차 그리고 신호 처리시 시간의 불일치에 의해 발생하는 타이밍 오차에 의해 잘못된 데이터가 출력된다. 따라서, 상기 잘못된 데이터를 비교기 어레이(10)의 다음단 에서 보정해 줄 수 있는 보정 수단이 없기 때문에 반도체 장치에서 오동작을 유발시키게 된다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 여러가지 오차에 의해 비교기 어레이로부터 발생된 에러 신호를 보정하기 위한 반도체 장치의 에러코드 보정회로를 제공하는데 있다.

도 1은 반도체 장치의 회로의 보여주는 회로도;

도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 에러코드 보정회로의 구성을 보여주는 블럭도;

도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 에러코드 보정회로의 회로를 보여주는 회로도,

*도면의 주요 부분에 대한 부호 설명

10 : 비교기 어레이 20 : 로직 회로

30 : 제 1 인코더 40 : 보정부

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수개의 비교기들로 이루어지며, 외부로부터 인가되는 소정 신호를 입력 받아 상기 각 비교기들을 통해 비교된 서멀 코드 신호를 출력하는 비교기 어레이와; 복수개의 로직들로 이루어지며, 상기 비교기 어레이로부터 출력된 서멀 코드 신호를 입력 받아 상기 로직들을 통해 세그먼트 코드 신호를 출력하는 로직 회로와; 상기 로직 회로로부터 출력된 세그먼트 코드 신호를 입력 받아, 이에 응답하여 제 1 스위칭 소자들에 의해 코딩된 상태에 따라 제 1 코드 신호를 출력하는 제 1 인코더와; 상기 비교기 어레이에서 신호 처리중에 동작 타이밍이 일치하지 않아 잘못된 신호가 출력될 경우에 상기 잘못된 신호를 정상 동작시의 신호로 보정하기 위해, 상기 로직 회로로부터 출력된 세그먼트 코드 신호와 상기 제 1 인코더로부터 출력된 제 1 코드 신호를 입력 받아 이에 응답하여 보정된 신호를 출력하는 보정부를 포함한다.

이 회로의 바람직한 실시예에 있어서, 상기 보정부는; 상기 로직 회로로부터 출력된 세그먼트 코드 신호의 위상을 반전시켜 출력하며 병렬로 배열된 복수개의 인버터들로 이루어진 반전 수단과; 상기 제 1 인버터에서 상기 제 1 스위칭 소자들에 의해 코딩된 부분을 제외한 나머지 부분에 제 2 스위칭 소자를 이용하여 코딩되어 있고, 상기 반전 수단으로부터 출력된 신호를 입력 받아 이에 응답하여 상기 제 2 스위칭 소자들에 의해 코딩된 상태에 따라 제 2 코드 신호를 출력하는 제 2 인코더와; 상기 제 1 인코더와 상기 제 2 인코더로부터 각각 출력된 제 1및 제 2 코드 신호들을 가산한 후, 상기 가산된 신호중 최하위 비트의 값을 버린 보정된 신호를 출력하는 가산기로 구비되어 있다.

이와같은 회로에 의해서, 비교기 어레이로부터 잘못된 신호가 출력되더라도 보정부를 통해 정상 동작시와 동일한 신호로 보정할 수 있다.

본 발명의 반도체 장치의 에러코드 보정회로는, 도 2를 참조하면, 비교기 어레이(10), 로직 회로(20), 제 1 인코더(30) 그리고 보정부(40)로 구성되어 있다. 상기 보정부(40)는 상기 로직 회로(20)로부터 출력된 세그먼트 코드 신호(signal_B)의 위상을 반전시켜 출력하며 병렬로 배열된 복수개의 인버터들(I6 - I10)로 이루어진 반전 수단(32)과, 상기 제 1 인버터(30)에서 제 1 스위칭 소자들(MN1 - MN10)에 의해 코딩된 부분을 제외한 나머지 부분에 제 2 스위칭 소자들(MP1 - MP15)을 이용하여 코딩되어 있고, 상기 반전 수단(34)으로부터 출력된 신호를 입력 받아 이에 응답하여 상기 제 2 스위칭 소자들(MP1 - MP15)에 의해 코딩된 상태에 따라 제 2 코드 신호(code_2)를 출력하는 제 2 인코더(34)와, 상기 제 1 인코더(30)와 상기 제 2 인코더(34)로부터 각각 출력된 제 1및 제 2 코드 신호들(code_1, code_2)을 가산한 후, 상기 가산된 신호중 최하위 비트의 값을 버린 보정된 신호(S_OUT)를 출력하는 가산기(36)로 구비되어 있다.

이러한 회로에 의하면, 복수개의 비교기들로 구성된 비교기 어레이(10)로부터 잘못된 신호가 출력되더라도 반전 수단(32), 제 2 인코더(34), 그리고 가산기(36)로 이루어진 보정부(40)를 통해 정상 동작시와 동일한 신호로 보정하여 출력할 수 있다. 이로서, 상기 비교기 어레이(10)로부터 잘못된 신호가 출력될 경우 반도체 장치에 오동작이 유발되는 것을 방지할 수 있다.

도 2 내지 도 3에 있어서, 도 1에 도시된 구성 요소와 동일한 기능을 가지는 구성 요소에 대해서 동일한 참조번호를 병기한다.

도 2에는 본 발명의 바람직한 실시예에 따른 반도체 장치의 버블 코드 보정 회로를 보여주는 블럭도가 도시되어 있다.

도 2를 참조하면, 비교기 어레이(10)는 복수개의 비교기들로 이루어지며, 외부로부터 인가되는 소정 신호(signal)를 입력 받아 상기 각 비교기들을 통해 비교된 서멀 코드 신호(signal_A)를 출력한다. 로직 회로(20)는 복수개의 로직들로 이루어지며, 상기 비교기 어레이(10)로부터 출력된 서멀 코드 신호(signal_A)를 입력 받아 상기 로직들을 통해 세그먼트 코드 신호(signal_B)를 출력한다. 그리고, 제 1 인코더(30)는 상기 로직 회로(20)로부터 출력된 세그먼트 코드 신호(signal_B)를 입력 받아, 이에 응답하여 제 1 스위칭 소자들(MN1 - MN10)에 의해 코딩된 상태에 따라 제 1 코드 신호(code_1)를 출력한다. 보정부(40)는 상기 비교기 어레이(10)에서 신호 처리중에 동작 타이밍이 일치하지 않아 잘못된 신호가 출력될 경우에 상기 잘못된 신호를 정상 동작시의 신호로 보정하기 위해, 상기 로직 회로(20)로부터 출력된 세그먼트 코드 신호(signal_B)와 상기 제 1 인코더(30)로부터 출력된 제 1 코드 신호(code_1)를 입력 받아 이에 응답하여 보정된 신호(S_OUT)를 출력한다.

여기서, 상기 보정부(40)에 있어서, 반전 수단(32)은 상기 로직 회로(20)로부터 출력된 세그먼트 코드 신호(signal_B)의 위상을 반전시켜 출력하며 병렬로 배열된 복수개의 인버터들(I6 - I10)로 이루어져 있다. 그리고, 제 2 인코더(34)는 상기 제 1 인버터(30)에서 상기 제 1 스위칭 소자들(MN1 - MN10)에 의해 코딩된 부분을 제외한 나머지 부분에 제 2 스위칭 소자들(MP1 - MP15)을 이용하여 코딩되어 있고, 상기 반전 수단(34)으로부터 출력된 신호를 입력 받아 이에 응답하여 상기 제 2 스위칭 소자들(MP1 - MP15)에 의해 코딩된 상태에 따라 제 2 코드 신호(code_2)를 출력한다. 가산기(36)는 상기 제 1 인코더(30)와 상기 제 2 인코더(34)로부터 각각 출력된 제 1및 제 2 코드 신호들(code_1, code_2)을 가산한 후, 상기 가산된 신호중 최하위 비트의 값을 버린 보정된 신호(S_OUT)를 출력한다.

이하, 본 발명에 따른 참조 도면 도 2 내지 도 3에 의거하여 상세히 설명한다.

도 3에 도시된 복수개의 비교기들로 구성된 비교기 어레이(10)는 외부로부터 인가되는 소정 신호(signal)를 입력 받아 상기 복수개의 비교기들을 통해 비교된 서멀 코드 신호(signla_A)를 출력하게 된다. 상기 비교기 어레이(10)를 구성하고 있는 각 비교기들이 불안정하거나 상기 비교기 어레이(10) 내부의 비대칭 및 동작 타이밍의 불일치에 의해 잘못된 신호가 출력될 수 있다. 이를 방지하기 위해 상기 비교기 어레이(10)를 정교하게 구성해야하는 것은 당연하거니와 상기 비교기 어레이(10)의 입력 부분에서도 입력 오차 및 시간 오차 등을 최소화하여야 한다. 그러나, 상술한 방법들에도 불구하고 상기 비교기 어레이(10)로부터 정상 동작시와 비교하여 잘못된 신호가 출력될 수 있다. 따라서, 이러한 잘못된 신호에 의해 반도체 장치의 오동작이 유발되기 때문에 상기 비교기 어레이(10)의 다음단에서 상기 잘못된 신호를 정상 동작시의 신호로 보정해주어야 한다.

이를 위해, 도 2에 도시된 바와같이, 로직 회로(20)를 통해 출력되는 세그먼트 코드 신호(signal_B)의 위상을 반전시켜 출력하는 반전 수단(32)과, 상기 반전 수단(34)을 통해 출력된 신호를 입력 받아 이에 응답하여 제 2 코드 신호(code_2)를 출력하는 제 2 인코더(34)와, 제 1 인코더(30)로부터 출력된 제 1 코드 신호(code_1)와 상기 제 2 인코더(34)를 통해 출력된 제 2 코드 신호(code_2)를 합산한 코드 신호의 최하위 비트를 버린 보정된 값을 출력하는 가산기(36)로 구성된 보정부(40)를 구현하였다. 여기서, 상기 제 2 인코더(34)는 상기 제 1 인코더(30)에서 제 1 스위칭 소자로서 NMOS 트랜지스터를 이용하여 코딩된 부분을 제외한 나머지 부분에 제 2 스위칭 소자로서 PMOS 트랜지스터를 이용하여 코딩되었다. 도 3에 도시된 비교기 어레이로(10)부터 정상 동작시에는 00111의 서멀 코드 신호가 출력되지만 오프셋 오차, 비대칭 그리고 동작 타이밍 오차 등에 의해 01010의 잘못된 코드 신호가 출력된다고 가정하자.

상기 로직 회로(20)는, 도 3에 도시된 바와같이, 복수개의 인버터들(I1 - I5)과 복수개의 AND 게이트들(G1 - G5)로 이루어졌다. 여기서, 상기 제 1 내지 제 5 AND 게이트(G1 - G5)의 각 출력 단자에 연결된 라인들을 각각 제 1 내지 제 5 라인(L1 - L5)이라 하고, 전원 전압(Vcc)에 연결된 라인들을 차례로 제 1 내지 제 5 비트 라인(BL1 - BL5)이라 한다. 정상 동작시 상기 제 1 내지 제 5 라인(L1 - L5)을 통해 제 1 인코더(30)에 00100의 세그먼트 코드 신호가 인가되고 오동작시 01010의 신호가 각각 인가되어 상기 제 1 인코더(30)를 통해 각각 10111과 10000의 제 1 코드 신호(code_1)가 출력된다. 이와 같이 상기 제 1 인코더(30)를 통해 출력되는 동작 설명은 도 1에 도시된 인코더(30)와 동일하기 때문에 여기서는 생략하기로 한다. 그리고, 정상 동작시 00100의 세그먼트 코드 신호가, 오동작시 01010의 신호가 각각 전달되는 상기 제 1 내지 제 5 라인(L1 - L5)에 대응되어 각 입력 단자가 연결된 제 6 내지 제 10 인버터(I6 - I10)를 통해 상기 신호들이 각각 반전된 신호로서 11011과 10101의 신호로 출력된다. 따라서, 상기 반전 수단(32)을 통해 출력된 데이터를 입력 받은 제 2 인코더(34)를 통해 정상 동작시 10111의 제 2 코드 신호(code_2)를, 그리고 오동작시 11110의 제 2 코드 신호(code_2)를 각각 출력한다. 이와 같이 상기 제 2 인코더(34)를 통해 출력되는 동작 설명은 도 1에 도시된 인코더(30)와 동일 하기 때문에 여기서는 생략하기로 한다.

마지막으로, 상기 제 1 인코더(30)와 상기 제 2 인코더(34)로 각각 출력된 제 1및 제 2 코드 신호(code_1, code_2)를 입력 받은 가산기(36)는 상기 두 신호(code_1, code_2)를 가산한 후, 상기 가산된 신호중 최하위 비트의 값을 버린 보정값을 출력한다. 즉, 정상 동작시 제 1 인코더(30)를 통해 10111의 제 1 코드 신호(cdoe_1)가, 상기 제 2 인코더(34)를 통해 10111의 제 2 코드 신호(code_2)가 각각 가산기(36)로 입력된다. 상기 가산기(36)에 의해 두 신호(code_1, code_2)가 가산되면 10111 + 10111 = 101110의 신호가 되며, 상기 가산된 101110의 신호중 최하위 비트의 '0'를 버리게되면 정상 동작시의 출력과 동일한 10111의 코드 신호(S_OUT)가 출력된다. 그리고, 오동작시 상기 제 1 인코더(30)를 통해 10000의 제 1 코드 신호(code_1)가, 상기 제 2 인코더(34)를 통해 11110의 제 2 코드 신호(code_2)가 각각 출력되며 상기 두 신호(code_1, code_2)를 입력 받은 상기 가산기(36)에 의해 101110의 신호로 합산된다. 상기 합산된 101110의 최하위 비트를 버리게 되면 정상 동작시와 동일한 10111의 보정 신호(S_OUT)가 출력된다. 이로서, 상기 비교기 어레이(10)에 의해 잘못된 신호가 출력되더라도 상기 보정부(40)를 통해 정상 동작시와 동일한 신호로 보정할 수 있기 때문에 반도체 장치의 오동작을 방지할 수 있다.

상술한 바와같이, 복수개의 비교기들로 구성된 비교기 어레이로부터 잘못된 신호가 출력되더라도 반전 수단, 제 2 인코더, 그리고 가산기로 이루어진 보정부를 통해 정상 동작시와 동일한 신호로 보정하여 출력할 수 있다. 이로서, 상기 비교기 어레이로부터 잘못된 신호가 출력될 경우 반도체 장치에 오동작이 유발되는 것을 방지할 수 있다.

Claims (2)

1. 복수개의 비교기들로 이루어지며, 외부로부터 인가되는 소정 신호(signal)를 입력 받아 상기 각 비교기들을 통해 비교된 서멀 코드 신호(signal_A)를 출력하는 비교기 어레이(10)와;

   복수개의 로직들로 이루어지며, 상기 비교기 어레이(10)로부터 출력된 서멀 코드 신호(signal_A)를 입력 받아 상기 로직들을 통해 세그먼트 코드 신호(signal_B)를 출력하는 로직 회로(20)와;

   상기 로직 회로(20)로부터 출력된 세그먼트 코드 신호(signal_B)를 입력 받아, 이에 응답하여 제 1 스위칭 소자들(MN1 - MN10)에 의해 코딩된 상태에 따라 제 1 코드 신호(code_1)를 출력하는 제 1 인코더(30)와;

   상기 비교기 어레이(10)에서 신호 처리중에 동작 타이밍이 일치하지 않아 잘못된 신호가 출력될 경우에 상기 잘못된 신호를 정상 동작시의 신호로 보정하기 위해, 상기 로직 회로(20)로부터 출력된 세그먼트 코드 신호(signal_B)와 상기 제 1 인코더(30)로부터 출력된 제 1 코드 신호(code_1)를 입력 받아 이에 응답하여 보정된 신호(S_OUT)를 출력하는 보정부(40)를 포함한 반도체 장치의 에러코드 보정회로.
2. 제 1 항에 있어서, 상기 보정부(40)는;

   상기 로직 회로(20)로부터 출력된 세그먼트 코드 신호(signal_B)의 위상을 반전시켜 출력하며 병렬로 배열된 복수개의 인버터들(I6 - I10)로 이루어진 반전 수단(32)과;

   상기 제 1 인버터(30)에서 상기 제 1 스위칭 소자들(MN1 - MN10)에 의해 코딩된 부분을 제외한 나머지 부분에 제 2 스위칭 소자들(MP1 - MP15)을 이용하여 코딩되어 있고, 상기 반전 수단(34)으로부터 출력된 신호를 입력 받아 이에 응답하여 상기 제 2 스위칭 소자들(MP1 - MP15)에 의해 코딩된 상태에 따라 제 2 코드 신호(code_2)를 출력하는 제 2 인코더(34)와;

   상기 제 1 인코더(30)와 상기 제 2 인코더(34)로부터 각각 출력된 제 1및 제 2 코드 신호들(code_1, code_2)을 가산한 후, 상기 가산된 신호중 최하위 비트의 값을 버린 보정된 신호(S_OUT)를 출력하는 가산기(36)로 구비된 반도체 장치의 에러코드 보정회로.