JPH10334691A - リペアヒューズ回路 - Google Patents
リペアヒューズ回路Info
- Publication number
- JPH10334691A JPH10334691A JP9366431A JP36643197A JPH10334691A JP H10334691 A JPH10334691 A JP H10334691A JP 9366431 A JP9366431 A JP 9366431A JP 36643197 A JP36643197 A JP 36643197A JP H10334691 A JPH10334691 A JP H10334691A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- fuse circuit
- repair fuse
- flash memory
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 53
- 238000001514 detection method Methods 0.000 claims description 9
- 230000008878 coupling Effects 0.000 claims description 8
- 238000010168 coupling process Methods 0.000 claims description 8
- 238000005859 coupling reaction Methods 0.000 claims description 8
- 102100031577 High affinity copper uptake protein 1 Human genes 0.000 abstract description 4
- 101710196315 High affinity copper uptake protein 1 Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 102100030148 Integrator complex subunit 8 Human genes 0.000 description 2
- 101710092891 Integrator complex subunit 8 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101000741289 Homo sapiens Calreticulin-3 Proteins 0.000 description 1
- 101000969621 Homo sapiens Monocarboxylate transporter 12 Proteins 0.000 description 1
- 102100030147 Integrator complex subunit 7 Human genes 0.000 description 1
- 101710092890 Integrator complex subunit 7 Proteins 0.000 description 1
- 102100021444 Monocarboxylate transporter 12 Human genes 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 リペアヒューズ回路を初期化する際、電圧が
既設定されたレベルになった状態で初期化することによ
り、低い電圧での誤ラッチを除去できるフラッシュメモ
リセルを用いたリペアヒューズ回路を提供する。 【解決手段】 第１ノードで第１電流提供手段と連結さ
れた第１フラッシュメモリセル及び第２ノードで第２電
流提供手段と連結され相互並列連結された少なくとも２
個以上の第２フラッシュメモリセルを備え、前記第１及
び第２電流提供手段は電源電圧に連結されたクロスカッ
プルドされたラッチ回路からなるリペアヒューズ回路に
おいて、前記第１及び第２ノードを一時的にプリチャー
ジさせるための第１手段と、前記第１手段が前記第１及
び第２ノードを一時的にプリチャージさせ、前記リペア
ヒューズ回路がハイロジックステートで初期化されるよ
うに、前記第１手段を制御する制御信号を発生するため
の第２手段とを備えることを特徴とする。
既設定されたレベルになった状態で初期化することによ
り、低い電圧での誤ラッチを除去できるフラッシュメモ
リセルを用いたリペアヒューズ回路を提供する。 【解決手段】 第１ノードで第１電流提供手段と連結さ
れた第１フラッシュメモリセル及び第２ノードで第２電
流提供手段と連結され相互並列連結された少なくとも２
個以上の第２フラッシュメモリセルを備え、前記第１及
び第２電流提供手段は電源電圧に連結されたクロスカッ
プルドされたラッチ回路からなるリペアヒューズ回路に
おいて、前記第１及び第２ノードを一時的にプリチャー
ジさせるための第１手段と、前記第１手段が前記第１及
び第２ノードを一時的にプリチャージさせ、前記リペア
ヒューズ回路がハイロジックステートで初期化されるよ
うに、前記第１手段を制御する制御信号を発生するため
の第２手段とを備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ内
のリペアヒューズ回路に関するもので、より詳しくは、
フラッシュメモリセルを用いて安定された初期化動作を
行えるリペアヒューズ回路に関するものである。
のリペアヒューズ回路に関するもので、より詳しくは、
フラッシュメモリセルを用いて安定された初期化動作を
行えるリペアヒューズ回路に関するものである。
【０００２】
【従来の技術】通常、従来の典型的なフラッシュメモリ
セルのリペア回路は、クロスラッチ構造を用いるが、こ
のような方法は電圧が印加されつつ、自然にクロスラッ
チがなされるように構成されている。すなわち、図１
（Ａ）に示すように、従来のリペア回路は２個のＰチャ
ンネルＭＯＳトランジスタ（ＭＰ１）、（ＭＰ２）、２
組のフラッシュメモリセル（ＦＣ１），（ＦＣ２），Ｎ
チャンネルＭＯＳトランジスタ（ＭＮ１）及びインバー
タ（ＩＮＴ１）を含む。図１（Ａ）に示すように、Ｐチ
ャンネルＭＯＳトランジスタ（ＭＰ１）及び（ＭＰ２）
の各ソースは、供給電圧ＶＣＣに共通に連結され、か
つ、ＰチャンネルＭＯＳトランジスタ（ＭＰ１）のドレ
インはフラッシュメモリセル（ＦＣ１）のドレインに連
結され、ＰチャンネルＭＯＳトランジスタ（ＭＰ２）の
ドレインはフラッシュメモリセル（ＦＣ２）のドレイン
に連結されるが、このようなＰチャンネルＭＯＳトラン
ジスタ（ＭＰ１）及び（ＭＰ２）を通じて２組のフラッ
シュメモリセル（ＦＣ１），（ＦＣ２）の各ドレインに
電圧がそれぞれ印加される。この際、紫外線によりフラ
ッシュメモリセルが消去された場合、すなわち、リペア
する前の状態である場合にはフラッシュメモリセル（Ｆ
Ｃ１）部分はセルが１個であり、フラッシュメモリセル
（ＦＣ２）部分はセルが２個であるため、フラッシュメ
モリセル（ＦＣ２）を通じて流れる電流はフラッシュメ
モリセル（ＦＣ１）を通じて流れる電流の２倍である。
従って、電流が多く流れるフラッシュメモリセル（ＦＣ
２）のドレインはＮチャンネルＭＯＳトランジスタ（Ｍ
Ｎ１）を通じてグラウンドと連結されるため、０Ｖの電
位を有することになり、電流が少なく流れるフラッシュ
メモリセル（ＦＣ１）のドレインはＶＣＣとなる。この
場合、ＮチャンネルＭＯＳトランジスタ（ＭＮ１）のゲ
ートには、図１（Ｂ）に示すような、ヒューズ読み出し
信号（ＦＵＳＥＲＥＡＤ）が印加されている。尚、Ｐチ
ャンネルＭＯＳトランジスタ（ＭＰ２）のドレイン、フ
ラッシュメモリセル（ＦＣ２）のドレイン、Ｐチャンネ
ルＭＯＳトランジスタ（ＭＰ１）のゲート及びフラッシ
ュメモリセル（ＦＣ１）のゲートとの間を連結するノー
ド（Ｎ２）とＰチャンネルＭＯＳトランジスタ（ＭＰ
１）のドレイン、フラッシュメモリセル（ＦＣ１）のド
レイン、ＰチャンネルＭＯＳトランジスタ（ＭＰ２）の
ゲート及びフラッシュメモリセル（ＦＣ２）のゲートと
の間を連絡するノード（Ｎ１）での波形は図１（Ｂ）に
示すようである。その結果、インバータ（ＩＮＴ１）を
通じて出力されるヒューズ出力信号（ＦＵＳＥＯＵＴ）
は０Ｖとなる。次に、フラッシュメモリセル（ＦＣ２）
をプログラムしてリペアしてからの場合、フラッシュメ
モリセル（ＦＣ２）部分に流れる電流がないため、フラ
ッシュメモリセル（ＦＣ２）部分のドレインはＶＣＣと
なり、反対に、フラッシュメモリセル（ＦＣ１）部分の
ドレインは０Ｖとなる。しかしながら、前述のような従
来のリペアヒューズ回路において、電圧が低い場合に初
期化する過程で仮にラッチが反対になると、リペアをし
なかったにもかかわらず、まるでリペアを行った場合の
ような現象が現れうる。すなわち、電圧が低い場合にリ
ペアヒューズ回路が初期化されるものの、その初期化段
階で不安定な電圧により、誤ラッチが生じられることも
あり、この際、誤ラッチされた結果はＶＣＣが十分であ
っても変わらないため、異常出力が出るという問題があ
る。
セルのリペア回路は、クロスラッチ構造を用いるが、こ
のような方法は電圧が印加されつつ、自然にクロスラッ
チがなされるように構成されている。すなわち、図１
（Ａ）に示すように、従来のリペア回路は２個のＰチャ
ンネルＭＯＳトランジスタ（ＭＰ１）、（ＭＰ２）、２
組のフラッシュメモリセル（ＦＣ１），（ＦＣ２），Ｎ
チャンネルＭＯＳトランジスタ（ＭＮ１）及びインバー
タ（ＩＮＴ１）を含む。図１（Ａ）に示すように、Ｐチ
ャンネルＭＯＳトランジスタ（ＭＰ１）及び（ＭＰ２）
の各ソースは、供給電圧ＶＣＣに共通に連結され、か
つ、ＰチャンネルＭＯＳトランジスタ（ＭＰ１）のドレ
インはフラッシュメモリセル（ＦＣ１）のドレインに連
結され、ＰチャンネルＭＯＳトランジスタ（ＭＰ２）の
ドレインはフラッシュメモリセル（ＦＣ２）のドレイン
に連結されるが、このようなＰチャンネルＭＯＳトラン
ジスタ（ＭＰ１）及び（ＭＰ２）を通じて２組のフラッ
シュメモリセル（ＦＣ１），（ＦＣ２）の各ドレインに
電圧がそれぞれ印加される。この際、紫外線によりフラ
ッシュメモリセルが消去された場合、すなわち、リペア
する前の状態である場合にはフラッシュメモリセル（Ｆ
Ｃ１）部分はセルが１個であり、フラッシュメモリセル
（ＦＣ２）部分はセルが２個であるため、フラッシュメ
モリセル（ＦＣ２）を通じて流れる電流はフラッシュメ
モリセル（ＦＣ１）を通じて流れる電流の２倍である。
従って、電流が多く流れるフラッシュメモリセル（ＦＣ
２）のドレインはＮチャンネルＭＯＳトランジスタ（Ｍ
Ｎ１）を通じてグラウンドと連結されるため、０Ｖの電
位を有することになり、電流が少なく流れるフラッシュ
メモリセル（ＦＣ１）のドレインはＶＣＣとなる。この
場合、ＮチャンネルＭＯＳトランジスタ（ＭＮ１）のゲ
ートには、図１（Ｂ）に示すような、ヒューズ読み出し
信号（ＦＵＳＥＲＥＡＤ）が印加されている。尚、Ｐチ
ャンネルＭＯＳトランジスタ（ＭＰ２）のドレイン、フ
ラッシュメモリセル（ＦＣ２）のドレイン、Ｐチャンネ
ルＭＯＳトランジスタ（ＭＰ１）のゲート及びフラッシ
ュメモリセル（ＦＣ１）のゲートとの間を連結するノー
ド（Ｎ２）とＰチャンネルＭＯＳトランジスタ（ＭＰ
１）のドレイン、フラッシュメモリセル（ＦＣ１）のド
レイン、ＰチャンネルＭＯＳトランジスタ（ＭＰ２）の
ゲート及びフラッシュメモリセル（ＦＣ２）のゲートと
の間を連絡するノード（Ｎ１）での波形は図１（Ｂ）に
示すようである。その結果、インバータ（ＩＮＴ１）を
通じて出力されるヒューズ出力信号（ＦＵＳＥＯＵＴ）
は０Ｖとなる。次に、フラッシュメモリセル（ＦＣ２）
をプログラムしてリペアしてからの場合、フラッシュメ
モリセル（ＦＣ２）部分に流れる電流がないため、フラ
ッシュメモリセル（ＦＣ２）部分のドレインはＶＣＣと
なり、反対に、フラッシュメモリセル（ＦＣ１）部分の
ドレインは０Ｖとなる。しかしながら、前述のような従
来のリペアヒューズ回路において、電圧が低い場合に初
期化する過程で仮にラッチが反対になると、リペアをし
なかったにもかかわらず、まるでリペアを行った場合の
ような現象が現れうる。すなわち、電圧が低い場合にリ
ペアヒューズ回路が初期化されるものの、その初期化段
階で不安定な電圧により、誤ラッチが生じられることも
あり、この際、誤ラッチされた結果はＶＣＣが十分であ
っても変わらないため、異常出力が出るという問題があ
る。
【０００３】
【発明が解決しようとする課題】本発明は、このような
従来の問題点に鑑み、リペアヒューズ回路を初期化する
際、電圧が既設定されたレベルになった状態で初期化す
ることにより、低い電圧での誤ラッチを除去できるフラ
ッシュメモリセルを用いたリペアヒューズ回路を提供す
ることを目的としている。
従来の問題点に鑑み、リペアヒューズ回路を初期化する
際、電圧が既設定されたレベルになった状態で初期化す
ることにより、低い電圧での誤ラッチを除去できるフラ
ッシュメモリセルを用いたリペアヒューズ回路を提供す
ることを目的としている。
【０００４】
【課題を解決するための手段】前記目的を達成するため
の本発明は、第１ノードで第１電流提供手段と連結され
た第１フラッシュメモリセル及び第２ノードで第２電流
提供手段と連結され相互並列連結された少なくとも２個
以上の第２フラッシュメモリセルを備え、前記第１及び
第２電流提供手段は電源電圧に連結されたクロスカップ
ルドされたラッチ回路からなるリペアヒューズ回路にお
いて、前記第１及び第２ノードを一時的にプリチャージ
させるための第１手段と、前記第１手段が前記第１及び
第２ノードを一時的にプリチャージさせ、前記リペアヒ
ューズ回路がハイロジックステートで初期化されるよう
に、前記第１手段を制御する制御信号を発生するための
第２手段とを備えることを特徴とする。また、前記第１
手段は、前記第１ノードに連結された第１プルアップト
ランジスタと、前記ノードに連結された第２プルアップ
トランジスタとを備えることを特徴とする。また、前記
制御信号を発生するための第２手段は、前記電源電圧が
所定値の電圧レベルまで上昇したのかを検出する電圧検
出手段と、前記電圧検出手段の出力信号を入力させ前記
制御信号を発生するパルス発生手段とを備えることを特
徴とする。また、前記パルス発生手段は、前記電圧検出
手段に直列連結された複数の第１反転手段と、前記複数
の第１反転手段と並列連結された少なくとも１個以上の
容量性結合手段と、前記複数の第１反転手段の中、２個
の反転手段の出力を受け入れるナンド手段と前記ナンド
手段と直列連結された複数の第２反転手段とを備えるこ
とを特徴とする。また、前記容量性結合手段は、前記第
１反転手段に連結されたゲート及び接地電源レベルに連
結されたソース及びドレインを有するＮチャンネルＭＯ
Ｓトランジスタであることを特徴とする請求項４記載の
リペアヒューズ回路。また、第１ノードで電流提供手段
と連結された第１フラッシュメモリセルと、第２ノード
で第２電流提供手段と連結され相互並列連結された少な
くとも２個以上のフラッシュメモリセルとを具備し、前
記第１及び第２電流提供手段は電源電圧に連結されたク
ロスカップルドされたラッチ回路からなるリペアヒュー
ズ回路において、前記クロスカップルドされたラッチ回
路の電流パスを遮って前記第１及び第２ノードの電圧レ
ベルを増加させるイネーブル遅延手段とを備えることを
特徴とする。ここで、また、前記イネーブル遅延手段
は、前記電源電圧が所定値の電圧レベルまで上昇したの
かを検出する電圧検出手段と、前記クロスカップルドさ
れたラッチ回路のイネーブル信号を提供するために前記
電圧検出手段からの出力を反転させる反転手段とを備え
ることを特徴とする。また、第１ノードで第１電流提供
手段と連結された第１フラッシュメモリセルと、第２ノ
ードで第２電流提供手段と連結され相互並列連結された
少なくとも２個以上の第２フラッシュメモリセルとを具
備し、前記第１及び第２電流提供手段は電源電圧に連結
されたクロスカップルドされたラッチ回路からなるフラ
ッシュメモリ素子のリペアヒューズ回路において、前記
第１及び第２ノードの電圧レベルを一時的に増加させる
ための電圧増加手段と、前記電圧増加手段が前記第１及
び第２ノードの電圧レベルを一時的に増加させ前記リペ
アヒューズ回路がハイロジックステートで初期化される
ように、前記電圧増加手段を制御する制御手段とを備え
ることを特徴とする。ここで、また、前記電圧増加手段
は、前記第１ノードに連結された第１プルアップトラン
ジスタと、前記第２ノードに連結された第２プルアップ
トランジスタとを備えることを特徴とする。また、前記
制御手段は、前記電源電圧が選択された電圧レベルまで
上昇したのかを検出する電圧検出手段と、前記クロスカ
ップルドされたラッチ回路の電流パスを遮って前記第１
及び第２ノードの電圧を増加させるイネーブル遅延手段
とを備えることを特徴とする。また、前記制御手段は、
前記電源電圧が選択された電圧レベルまで上昇したのか
を検出する電圧検出手段と、前記電圧検出手段の出力信
号を受信して前記制御信号を発生するパルス発生手段を
備えることを特徴とする。また、前記パルス発生手段
は、前記電圧検出手段に直列連結された複数の第１反転
手段と、前記複数の第１反転手段と並列連結された少な
くとも１個以上の容量性結合手段と、前記複数の第１反
転手段の中２個の反転手段の出力を受け入れるナンド手
段と、前記ナンド手段と直列連結された複数の第２反転
手段とを備えることを特徴とする。ここで、また、前記
容量性結合手段は、前記第１反転手段に連結されたゲー
ト及び接地電源レベルに連結されたソース及びドレイン
を有するＮチャンネルＭＯＳトランジスタであることを
特徴とする。
の本発明は、第１ノードで第１電流提供手段と連結され
た第１フラッシュメモリセル及び第２ノードで第２電流
提供手段と連結され相互並列連結された少なくとも２個
以上の第２フラッシュメモリセルを備え、前記第１及び
第２電流提供手段は電源電圧に連結されたクロスカップ
ルドされたラッチ回路からなるリペアヒューズ回路にお
いて、前記第１及び第２ノードを一時的にプリチャージ
させるための第１手段と、前記第１手段が前記第１及び
第２ノードを一時的にプリチャージさせ、前記リペアヒ
ューズ回路がハイロジックステートで初期化されるよう
に、前記第１手段を制御する制御信号を発生するための
第２手段とを備えることを特徴とする。また、前記第１
手段は、前記第１ノードに連結された第１プルアップト
ランジスタと、前記ノードに連結された第２プルアップ
トランジスタとを備えることを特徴とする。また、前記
制御信号を発生するための第２手段は、前記電源電圧が
所定値の電圧レベルまで上昇したのかを検出する電圧検
出手段と、前記電圧検出手段の出力信号を入力させ前記
制御信号を発生するパルス発生手段とを備えることを特
徴とする。また、前記パルス発生手段は、前記電圧検出
手段に直列連結された複数の第１反転手段と、前記複数
の第１反転手段と並列連結された少なくとも１個以上の
容量性結合手段と、前記複数の第１反転手段の中、２個
の反転手段の出力を受け入れるナンド手段と前記ナンド
手段と直列連結された複数の第２反転手段とを備えるこ
とを特徴とする。また、前記容量性結合手段は、前記第
１反転手段に連結されたゲート及び接地電源レベルに連
結されたソース及びドレインを有するＮチャンネルＭＯ
Ｓトランジスタであることを特徴とする請求項４記載の
リペアヒューズ回路。また、第１ノードで電流提供手段
と連結された第１フラッシュメモリセルと、第２ノード
で第２電流提供手段と連結され相互並列連結された少な
くとも２個以上のフラッシュメモリセルとを具備し、前
記第１及び第２電流提供手段は電源電圧に連結されたク
ロスカップルドされたラッチ回路からなるリペアヒュー
ズ回路において、前記クロスカップルドされたラッチ回
路の電流パスを遮って前記第１及び第２ノードの電圧レ
ベルを増加させるイネーブル遅延手段とを備えることを
特徴とする。ここで、また、前記イネーブル遅延手段
は、前記電源電圧が所定値の電圧レベルまで上昇したの
かを検出する電圧検出手段と、前記クロスカップルドさ
れたラッチ回路のイネーブル信号を提供するために前記
電圧検出手段からの出力を反転させる反転手段とを備え
ることを特徴とする。また、第１ノードで第１電流提供
手段と連結された第１フラッシュメモリセルと、第２ノ
ードで第２電流提供手段と連結され相互並列連結された
少なくとも２個以上の第２フラッシュメモリセルとを具
備し、前記第１及び第２電流提供手段は電源電圧に連結
されたクロスカップルドされたラッチ回路からなるフラ
ッシュメモリ素子のリペアヒューズ回路において、前記
第１及び第２ノードの電圧レベルを一時的に増加させる
ための電圧増加手段と、前記電圧増加手段が前記第１及
び第２ノードの電圧レベルを一時的に増加させ前記リペ
アヒューズ回路がハイロジックステートで初期化される
ように、前記電圧増加手段を制御する制御手段とを備え
ることを特徴とする。ここで、また、前記電圧増加手段
は、前記第１ノードに連結された第１プルアップトラン
ジスタと、前記第２ノードに連結された第２プルアップ
トランジスタとを備えることを特徴とする。また、前記
制御手段は、前記電源電圧が選択された電圧レベルまで
上昇したのかを検出する電圧検出手段と、前記クロスカ
ップルドされたラッチ回路の電流パスを遮って前記第１
及び第２ノードの電圧を増加させるイネーブル遅延手段
とを備えることを特徴とする。また、前記制御手段は、
前記電源電圧が選択された電圧レベルまで上昇したのか
を検出する電圧検出手段と、前記電圧検出手段の出力信
号を受信して前記制御信号を発生するパルス発生手段を
備えることを特徴とする。また、前記パルス発生手段
は、前記電圧検出手段に直列連結された複数の第１反転
手段と、前記複数の第１反転手段と並列連結された少な
くとも１個以上の容量性結合手段と、前記複数の第１反
転手段の中２個の反転手段の出力を受け入れるナンド手
段と、前記ナンド手段と直列連結された複数の第２反転
手段とを備えることを特徴とする。ここで、また、前記
容量性結合手段は、前記第１反転手段に連結されたゲー
ト及び接地電源レベルに連結されたソース及びドレイン
を有するＮチャンネルＭＯＳトランジスタであることを
特徴とする。
【０００５】
【発明の実施の形態】以下、本発明に係る実施例につい
て詳細に説明する。
て詳細に説明する。
【０００６】先ず、本発明でもっとも核心的な技術手段
は低い電圧での誤ラッチによる出力エラーを除くため
に、リペアヒューズ回路を初期化する際、電圧値が既設
定された所定レベルまで上がってきた状態で初期化する
ということにあり、このような技術手段により低い電圧
で誤ラッチになっても再びリペアヒューズ回路を初期化
して正常的にラッチされるように制御できる。
は低い電圧での誤ラッチによる出力エラーを除くため
に、リペアヒューズ回路を初期化する際、電圧値が既設
定された所定レベルまで上がってきた状態で初期化する
ということにあり、このような技術手段により低い電圧
で誤ラッチになっても再びリペアヒューズ回路を初期化
して正常的にラッチされるように制御できる。
【０００７】図２（Ａ）は本発明に係る一実施例をフラ
ッシュメモリセルを用いたクロスカップルドされたラッ
チ構造のペアヒューズ回路図であり、図２（Ｂ）はその
タイミング図である。尚、図３（Ａ）はローパルス発生
回路であり、図３（Ｂ）はそのタイミング図である。
ッシュメモリセルを用いたクロスカップルドされたラッ
チ構造のペアヒューズ回路図であり、図２（Ｂ）はその
タイミング図である。尚、図３（Ａ）はローパルス発生
回路であり、図３（Ｂ）はそのタイミング図である。
【０００８】先ず、図２（Ａ）に示すように、本実施例
が前述の図１（Ａ）の従来回路とは異なるところは、ソ
ースがＶＣＣに連結されドレインがノード（Ｎ１）を通
じてフラッシュメモリセル（ＦＣ１）のドレインに連結
されたＰチャンネルＭＯＳトランジスタ（ＭＰ３）、ソ
ースがＶＣＣに連結されドレインがノード（Ｎ２）を通
じて並列連結された２個のフラッシュメモリセル（ＦＣ
２）がドレインに連結されたＰチャンネルＭＯＳトラン
ジスタ（ＭＰ４）が付加され、該付加されたＰチャンネ
ルＭＯＳトランジスタ（ＭＰ３）、（ＭＰ４）のゲート
は、図３（Ａ）に示すように、ＶＣＣ検出器２０及びパ
ルス発生ブロック２２とからなるローパルス発生回路に
共通に連結されるということである。
が前述の図１（Ａ）の従来回路とは異なるところは、ソ
ースがＶＣＣに連結されドレインがノード（Ｎ１）を通
じてフラッシュメモリセル（ＦＣ１）のドレインに連結
されたＰチャンネルＭＯＳトランジスタ（ＭＰ３）、ソ
ースがＶＣＣに連結されドレインがノード（Ｎ２）を通
じて並列連結された２個のフラッシュメモリセル（ＦＣ
２）がドレインに連結されたＰチャンネルＭＯＳトラン
ジスタ（ＭＰ４）が付加され、該付加されたＰチャンネ
ルＭＯＳトランジスタ（ＭＰ３）、（ＭＰ４）のゲート
は、図３（Ａ）に示すように、ＶＣＣ検出器２０及びパ
ルス発生ブロック２２とからなるローパルス発生回路に
共通に連結されるということである。
【０００９】ここで、ローパルス発生回路内のパルス発
生ブロック２２は、図３（Ａ）に示すように、直列に多
段連結された４個のインバータ（ＩＮＴ３〜ＩＮＴ
６）、インバータ（ＩＮＴ４）の出力とグラウンドとの
間に繋がり、キャパシタンスを有するＮチャンネルＭＯ
Ｓトランジスタ（ＭＮ２１）、インバータ（ＩＮＴ５）
の出力とグラウンドとの間に連結されキャパシタンスを
有するＮチャンネルＭＯＳトランジスタ（ＭＮ２２），
インバータ（ＩＮＴ３）の出力とインバータ（ＩＮＴ
６）の出力を各入力とするナンドゲート（ＮＡＮＤ１）
及び前記ナンドゲート（ＮＡＮＤ１）の出力に直列に多
段連結された２個のインバータ（ＩＮＴ７、ＩＮＴ８）
とを備え、このような論理素子等を用いてＶＣＣ検出器
２０から提供されるＶＣＣ電圧の略７０％程度でローレ
ベルになる信号（ＳＩＧＮＡＬ１）をパルス整形してＶ
ＣＣ電圧の略７０％程度で所定幅のローレベルを有する
信号（ＣＴＲ１）を生成する。
生ブロック２２は、図３（Ａ）に示すように、直列に多
段連結された４個のインバータ（ＩＮＴ３〜ＩＮＴ
６）、インバータ（ＩＮＴ４）の出力とグラウンドとの
間に繋がり、キャパシタンスを有するＮチャンネルＭＯ
Ｓトランジスタ（ＭＮ２１）、インバータ（ＩＮＴ５）
の出力とグラウンドとの間に連結されキャパシタンスを
有するＮチャンネルＭＯＳトランジスタ（ＭＮ２２），
インバータ（ＩＮＴ３）の出力とインバータ（ＩＮＴ
６）の出力を各入力とするナンドゲート（ＮＡＮＤ１）
及び前記ナンドゲート（ＮＡＮＤ１）の出力に直列に多
段連結された２個のインバータ（ＩＮＴ７、ＩＮＴ８）
とを備え、このような論理素子等を用いてＶＣＣ検出器
２０から提供されるＶＣＣ電圧の略７０％程度でローレ
ベルになる信号（ＳＩＧＮＡＬ１）をパルス整形してＶ
ＣＣ電圧の略７０％程度で所定幅のローレベルを有する
信号（ＣＴＲ１）を生成する。
【００１０】従って、本実施例はこのような付加的な構
成を通じて本発明から得ようとする目的、すなわち、低
い電圧での誤ラッチにより生じる出力エラーを防ぐため
にリペアヒューズ回路の初期化遂行の際に、電圧が既設
定されたレベルまで上がった状態で初期化を遂行するこ
とにより、低い電圧での誤ラッチの際に再び初期化を遂
行する目的を達成できる。
成を通じて本発明から得ようとする目的、すなわち、低
い電圧での誤ラッチにより生じる出力エラーを防ぐため
にリペアヒューズ回路の初期化遂行の際に、電圧が既設
定されたレベルまで上がった状態で初期化を遂行するこ
とにより、低い電圧での誤ラッチの際に再び初期化を遂
行する目的を達成できる。
【００１１】次に、本発明のリペアヒューズ回路の動作
を次に説明する。ＶＣＣ検出器２０ではＶＣＣ電圧を検
出し、その出力信号（ＳＩＧＮＡＬ１）（ＶＣＣ電圧の
略７０％程度でローレベルになる信号）を出力する。こ
こで、ＶＣＣ電圧を検出し、出力された図３（Ｂ）に示
すような出力信号（ＳＩＧＮＡＬ１）がパルス発生ブロ
ック２２に提供されると、複数の論理素子、すなわち、
６個のインバータ（ＩＮＴ３〜ＩＮＴ８）、ナンドゲー
ト（ＮＡＮＤ）及び２個のＮチャンネルＭＯＳトランジ
スタ（ＭＮ２１），（ＭＮ２２）とからなるパルス発生
ブロック２２では、図３（Ｂ）に示すように、ＶＣＣの
電圧が略７０％程度でローレベルになる出力信号（ＣＴ
Ｒ１）を発生し、ここで、発生されたローパルスの出力
信号（ＣＴＲ１）は図２（Ａ）のＰチャンネルＭＯＳト
ランジスタ（ＭＰ３）、（ＭＰ４）の各ゲートに提供さ
れノード（Ｎ１），（Ｎ２）をプリチャージさせる。
を次に説明する。ＶＣＣ検出器２０ではＶＣＣ電圧を検
出し、その出力信号（ＳＩＧＮＡＬ１）（ＶＣＣ電圧の
略７０％程度でローレベルになる信号）を出力する。こ
こで、ＶＣＣ電圧を検出し、出力された図３（Ｂ）に示
すような出力信号（ＳＩＧＮＡＬ１）がパルス発生ブロ
ック２２に提供されると、複数の論理素子、すなわち、
６個のインバータ（ＩＮＴ３〜ＩＮＴ８）、ナンドゲー
ト（ＮＡＮＤ）及び２個のＮチャンネルＭＯＳトランジ
スタ（ＭＮ２１），（ＭＮ２２）とからなるパルス発生
ブロック２２では、図３（Ｂ）に示すように、ＶＣＣの
電圧が略７０％程度でローレベルになる出力信号（ＣＴ
Ｒ１）を発生し、ここで、発生されたローパルスの出力
信号（ＣＴＲ１）は図２（Ａ）のＰチャンネルＭＯＳト
ランジスタ（ＭＰ３）、（ＭＰ４）の各ゲートに提供さ
れノード（Ｎ１），（Ｎ２）をプリチャージさせる。
【００１２】従って、各ゲートにローパルスが印加され
る間、ＰチャンネルＭＯＳトランジスタ（ＭＰ３），
（ＭＰ４）がバイアスされることにより、ノード（Ｎ
１）を通じてＰチャンネルＭＯＳトランジスタ（ＭＰ
３）のドレインに該ドレインが連結されたフラッシュメ
モリセル（ＦＣ１）と、ノード（Ｎ２）を通じてＰチャ
ンネルＭＯＳトランジスタ（ＭＰ４）のドレインに該ド
レインが連結されたフラッシュメモリセル（ＦＣ２）に
各々バイアスが印加され再び初期化を遂行することにな
る。この際、ノード（Ｎ２）での波形は図２（Ｂ）に示
すように、ＶＣＣ電圧の略７０％程度のローパルスの間
にハイとなる波形で現れる。
る間、ＰチャンネルＭＯＳトランジスタ（ＭＰ３），
（ＭＰ４）がバイアスされることにより、ノード（Ｎ
１）を通じてＰチャンネルＭＯＳトランジスタ（ＭＰ
３）のドレインに該ドレインが連結されたフラッシュメ
モリセル（ＦＣ１）と、ノード（Ｎ２）を通じてＰチャ
ンネルＭＯＳトランジスタ（ＭＰ４）のドレインに該ド
レインが連結されたフラッシュメモリセル（ＦＣ２）に
各々バイアスが印加され再び初期化を遂行することにな
る。この際、ノード（Ｎ２）での波形は図２（Ｂ）に示
すように、ＶＣＣ電圧の略７０％程度のローパルスの間
にハイとなる波形で現れる。
【００１３】従って、本実施例によると、比較的高い電
圧、すなわち、ＶＣＣ電圧の略７０％程度で初期化する
ために低い電圧で初期化する場合に比して誤ラッチされ
る確率が低い。すなわち、安定された電圧でラッチを初
期化することにより、低い電圧での誤ラッチを確実に遮
ることができるためリペアヒューズ回路の出力エラーを
防止できる。
圧、すなわち、ＶＣＣ電圧の略７０％程度で初期化する
ために低い電圧で初期化する場合に比して誤ラッチされ
る確率が低い。すなわち、安定された電圧でラッチを初
期化することにより、低い電圧での誤ラッチを確実に遮
ることができるためリペアヒューズ回路の出力エラーを
防止できる。
【００１４】図４（Ａ）は本発明の他の実施例に係るフ
ラッシュメモリセルを用いたリペアヒューズ回路図であ
り、図４（Ｂ）はそのタイミング図である。
ラッシュメモリセルを用いたリペアヒューズ回路図であ
り、図４（Ｂ）はそのタイミング図である。
【００１５】図４（Ａ）に示すように、本実施例が前述
の従来回路と異なるところは、上述の一実施例とは異な
り、リペアヒューズ初期化のために各フラッシュメモリ
セル（ＦＣ１），（ＦＣ２）にグラウンド電位を提供す
るＮチャンネルＭＯＳトランジスタ（ＭＮ１）のゲート
に、図３（Ａ）に示されたローパルス発生回路内のＶＣ
Ｃ検出器２０から提供される出力信号（ＳＩＧＮＡＬ
１）をインバーティングした信号（ＣＲＴ２）（図４
（Ｂ）に図示）を提供することにより、電圧がＶＣＣの
略７０％程度レベルになる前まではリペアヒューズ回路
の初期化動作を抑え、ＶＣＣ検出器２０から信号（ＳＩ
ＧＮＡＬ１）が発生されてから、リペアヒューズ回路の
動作が実行されるようにすることで、安定された初期化
動作が行えるように制御する。このために、本実施例で
はＮチャンネルＭＯＳトランジスタ（ＭＮ１）のゲート
にインバータ（ＩＮＴ２）が具備され、上記インバータ
（ＩＮＴ２）は図３（Ａ）のＶＣＣ検出器２０の出力
（ＳＩＧＮＡＬ１）を入力にする。この際、ノード（Ｎ
２）での波形は、図４（Ｂ）に示すように、ＶＣＣ検出
器２０の出力パルスと同一な波形となる。
の従来回路と異なるところは、上述の一実施例とは異な
り、リペアヒューズ初期化のために各フラッシュメモリ
セル（ＦＣ１），（ＦＣ２）にグラウンド電位を提供す
るＮチャンネルＭＯＳトランジスタ（ＭＮ１）のゲート
に、図３（Ａ）に示されたローパルス発生回路内のＶＣ
Ｃ検出器２０から提供される出力信号（ＳＩＧＮＡＬ
１）をインバーティングした信号（ＣＲＴ２）（図４
（Ｂ）に図示）を提供することにより、電圧がＶＣＣの
略７０％程度レベルになる前まではリペアヒューズ回路
の初期化動作を抑え、ＶＣＣ検出器２０から信号（ＳＩ
ＧＮＡＬ１）が発生されてから、リペアヒューズ回路の
動作が実行されるようにすることで、安定された初期化
動作が行えるように制御する。このために、本実施例で
はＮチャンネルＭＯＳトランジスタ（ＭＮ１）のゲート
にインバータ（ＩＮＴ２）が具備され、上記インバータ
（ＩＮＴ２）は図３（Ａ）のＶＣＣ検出器２０の出力
（ＳＩＧＮＡＬ１）を入力にする。この際、ノード（Ｎ
２）での波形は、図４（Ｂ）に示すように、ＶＣＣ検出
器２０の出力パルスと同一な波形となる。
【００１６】従って、本実施例に係るリペアヒューズ初
期化回路では実質的に前述の実施例１と同様結果、すな
わち、安定された電圧でラッチを初期化することによ
り、低い電圧での誤ラッチを遮ってリペアヒューズ回路
の出力エラーを確実に防止する効果が得られる。
期化回路では実質的に前述の実施例１と同様結果、すな
わち、安定された電圧でラッチを初期化することによ
り、低い電圧での誤ラッチを遮ってリペアヒューズ回路
の出力エラーを確実に防止する効果が得られる。
【００１７】
【発明の効果】本発明によれば、フラッシュメモリを用
いたリペアヒューズ回路を初期化する際、比較的高い電
圧（すなわち、ＶＣＣ電圧の略７０％程度）になるとリ
ペアヒューズ回路を初期化することにより、誤ラッチに
よる出力エラーを防止して安定されたラッチ動作が得ら
れる。すなわち、低い電圧での誤ラッチを除去し、リペ
アヒューズ回路の初期化を安定にする効果がある。
いたリペアヒューズ回路を初期化する際、比較的高い電
圧（すなわち、ＶＣＣ電圧の略７０％程度）になるとリ
ペアヒューズ回路を初期化することにより、誤ラッチに
よる出力エラーを防止して安定されたラッチ動作が得ら
れる。すなわち、低い電圧での誤ラッチを除去し、リペ
アヒューズ回路の初期化を安定にする効果がある。
【図１】従来の典型的なリペアヒューズ回路図及びその
タイミング図である。
タイミング図である。
【図２】本発明の一実施例に係るフラッシュメモリセル
を用いたリペアヒューズ回路図及びそのタイミング図で
ある。
を用いたリペアヒューズ回路図及びそのタイミング図で
ある。
【図３】本発明に用いられるローパルス発生回路及びそ
のタイミング図である。
のタイミング図である。
【図４】本発明の他の実施例に係るフラッシュメモリセ
ルを用いたリペアヒューズ回路図及びそのタイミング図
である。
ルを用いたリペアヒューズ回路図及びそのタイミング図
である。
ＭＰ ＰチャンネルＭＯＳトランジスタ ＭＮ ＮチャンネルＭＯＳトランジスタ ＦＣ フラッシュメモリセル ＩＮＴ インバータ ＮＡＮＤ ナンドゲート ２０ ＶＣＣ検出器 ２２ パルス発生ブロック
Claims (13)
- 【請求項１】 第１ノードで第１電流提供手段と連結さ
れた第１フラッシュメモリセル及び第２ノードで第２電
流提供手段と連結され相互並列連結された少なくとも２
個以上の第２フラッシュメモリセルを備え、前記第１及
び第２電流提供手段は電源電圧に連結されたクロスカッ
プルドされたラッチ回路からなるリペアヒューズ回路に
おいて、 前記第１及び第２ノードを一時的にプリチャージさせる
ための第１手段と、前記第１手段が前記第１及び第２ノ
ードを一時的にプリチャージさせ、前記リペアヒューズ
回路がハイロジックステートで初期化されるように、前
記第１手段を制御する制御信号を発生するための第２手
段とを備えることを特徴とするリペアヒューズ回路。 - 【請求項２】 前記第１手段は、 前記第１ノードに連結された第１プルアップトランジス
タと、 前記ノードに連結された第２プルアップトランジスタと
を備えることを特徴とする請求項１記載のリペアヒュー
ズ回路。 - 【請求項３】 前記制御信号を発生するための第２手段
は、 前記電源電圧が所定値の電圧レベルまで上昇したのかを
検出する電圧検出手段と、 前記電圧検出手段の出力信号を入力させ前記制御信号を
発生するパルス発生手段とを備えることを特徴とする請
求項１記載のリペアヒューズ回路。 - 【請求項４】 前記パルス発生手段は、 前記電圧検出手段に直列連結された複数の第１反転手段
と、 前記複数の第１反転手段と並列連結された少なくとも１
個以上の容量性結合手段と、 前記複数の第１反転手段の中、２個の反転手段の出力を
受け入れるナンド手段と前記ナンド手段と直列連結され
た複数の第２反転手段とを備えることを特徴とする請求
項３記載のリペアヒューズ回路。 - 【請求項５】 前記容量性結合手段は、 前記第１反転手段に連結されたゲート及び接地電源レベ
ルに連結されたソース及びドレインを有するＮチャンネ
ルＭＯＳトランジスタであることを特徴とする請求項４
記載のリペアヒューズ回路。 - 【請求項６】 第１ノードで電流提供手段と連結された
第１フラッシュメモリセルと、第２ノードで第２電流提
供手段と連結され相互並列連結された少なくとも２個以
上のフラッシュメモリセルとを具備し、前記第１及び第
２電流提供手段は電源電圧に連結されたクロスカップル
ドされたラッチ回路からなるリペアヒューズ回路におい
て、前記クロスカップルドされたラッチ回路の電流パス
を遮って前記第１及び第２ノードの電圧レベルを増加さ
せるイネーブル遅延手段とを備えることを特徴とするリ
ペアヒューズ回路。 - 【請求項７】 前記イネーブル遅延手段は、 前記電源電圧が所定値の電圧レベルまで上昇したのかを
検出する電圧検出手段と、 前記クロスカップルドされたラッチ回路のイネーブル信
号を提供するために前記電圧検出手段からの出力を反転
させる反転手段とを備えることを特徴とする請求項６記
載のリペアヒューズ回路。 - 【請求項８】 第１ノードで第１電流提供手段と連結さ
れた第１フラッシュメモリセルと、第２ノードで第２電
流提供手段と連結され相互並列連結された少なくとも２
個以上の第２フラッシュメモリセルとを具備し、前記第
１及び第２電流提供手段は電源電圧に連結されたクロス
カップルドされたラッチ回路からなるフラッシュメモリ
素子のリペアヒューズ回路において、 前記第１及び第２ノードの電圧レベルを一時的に増加さ
せるための電圧増加手段と、 前記電圧増加手段が前記第１及び第２ノードの電圧レベ
ルを一時的に増加させ前記リペアヒューズ回路がハイロ
ジックステートで初期化されるように、前記電圧増加手
段を制御する制御手段とを備えることを特徴とするリペ
アヒューズ回路。 - 【請求項９】 前記電圧増加手段は、 前記第１ノードに連結された第１プルアップトランジス
タと、 前記第２ノードに連結された第２プルアップトランジス
タとを備えることを特徴とする請求項８記載のリペアヒ
ューズ回路。 - 【請求項１０】 前記制御手段は、 前記電源電圧が選択された電圧レベルまで上昇したのか
を検出する電圧検出手段と、 前記クロスカップルドされたラッチ回路の電流パスを遮
って前記第１及び第２ノードの電圧を増加させるイネー
ブル遅延手段とを備えることを特徴とする請求項８記載
のリペアヒューズ回路。 - 【請求項１１】 前記制御手段は、 前記電源電圧が選択された電圧レベルまで上昇したのか
を検出する電圧検出手段と、 前記電圧検出手段の出力信号を受信して前記制御信号を
発生するパルス発生手段を備えることを特徴とする請求
項８記載のリペアヒューズ回路。 - 【請求項１２】 前記パルス発生手段は、 前記電圧検出手段に直列連結された複数の第１反転手段
と、 前記複数の第１反転手段と並列連結された少なくとも１
個以上の容量性結合手段と、 前記複数の第１反転手段の中２個の反転手段の出力を受
け入れるナンド手段と、 前記ナンド手段と直列連結された複数の第２反転手段と
を備えることを特徴とする請求項１１記載のリペアヒュ
ーズ回路。 - 【請求項１３】 前記容量性結合手段は、前記第１反転
手段に連結されたゲート及び接地電源レベルに連結され
たソース及びドレインを有するＮチャンネルＭＯＳトラ
ンジスタであることを特徴とする請求項１２記載のリペ
アヒューズ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960071406A KR100233283B1 (ko) | 1996-12-24 | 1996-12-24 | 플래쉬 메모리 셀을 이용한 리페어 퓨즈 초기화 회로 |
| KR1996P71406 | 1996-12-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334691A true JPH10334691A (ja) | 1998-12-18 |
Family
ID=19490685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9366431A Pending JPH10334691A (ja) | 1996-12-24 | 1997-12-24 | リペアヒューズ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5912841A (ja) |
| JP (1) | JPH10334691A (ja) |
| KR (1) | KR100233283B1 (ja) |
| CN (2) | CN1159724C (ja) |
| GB (1) | GB2320825B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529407B2 (en) | 2000-06-14 | 2003-03-04 | Hitachi, Ltd. | Semiconductor device with improved latch arrangement |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100485184B1 (ko) * | 1997-12-12 | 2005-07-29 | 주식회사 하이닉스반도체 | 플래쉬메모리셀을이용한크로스래치회로 |
| KR100451421B1 (ko) * | 1997-12-29 | 2004-12-17 | 주식회사 하이닉스반도체 | 전원 전압 레귤레이션 회로 |
| US6026037A (en) * | 1999-02-01 | 2000-02-15 | Utron Technology Inc. | Repair circuit of memory cell array |
| KR100630977B1 (ko) * | 2000-02-18 | 2006-10-04 | 매그나칩 반도체 유한회사 | 파워온 리셋 회로 |
| WO2002069347A2 (en) * | 2001-02-27 | 2002-09-06 | Micron Technology, Inc. | Flash cell fuse circuit |
| ITRM20010105A1 (it) | 2001-02-27 | 2002-08-27 | Micron Technology Inc | Circuito a fusibile per una cella di memoria flash. |
| ITRM20030329A1 (it) * | 2003-07-07 | 2005-01-08 | Micron Technology Inc | Cella "famos" senza precarica e circuito latch in un |
| US6898143B2 (en) * | 2003-08-26 | 2005-05-24 | Lsi Logic Corporation | Sharing fuse blocks between memories in hard-BISR |
| US7145370B2 (en) * | 2003-09-05 | 2006-12-05 | Impinj, Inc. | High-voltage switches in single-well CMOS processes |
| US7242614B2 (en) * | 2004-03-30 | 2007-07-10 | Impinj, Inc. | Rewriteable electronic fuses |
| US7388420B2 (en) * | 2004-03-30 | 2008-06-17 | Impinj, Inc. | Rewriteable electronic fuses |
| US7177182B2 (en) * | 2004-03-30 | 2007-02-13 | Impinj, Inc. | Rewriteable electronic fuses |
| US7283390B2 (en) * | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
| US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
| US20060062198A1 (en) * | 2004-09-17 | 2006-03-23 | Shoei-Lai Chen | Network wireless telephone system for MSN platform and method for applying the same |
| US7257033B2 (en) * | 2005-03-17 | 2007-08-14 | Impinj, Inc. | Inverter non-volatile memory cell and array system |
| US7679957B2 (en) * | 2005-03-31 | 2010-03-16 | Virage Logic Corporation | Redundant non-volatile memory cell |
| KR100713907B1 (ko) * | 2005-06-10 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 장치의 라인 구동 회로 |
| US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
| US7719896B1 (en) | 2007-04-24 | 2010-05-18 | Virage Logic Corporation | Configurable single bit/dual bits memory |
| JP5160164B2 (ja) * | 2007-08-06 | 2013-03-13 | ルネサスエレクトロニクス株式会社 | ヒューズ回路 |
| US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
| EP2666008B1 (en) | 2011-01-21 | 2021-08-11 | Labrador Diagnostics LLC | Systems and methods for sample use maximization |
| KR101890820B1 (ko) * | 2012-04-30 | 2018-08-22 | 에스케이하이닉스 주식회사 | 어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153880A (en) * | 1990-03-12 | 1992-10-06 | Xicor, Inc. | Field-programmable redundancy apparatus for memory arrays |
| US5200922A (en) * | 1990-10-24 | 1993-04-06 | Rao Kameswara K | Redundancy circuit for high speed EPROM and flash memory devices |
| US5237535A (en) * | 1991-10-09 | 1993-08-17 | Intel Corporation | Method of repairing overerased cells in a flash memory |
| DE69421266T2 (de) * | 1994-02-18 | 2000-05-18 | Stmicroelectronics S.R.L., Agrate Brianza | Lesetaktsteuerungsverfahren und Schaltung für nichtflüchtige Speicher |
| JP3160160B2 (ja) * | 1994-09-28 | 2001-04-23 | シャープ株式会社 | 半導体記憶装置 |
-
1996
- 1996-12-24 KR KR1019960071406A patent/KR100233283B1/ko not_active IP Right Cessation
-
1997
- 1997-12-23 US US08/997,063 patent/US5912841A/en not_active Expired - Lifetime
- 1997-12-24 JP JP9366431A patent/JPH10334691A/ja active Pending
- 1997-12-24 CN CNB971208298A patent/CN1159724C/zh not_active Expired - Fee Related
- 1997-12-24 CN CNA031587593A patent/CN1505049A/zh active Pending
- 1997-12-24 GB GB9727403A patent/GB2320825B/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529407B2 (en) | 2000-06-14 | 2003-03-04 | Hitachi, Ltd. | Semiconductor device with improved latch arrangement |
| US6724657B2 (en) | 2000-06-14 | 2004-04-20 | Renesas Technology Corp. | Semiconductor device with improved latch arrangement |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1159724C (zh) | 2004-07-28 |
| CN1192567A (zh) | 1998-09-09 |
| GB2320825A (en) | 1998-07-01 |
| GB2320825B (en) | 2000-12-13 |
| KR100233283B1 (ko) | 1999-12-01 |
| CN1505049A (zh) | 2004-06-16 |
| US5912841A (en) | 1999-06-15 |
| KR19980052418A (ko) | 1998-09-25 |
| GB9727403D0 (en) | 1998-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10334691A (ja) | リペアヒューズ回路 | |
| KR100265390B1 (ko) | 자동 센싱시간 트래킹 회로를 구비한 플래쉬 메모리 셀의래치 회로 | |
| US6741500B2 (en) | One-time-programmable bit cell with latch circuit having selectively programmable floating gate transistors | |
| US5821787A (en) | Power-on reset circuit with well-defined reassertion voltage | |
| US6211710B1 (en) | Circuit for generating a power-up configuration pulse | |
| KR100852179B1 (ko) | 퓨즈 회로를 가지는 비휘발성 반도체 메모리 장치 및 그제어방법 | |
| KR0152947B1 (ko) | 노이즈를 차단하는 어드레스 버퍼 | |
| US7263004B2 (en) | Method and apparatus for determining sensing timing of flash memory | |
| WO1996015535A1 (en) | Bitline level insensitive sense amplifier | |
| KR100259338B1 (ko) | 반도체소자의 읽기회로 | |
| US5734282A (en) | Address transition detection circuit | |
| KR0159449B1 (ko) | 반도체 메모리회로 | |
| US5675536A (en) | Flash memory device | |
| EP0148027B1 (en) | Pulse generating circuit | |
| US8006148B2 (en) | Test mode control circuit and method for using the same in semiconductor memory device | |
| JP2009009682A (ja) | プログラマブルｒｏｍ | |
| JP2007234206A (ja) | 半導体記憶装置、電源検出器、半導体装置 | |
| US5652535A (en) | Non-overlaping signal generation circuit | |
| KR0140161B1 (ko) | 메모리 셀의 검출 및 확인 겸용회로 | |
| KR100300041B1 (ko) | 반도체메모리의리던던시퓨즈롬읽기회로 | |
| KR100237747B1 (ko) | 플래시 메모리용 섹터 보호 회로 및 개선된 보호 셀 래치 구조 | |
| JPH03116772A (ja) | 半導体集積回路 | |
| KR100507370B1 (ko) | 워드라인 부트스트랩 회로 | |
| KR0138625B1 (ko) | 플래쉬 메모리 소자용 리던던시 제어 회로 | |
| KR100494097B1 (ko) | 글리취(Glitch)방지용데이터감지회로 |