KR100237747B1 - 플래시 메모리용 섹터 보호 회로 및 개선된 보호 셀 래치 구조 - Google Patents

Abstract

본 발명은 보호 셀과 기준 셀을 갖는 크로스래치 구조에서 데이터의 프로그램 및 소거후 데이터 판독전에 두 출력 노드의 일정한 제어를 위한 신호를 효과적으로 발생할 수 있도록 한 플래시 메모리용 섹터 보호 회로에 관한 것으로, 이를 위하여 본 발명은, 메인 셀 어레이내의 다수의 섹터에 상응하는 다수의 래치를 가지며, 제어 블록으로부터 제공되는 프로그램 및 소거 지령신호에 응답하여 각 래치에서 보호 또는 비보호에 대응하는 데이터 출력을 발생하는 보호용 셀 블록; 및 프로그램 및 소거 지령신호와 로우레벨 VCC 검출신호에 의거하여, 각 래치에서 프로그램 또는 소거 동작후의 래치 데이터 판독전에 기설정된 소정 시간동안 래치의 출력노드를 일정하게 유지시키기 위한 제어신호를 발생 블록을 포함하며, 보호용 셀 블록은, 제어신호 발생 블록으로 부터의 제어신호에 응답하여 각 래치의 프로그램 또는 소거동작을 제어할 수 있는 것이다.

Description

플래시 메모리용 섹터 보호 회로 및 개선된 보호 셀 래치 구조

본 발명은 메모리 소자에 사용되는 섹터 보호 회로에 관한 것으로, 더욱 상세하게는 플래시 메모리에서 보호 셀과 기준 셀을 갖는 크로스 래치구조로 된 다수의 래치를 갖는 보호용 셀 블록내의 각 래치의 데이터 래치동작을 제어하는 데 적합한 플래시 메모리용 섹터 보호 회로 및 개선된 보호 셀 래치 구조에 관한 것이다.

잘 알려진 바와같이, 최근들어 그 개발이 가속화되고 있는 플래시 메모리, 특히 플래시 EEPROM에서는 메인 메모리 셀에 오데이터를 기록하거나 또는 기록된 데이터를 소거하여 정보를 잃을 경우를 대비하여 이를 방지하기 위한 수단으로써 섹터 보호 회로를 채용하고 있다.

즉, 제1도에 도시된 바와같이, 다수의 섹터 구조를 갖거나 부트(boot) 블록을 갖는 플래시 메모리, 특히 플래시 EEPROM계열의 기억소자들은 다수의 섹터(SECTORO-SECTOR10)구조를 갖는 메인 셀 어레이(10), 다수의 래치(P_latch0-P_latch10)로 구성되어 각각의 셀 어레이 그룹을 보호하거나 비보호하기 위한 보호용 셀 블록(20), 보호용 셀 블록(20)과 메인 셀 어레이(10)를 제어하기 위한 제어 블록(30) 및 외부로 부터의 제어신호에 따라 메인 셀 어레이(10) 또는 보호용 셀블록(20)을 프로그램하거나 데이터를 소거하기 위한 지령신호(Cm, Cp)를 발생하는 지령신호 발생블록 (40)을 포함한다. 여기에서, 보호용 셀 블록(20)에서 제어 블록(30)으로 제공되는 출력 PTout〈0:10〉은 메인 셀 어레이(10)의 보호여부를 알려주는 신호이다.

본 발명은 이와같은 구성을 갖는 전형적인 메모리 셀 어레이 제어 시스템에 채용되는 보호용 셀 블록의 개선에 관련된다.

제2도는 종래의 전형적인 보호용 셀 블록의 개략적인 블록구성을 나타낸다. 동도면으로부터 알 수 있는 바와같이, 종래의 보호용 셀 블록은 다수의 레치(P_LATCH0-P_LATCH10)로 구성되며, 제1도의 지령신호 발생 블록(40)에서 제공되는 지령신호, 즉 PTPGM 및 PTER 신호에 응답하여 그에 상응하는 래치의 데이터를 판독하며, 판독된 출력(PTOUT〈0:10〉)을 제1도의 제어 블록(30)으로 제공한다.

제3도는 제2도에 도시된 하나의 래치를 도시한 종래의 보호 셀 래치 구조 회로도이다. 동도면에 도시된 바와같이, 종래의 보호 셀 래치는 크로스 래치구조를 이용하는 데, 이러한 방법은 전압이 인가되면서 자연스럽게 크로스 래치가 이루어지도록 구성되어 있다.

제3도를 참조하면, 종래의 보호 셀 래치 구조는, 두 개의 P모스 트랜지스터(P1,P2), 두 개의 셀(C₀), 두 개의 N 모스 트랜지스터(C₁) 및 두 개의 인버터(INT1,INT2)를 포함한다.

여기에서, 두 P모스 트랜지스터(P1,P2)의 각 드레인은 VSG에 공통으로 연결되며, P모스 트랜지스터(P1)의 소오스는 보호 셀(C₀)의 드레인에 연결되고, P모스 트랜지스터(P2)의 소오스는 기준 셀(C₁)의 드레인에 연결되는 데, 이러한 P모스 트랜지스터(P1,P2)를 통해 두 보호 셀(C₀) 및 기준 셀(C₁)의 각 드레인에 전압이 각각 인가된다.

또한, P모스 트랜지스터(P2)의 소오스와 보호 셀(C₀)의 드레인 사이에는 게이트가 PTPGM신호에 연결되고 소오스가 그라운드에 연결된 N모스 트랜지스터(N1)의 드레인이 연결되며, P모스 트랜지스터(P1)의 소오스와 기준셀(C₁)의 드레인 사이 노드(Q1)에는 출력측 인버터(INT2)가 연결되고, 노드(Q1)와 인버터(INT2) 사이에는 게이트가 PTER신호에 연결되고 소오스가 그라운드에 연결된 N모스 트랜지스터(N2)의 드레인이 연결된다. 그리고, 보호 셀(C₀)의 소오스와 기준 셀(C₁)의 소오스는 DRN_CTRI신호를 입력으로 하는 인버터(INT1)가 연결된다.

한편, 상기한 바와같은 크로스 래치 구조를 갖는 보호용 셀을 사용하는 경우의 동작을 살펴보면, 먼저 노드 PROTCG 및 Drain은 데이터 프로그램이나 데이터 소거에 상응하는 PTPGM 및 PTER신호에 의거하여 다음의 표와같은 신호를 갖는다. 이때, 기준 셀(C₁)에 인가되는 노드VCCR신호는 기준전압이며,

이때, 보호 셀(C₀)이 프로그램이 되면 노드 Q₀는 하이레벨(H)로 래치되고, 노드 Q₁는 로우레벨(L)로 래치된다. 따라서, 인버터(INT2)의 출력 PTOUT는 하이레벨(H),즉 보호되었다는 정보를 출력해야 한다.

만약, 보호 셀(C₀)이 소거되면 보호 셀(C₀)의 Vt가 기준 셀(C₁)의 Vt보다 낮아지게 되므로 노드 Q₀는 로우레벨(L)로 래치되고, 노드 Q₁는 하이레벨(H)로 래치된다. 따라서, 인버터(INT2)의 출력 PTOUT는 로우레벨(L), 즉 비보호 되었다는 정보를 출력해야 한다.

그러나, 보호 셀(C₀)의 프로그램 및 보호 셀(C₀)의 소거 타이밍차트를 각각 도시한 제6도 및 제7도에 도시된 바와같이, 보호 셀(C₀)을 프로그램하거나 소거하는 시간(T1) 동안에, 상술한 표 1 및 표 2에 나타난 바와같은 PTPGM 신호 및 PTER 신호에 의해 인가되는 전압 때문에 시간(T2) 동안에 올바른 데이터가 래치되지 못하게 되는 심각한 문제가 야기될 수 있다.

즉, 프로그램의 경우에 있어서, 프로그램 시간(T1) 동안에, PTPGM 신호가 하이레벨(H)이 되어 시간(T2)이 초기에 노드 Q₀가 로우레벨(L)로 래치되므로써, 인버터(INT2)의 출력 PTOUT가 로우레벨(L), 즉 비보호 정보를 갖고 있는 것과 같은 잘못된 정보(잘못된 래치 데이터)를 출력하게 되버리는 문제가 있다. 물론, 소거의 경우에 있어서도 이와 유사하게 반대의 경우가 발생하여 오정보가 출력하게 되는 문제가 야기된다.

이때, 상기한 바와같은 잘못된 정보 출력이 발생될 때, 시스템의 전원을 온/오프 시킴으로써 이를 해소시켜 정상적인 데이터의 출력을 얻을 수도 있겠지만 이것은 대단히 큰 번거러움을 야기시킨다.

따라서, 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 보호셀과 기준 셀을 갖는 크로스 래치 구조에서 데이터의 프로그램 및 소거후 데이터 판독전에 두 출력 노드의 일정한 제어를 위한 신호를 효과적으로 발생할 수 있는 플래시 메모리용 섹터 보호 회로를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 크로스 래치 구조에서 데이터의 프로그램 및 소거시에 두 출력 노드에서의 불안정한 데이터 래치를 효과적으로 방지할 수 있는 개선된 보호 셀 래치 구조를 제공하는데 있다.

상기 목적을 달성하기 위한 일관점에 따른 본 발명은, 제어 블록으로 부터의 각 제어신호에 따라 메인 셀 어레이에 다수의 섹터로서 준비된 셀 어레이 그룹을 보호하거나 비보호하는 플래시 메모리용 섹터 보호 회로에 있어서, 상기 메인 셀 어레이내의 다수의 섹터에 상응하는 다수의 래치를 가지며, 상기 제어 블록으로 부터 제공되는 프로그램 및 소거 지령신호에 응답하여 상기 각 래치에서 보호 또는 비보호에 대응하는 데이터 출력을 발생하는 보호용 셀 블록; 및 상기 프로그램 및 소거 지령보호와 로우레벨 VCC 검출신호에 의거하여, 상기 각 래치에서 프로그램 또는 소거 동작후의 래치 데이터 판독전에 기설정된 소정 시간동안 상기 래치의 출력노드를 일정하게 유지시키기 위한 제어신호를 발생하는 제어신호 발생 블록을 포함하고, 상기 보호용 셀 블록은, 상기 제어신호 발생 블록으로 부터의 제어신호에 응답하여 상기 각 래치의 프로그램 또는 소거동작을 제어하는 것을 특징으로 하는 플래시 메모리용 섹터 보호 회로를 제공한다.

상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 각각 모스 트랜지스터로 된 보호 셀 및 기준 셀, 상기 보호 셀 및 기준 셀에 VSG 전압을 각각 제공하는 제1 및 제2트랜지스터, 상기 보호 셀의 드레인과 상기 제1트랜지스터의 소오스간의 제1노드에 데이터 프로그램 지령신호를 제공하는 제3트랜지스터, 상기 기준 셀의 드레인과 상기 제2트랜지스터의 소오스간의 제2노드에 데이터 소거 지령신호를 제공하는 제4트랜지스터, 상기 제2노드의 출력을 인버팅하는 인버터로 구성된 보호 셀 래치 구조에 있어서, 상기 데이터 프로그램 지령신호 및 데이터 소거 지령신호간의 논리연산을 통해 얻어진 제어신호에 응답하여, 상기 래치의 프로그램 또는 소거 동작후의 래치 데이터 판독전에 상기 제1노드 및 제2노드에서의 출력을 기설정된 소정시간 동안 일정하게 유지시키는 출력 제어 수단을 더 포함하는 것을 특징으로 하는 개선된 보호 셀 래치 구조를 제공한다.

제1도는 전형적인 메모리 셀 어레이 제어 시스템의 개략적인 블록구성도.

제2도는 제1도에 도시된 보호용 셀 블록에 대응하는 종래 플래시 메모리용 섹터 보호회로의 블록도.

제3도는 제2도에 도시된 래치에 대응하는 종래 보호 셀 래치 구조 회로도.

제4도는 본 발명의 바람직한 실시예에 따른 플래시 메모리용 섹터 보호 회로의 블록 구성도.

제5도는 제4도의 섹터 보호 시스템에 채용되는 본 발명의 바람직한 실시예에 따른 개선된 보호 셀 래치 구조 회로도.

제6도는 종래 방법에 따라 보호 셀을 프로그램하기 위한 타이밍차트.

제7도는 종래 방법에 따라 보호 셀에서 데이터를 소거하기 위한 타이밍차트.

제8도는 본 발명에 따라 보호 셀을 프로그램하기 위한 타이밍차트.

제9도는 본 발명에 따라 보호 셀에서 데이터를 소거하기 위한 타이밍차트.

제10도는 보호 셀에서 데이터를 판독하기 위한 타이밍차트.

제11도는 제4도의 제어신호 발생 블록의 각부 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 메인 셀 어레이 20 : 보호용 셀 블록

30 : 제어 블록 40 : 지령신호 발생 블록

50 : 제어신호 발생 블록 52 : 펄스 발생기

60 : 출력 제어 블록

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야의 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 바람직한 실시예로 부터 보다 명확하게 될 것이다.

이하, 본 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.

제4도는 본 발명의 바람직한 실시예에 따른 플래시 메모리용 섹터 보호 회로의 블록구성도이다.

동도면에 도시된 바와같이, 본 발명의 섹터 보호 회로는, 제2도에 도시 종래 섹터 보호 회로에, 보호용 셀 블록(20)내의 각 래치(P_LATCHO-P_LATCH10)에서 셀에 데이터를 프로그램하거나 셀의 데이타를 소거할 때 불안정한 래치를 방지하기 위한 필요한 제어신호(PROT_EQ)를 생성하는 블록(50)을 부가하여 구성한 것에 가장 큰 기술적인 특징을 갖는다.

즉, 본 발명의 섹터 보호 회로에 포함되는 제어신호 생성 블록(50)은, 보호용 셀 프로그램 또는 소거 지령신호인 PTPGM 신호 및 PTER 신호와 로우레벨 VCC 검출기의 출력신호인 LVCC 신호에 의거하여 제어신호 PROT_EQ를 발생하며, 노아 게이트(NOR), 펄스 발생기(52), 인버터(INT3) 및 낸드 게이트(NAND)를 포함한다.

제4도를 참조하면, PTPGM 신호를 일측 입력으로 하고 PTER 신호를 타측 입력으로 하는 노아 게이트(NOR)의 출력 파형은, 일예로서 제11도에 도시된 바와같은 형태의 A0파형이 되며, 이 노아 게이트(NOR)의 출력 파형 A0는 펄스 발생기(52)로 입력된다. 그 결과, 펄스 발생기(52)에서는, 일예로서 제11도에 도시된 바와같이 A0파형의 상승에지에서 부터 기설정된 소정구간 동안 로우레벨을 갖는 A1형태의 출력 파형을 발생한다.

한편, 낸드 게이트(NAND)는 펄스 발생기(52)의 출력 파형과 인버터(INT3)를 통해 LVCC 신호를 인버팅한 신호를 각 입력으로 하여 제어신호 PROT_EQ를 발생하여 해당하는 래치에 제공한다. 즉, 일예로서 제10도에 도시된 바와같이, 펄스 발생기(52)의 출력 파형과 LVCC 신호를 인버팅한 신호간의 논리연산을 통해 낸드 게이트(NAND)의 출력에서 얻어지는 제어신호 PROT_EQ는 시간(T1) 동안에 하이레벨(H)을 갖는 신호가 되며, 이러한 신호는 제5도에 도시된 래치내의 인버터(INT4) 입력으로 제공한다.

따라서, 각 래치에서는 이러한 제어신호 발생 블록(50)에서 제공되는 제어신호 PROT_EQ에 의거하여, 셀에서의 데이터 프로그램 또는 소거 동작후 데이터 읽기 전의 기설정된 동안에 노드 Q₀및 Q₁을 일정하게 유지(Equalizing)시킬 것이다.

제5도는 제4도의 보호용 셀 블록(20)에 포함되는 본 발명의 바람직한 실시예에 따를 개선된 보호 셀 래치 구조 회로도이다.

동도면에 도시된 바와같이 본 발명의 셀 래치 구조는, 제4도에 제어신호 생성 블록(50)에서 제공되는 제어신호 PRO-EQ에 의거하여, 크로스 래치에서의 데이터 프로그램후 또는 소거후에 데이터의 판독전에 노드 Q₀및 Q₁를 일정하게 유지시키는 출력 제어 블록(60)을 부가하여 구성한 점에 그 특징이 있는 것으로, 이러한 특징적인 구성에 의해 본 발명이 목적으로 하는 바가 달성될 것이다. 따라서, 하기에서는 불필요한 중복기재를 피하기 위하여 본 발명예 새로이 부가되는 부분을 중심으로 하여 그 동작을 설명하고자 한다.

제5도를 참조하면, 출력 제어 블록(60)은 제4도의 제어신호 발생 블록(50)에서 제공되는 PROT-EQ 신호를 입력하는 인버터(INT4), 게이트가 인버터(INT4)의 출력에 연결된 P모스 트랜지스터(P3) 및 게이트가 PROT-EQ 신호에 연결된 N 모스 트랜지스터(N6)로 구성된다. 또한, P모드 트랜지스터(P3) 및 N 모스 트랜지스터(N6)의 드레인 및 소오스를 서로 공통으로 노드 Q₀및 Q₁에 각각 연결된다.

여기에서, 기준 셀(C₁)의 게이트에는 기준전압(VCCR)가 인가되고, 보호 셀(C₀)의 게이트에는 프로그램, 소거, 판독신호에 따라서 다음의 표와 같은 PROTCG 신호가 인가된다.

만약, 보호 셀(C₀)에 제8도에 도시된 바와같이 T1의 시간동안 프로그램 조건의 바이어스가 인가되면, PTPGM=1, 보호 셀(C₀)의 소오스(Q0)는 OV, 기준 셀(C₁)의 소오스(Q1)는 VSG(≒2V), PTOUT=L, 즉 비보호 데이터를 출력하게 된다.

이때, 제8도에 도시된 T2 시간동안 제4도의 제어신호 생성 블록(50)에서 제공되는 PROT_EQ 신호에 의거하는 출력 제어 블록(60)으로 부터의 제어에 따라 Q0 및 Q1을 일정하게 유지(Equalizing)시킨다. 그런다음, T2 시간이 지나면 출력 제어 블록(60)내의 P 모스 트랜지스터(P3) 및 N 모스 트랜지스터(N6)가 디스에이블 되므로써, 보호 셀(C₀)의 소오스(Q0)와 기준 셀(C₁)의 소오스(Q1)의 Vt(문턱전압)의 차이에 의해 노드 Q₀는 하이레벨(H)로 래치되고 노드 Q₁는 로우레벨(L)로 래치, 즉 인버터(INT2) 출력 PTOUT에서는 에러없는 정상적인 보호 데이터를 출력하게 될 것이다.

한편, 보호 셀(C₀)에 제9도에 도시된 바와같이 T1의 시간동안 소거 조건의 바이어스가 인가되면, PTER=1, 기준 셀(C₁)의 소오스(Q1)는 0V, 보호 셀(C₀)의 소오스(Q0)는 플로팅, PTOUT=H, 즉 보호 데이터를 출력하게 된다.

이때, 제9도에 도시된 T2 시간동안 제4도의 제어신호 생성 블록(50)에서 제공되는 PROT_EQ 신호에 의거하는 출력 제어 블록(60)으로 부터의 제어에 따라 Q0 및 Q1을 일정하게 유지(Equalizing)시킨다. 그런다음, T2 시간이 지나면 출력 제어 블록(60)내의 P 모스 트랜시스터(P3) 및 N 모스 트랜지스터(N6)가 디스에이블 되므로써, 보호 셀(C₀)의 소오스(Q0)와 기준 셀(C₁)의 소오스(Q1)의 Vt(문턱전압)의 차이에 의해 노드 Q₀는 로우레벨(L)로 래치되고 노드 Q₁는 하이레벨(H)로 래치, 즉 인버터(INT2) 출력 PTOUT에서는 에러없는 정상적인 비보호 데이터를 출력하게 될 것이다.

이상 설명한 바와같이 본 발명에 따르면, 프로그램 또는 소거 동작후에 기설정된 소정시간 동안 출력 노드를 안정화 시킨 다음 래치된 데이터를 판독하도록 함으로써, 프로그램 및 소거 직후 또는 파워업시 불안정한 상태로 인한 잘못된 래치로 인한 출력에러를 방지하여 안정된 래치동작을 얻을 수 있다.

Claims (5)

1. 제어 블록으로 부터의 각 제어신호에 따라 메인 셀 어레이에 다수의 섹터로서 준비된 셀 어레이 그룹을 보호하거나 비보호하는 플래시 메모리용 섹터 보호 회로에 있어서, 상기 메인 셀 어레이내의 다수의 섹터에 상응하는 다수의 래치를 가지며, 상기 제어 블록으로 부터 제공되는 프로그램 및 소거 지령신호에 응답하여 상기 각 래치에서 보호 또는 비보호에 대응하는 데이터 출력을 발생하는 보호용 셀 블록; 및 상기 프로그램 및 소거 지령신호와 로우레벨 VCC 검출신호에 의거하여, 상기 각 래치에서 프로그램 또는 소거 동작후의 래치 데이터 판독전에 기설정된 소정 시간동안 상기 래치의 출력노드를 일정하게 유지시키기 위한 제어신호를 발생하는 제어신호 발생 블록을 포함하고, 상기 보호용 셀 블록은, 상기 제어신호 발생 블록으로 부터의 제어신호에 응답하여 상기 각 래치의 프로그램 또는 소거동작을 제어하는 것을 특징으로 하는 플래시 메모리용 섹터 보호 회로.
2. 제1항에 있어서, 상기 제어신호 발생 블록은: 상기 프로그램 지령신호를 일측 입력으로 하고, 상기 소거 지령신호를 타측 입력으로 하는 노아 게이트; 상기 노아 게이트의 출력을 제공받아 소정구간에서 로우레벨을 갖는 펄스 파형을 생성하는 펄스 발생기; 상기 로우레벨 VCC 검출신호를 인버팅하는 인버터; 및 상기 펄스 발생기의 출력을 일측 입력으로 하고, 상기 인버터의 출력을 타측 입력으로 하여 상기 제어신호를 발생하는 낸드 게이트로 구성된 것을 특징으로 하는 플래시 메모리용 섹터 보호 회로.
3. 각각 모스 트랜지스터로 된 보호 셀 및 기준 셀, 상기 보호 셀 및 기준 셀에 VSG 전압을 각각 제공하는 제1 및 제2트랜지스터, 상기 보호 셀의 드레인과 상기 제1트랜지스터의 소오스간의 제1노드에 데이터 프로그램 지령신호를 제공하는 제3트랜지스터, 상기 기준 셀의 드레인과 상기 제2트랜지스터의 소오스간의 제2노드에 데이터 소거 지령신호를 제공하는 제4트랜지스터, 상기 제2노드의 출력을 인버팅하는 인버터로 구성된 보호 셀 래치 구조에 있어서, 상기 데이터 프로그램 지령신호 및 데이터 소거 지령신호간의 논리연산을 통해 얻어진 제어신호에 응답하여, 상기 래치의 프로그램 또는 소거 동작후의 래치 데이터 판독전에 상기 제1노드 및 제2노드에서의 출력을 기설정된 소정시간 동안 일정하게 유지시키는 출력 제어 수단을 더 포함하는 것을 특징으로 하는 개선된 보호 셀 래치 구조.
4. 제3항에 있어서, 상기 출력 제어 수단은: 상기 제어신호를 인버팅하는 인버팅 수단; 상기 인버팅 수단으로 부터의 출력을 그의 게이트 입력으로 하는 제5트랜지스터; 및 상기 제어신호를 그의 게이트 입력으로 하는 제6트랜지스터로 구성되고, 상기 제5 및 제6트랜지스터의 각 드레인 및 각 소오스는 각각 공통으로 상기 제1노드 및 제2노드에 각각 연결된 것을 특징으로 하는 개선된 보호 셀 래치 구조.
5. 제4항에 있어서, 상기 제5트랜지스터는 P 모스 트랜지스터이고, 상기 제6트랜지스터는 N 모스 트랜지스터인 것을 특징으로 하는 개선된 보호 셀 래치 구조.