KR0178622B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR0178622B1
KR0178622B1 KR1019950031315A KR19950031315A KR0178622B1 KR 0178622 B1 KR0178622 B1 KR 0178622B1 KR 1019950031315 A KR1019950031315 A KR 1019950031315A KR 19950031315 A KR19950031315 A KR 19950031315A KR 0178622 B1 KR0178622 B1 KR 0178622B1
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사또 후미오
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Abstract

높은 시큐리티 기능을 갖는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
입력된 어드레스와 액세스 금지 어드레스를 비교기(12)에서 비교하고 양 어드레스가 일치한 경우에 일치 후 입력된 어드레스의 변화 횟수를 카운터(14)에서 카운트한다. 이 카운트 횟수와 미리 설정된 카운트 횟수를 비교기(15)에서 비교하고, 양 카운트 횟수가 일치한 경우에 링 오실레이터(17)를 발진시킨다. 이 링 오실레이터의 사이클 횟수와 미리 설정된 사이클 횟수를 비교기(18)에서 비교하고 양 사이클 횟수가 일치한 경우에 입력된 어드레스를 스크램블해서 오류 데이타를 출력하는 것을 특징으로 한다. 데이타를 복사할 때 금지 어드레스를 액세스하면 소정 사이클 후에 오류 데이타가 출력되고 복사된 데이타로는 프로그램이 정상 동작하지 않는다. 따라서, 실질적으로 불법 복사를 방지할 수 있다.

Description

불휘발성 반도체 기억 장치
제1도는 본 발명의 제1실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제2도는 제1도에 도시한 회로의 동작을 설명하기 위한 흐름도.
제3도는 본 발명의 제1실시예의 형태에 따른 불휘발성 반도체 기억 장치의 더 상세한 회로도에 대해 설명하기 위한 것으로 입력된 어드레스와 미리 기억된 액세스 금지 어드레스를 비교해서 액세스 금지 어드레스의 액세스 여부를 검출하는 어드레스 비교기를 도시하는 회로도.
제4도는 제3도에 도시한 회로에서의 어드레스 비교부의 구성예를 도시하는 회로도.
제5도는 제3도에 도시한 회로에서의 천이 검지기의 구성예를 도시하는 회로도.
제6도는 제3도 내지 제5도에 도시한 회로에서 금지 어드레스가 액세스된 경우의 동작을 도시하는 타이밍 차트.
제7도는 제3도 내지 제5도에 도시한 회로에서 금지 어드레스가 액세스된 경우의 동작을 도시하는 타이밍 차트.
제8도는 입력된 어드레스와 액세스 금지 어드레스의 일치가 검출된 때 일치후의 입력 어드레스의 횟수를 계수하는 어드레스 카운터의 구성예를 도시하는 회로도.
제9도는 제8도에 도시한 회로에서의 래치 회로의 구성예를 도시하는 회로도.
제10도는 제8도에 도시한 회로에서의 신호 생성 회로의 구성예를 도시하는 회로도.
제11도는 제8도에 도시한 회로에서의 어드레스 천이 검지기의 구성예를 도시하는 회로도.
제12도는 제8도에 도시한 회로에서의 카운터부의 구성예를 도시하는 회로도.
제13도는 제8도 내지 제12도에 도시한 회로의 동작을 설명하기 위한 타이밍 차트.
제14도는 제8도 내지 제12도에 도시한 어드레스 카운터에서 계수한 어드레스의 변화 횟수와 미리 기억된 카운트 횟수를 비교해서 소정의 카운트 횟수에의 도달 여부를 검출하는 카운트 횟수 검지 회로를 도시하는 회로도.
제15도는 제14도에 도시한 회로에서의 카운트 횟수 비교부의 구성예를 도시하는 회로도.
제16도는 제14도에 도시한 회로에서의 카운트 횟수 천이 검지기의 구성예를 도시하는 회로도.
제17도는 제14도에 도시한 회로의 출력 신호를 래치하는 래치 회로의 구성예를 도시하는 회로도.
제18도는 제14도 내지 제17도에 도시한 회로의 동작을 도시하는 타이밍 차트.
제19도는 링 오실레이터 및 이 링 오실레이터의 출력을 계수하는 카운터의 구성예를 도시하는 회로도.
제20도는 제19도에 도시한 카운터에서 계수한 링 오실레이터의 사이클 횟수와 미리 기억된 사이클 횟수를 비교해서 소정의 카운트 횟수에의 도달 여부를 검출하는 회로도.
제21도는 제20도에 도시한 회로에서의 사이클 횟수 비교부의 구성예를 도시하는 회로도.
제22도는 제20도에 도시한 회로에서의 사이클 횟수 천이 검지기의 구성예를 도시하는 회로도.
제23도는 제20도에 도시한 회로의 출력 신호를 래치하는 래치 회로의 구성예를 도시하는 회로도.
제24도는 제19도 내지 제23도에 도시한 회로의 동작을 도시하는 타이밍 차트.
제25도는 어드레스 스크램블 정보를 기억한 레지스터 회로의 구성예를 도시하는 회로도.
제26도는 스크램블 회로의 구성예를 도시하는 회로도.
제27도는 제24도 내지 제26도에 도시한 회로의 동작을 도시하는 타이밍 차트.
제28도는 본 발명의 제2실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제29도는 본 발명의 제3실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제30도는 본 발명의 제4실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제31도는 본 발명의 제5실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제32도는 본 발명의 제6실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제33도는 본 발명의 제7실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제34도는 본 발명의 제8실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제35도는 본 발명의 제9실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제36도는 본 발명의 제10실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제37도는 본 발명의 제11실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
제38도는 본 발명의 제12실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해서 설명하기 위한 것으로 시큐리티 기능에 관계하는 회로부를 추출해서 도시하는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 셀 어레이 11a,11b : 어드레스 버퍼
12 : 비교기(제1비교 수단) 13 : 레지스터 회로(제1기억 수단)
14 : 어드레스 카운터(제1계수 수단)
15 : 비교기(제2비교 수단) 16 : 레지스터 회로(제2기억 수단)
17 : 링 오실레이터 및 카운터(발진 수단, 제2계수 수단)
18 : 비교기(제3비교 수단) 19 : 레지스터 회로(제3기억 수단)
20 : 레지스터 회로(스크램블 정보 기억 수단)
21 : 스위치 회로(전환 수단) 22 : 디코더
[발명이 속하는 기술 분야]
본 발명은 기억 데이타의 복사를 방지하기 위한 시큐리티(security)의 기능을 갖춘 불휘발성 반도체 기억 장치, 특히 게임이나 범용성의 비즈니스 소프트웨어 등의 프로그램이 기록된 ROM의 기억 데이타를 불법 복사하는 것을 방지하는데 적절한 것이다.
[종래 기술]
일반적으로 종래의 불휘발성 반도체 기억 장치(ROM)에는 기억되어 있는 데이타를 보호하기 위한 시큐리티 기능이 준비되어 있지 않기 때문에 EPROM 라이터 등의 데이타 복사 기능을 갖는 장치를 이용해서 비교적 용이하게 데이타를 복사할 수 있다. 이 때문에, ROM을 최소한으로 구입하고 다수의 복사품을 생산할 수 있어서 ROM으로서의 상품 가치가 떨어지는 문제점이 있었다. 또, ROM 내부에 시큐리티 기능을 설치해도 기억 데이타를 판독하고 이 판독 데이타를 체크해서 시큐리티 기능의 메카니즘을 용이하게 해독할 수 있다는 문제점이 있었다.
[발명이 해결하고자 하는 과제]
상기와 같은 종래의 불휘발성 반도체 기억 장치는 기억 데이타를 용이하게 복사할 수 있고, 또 시큐리티 기능을 부가해도 충분한 보호가 확실히 이루어지는 것은 아니라는 문제가 있었다.
본 발명은 상기와 같은 사정을 감안하여 이루어진 것으로 그 목적은 높은 시큐리티 기능을 갖는 불휘발성 반도체 기억 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 기억 데이타를 복사하고자 한 경우에는 복사 데이타와는 다른 오류 데이타를 출력해서 복사된 데이타로는 프로그램이 정상적으로 동작하지 않게 하므로써 실질적으로 불법 복사나 프로그램의 복사에 의한 저작권의 침해 등을 방지할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
[발명을 해결하기 위한 수단]
본 발명의 제1청구항에 기재한 불휘발성 반도체 기억 장치는 입력된 어드레스와 미리 기억된 액세스 금지 어드레스를 비교하는 제1비교 수단, 상기 제1비교 수단에 상기 입력된 어드레스와 상기 미리 기억된 액세스 금지 어드레스의 일치가 검출된 때 일치 후에 입력된 어드레스의 변화 횟수를 계수하는 제1계수 수단, 상기 제1계수 수단의 계수값과 미리 기억된 계수값을 비교하는 제2비교 수단, 상기 제2비교 수단에서 상기 제1계수 수단의 계수값과 상기 미리 기억된 계수값의 일치가 검출된 때 발진을 개시하는 발진 수단, 상기 발진 수단의 사이클 횟수를 계수하는 제2계수 수단, 상기 제2계수 수단의 사이클 횟수와 상기 미리 기억된 사이클 횟수를 비교하는 제3비교 수단, 및 상기 제3비교 수단에서 상기 제2계수 수단의 사이클 횟수와 상기 미리 기억된 사이클 횟수의 일치가 검출된 때 입력된 어드레스에 대응하는 기억 데이타와는 다른 오류 데이타를 출력하는 출력 수단을 구비하는 것을 특징으로 한다.
또한, 제2청구항의 불휘발성 반도체 기억 장치는 액세스가 금지된 어드레스를 기억한 제1기억 수단, 상기 제1기억 수단에 기억된 액세스 금지 어드레스와 입력된 어드레스를 비교하는 제1비교 수단, 상기 제1비교 수단에 의해 상기 제1기억 수단에 기억된 액세스 금지 어드레스와 상기 입력된 어드레스의 일치가 검출된 때 일치 후에 입력된 어드레스의 변화 횟수를 계수하는 제1계수 수단, 계수값이 기억된 제2기억 수단, 상기 제1계수 수단의 계수값과 상기 제2기억 수단에 기억된 계수값을 비교하는 제2비교 수단, 상기 제2비교 수단에서 상기 제1계수 수단의 계수값과 상기 제2기억 수단에 기억된 계수값의 일치가 검출된 때 발진을 개시하는 발진 수단, 상기 발진 수단의 사이클 횟수를 계수하는 제2계수 수단, 사이클 횟수가 기억된 제3기억 수단, 상기 제3기억 수단에 기억된 사이클 횟수와 상기 제2계수 수단에서 계수한 사이클 횟수를 비교하는 제3비교 수단, 및 상기 제3비교 수단에서 상기 제3기억 수단에 기억된 사이클 횟수와 상기 제2계수 수단에서 계수한 사이클 횟수의 일치가 검출된 때 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 출력하는 출력 수단을 구비하는 것을 특징으로 한다.
제3청구항에 기재한 바와 같이, 상기 출력 수단은 어드레스를 스크램블하기 위한 정보가 기억된 스크램블 정보 기억 수단, 상기 스크램블 정보 기억 수단의 기억 정보에 따라 입력된 어드레스를 변화시키는 전환 수단을 설치하고, 상기 제3비교 수단에서 일치가 검출된 때 디코더로 공급되는 어드레스 신호 및 메모리 셀 어레이로 공급되는 디코드 신호의 적어도 어느 한쪽을 전환하므로써 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 출력할 수 있다.
또한, 제4청구항에 기재한 바와 같이 상기 출력 수단은 메모리 셀 어레이 내에 기억된 데이타와는 다른 오류 데이타가 기억된 오류 데이타 기억 수단, 및 상기 제3비교 수단에서 일치가 검출된 때 상기 오류 데이타 기억 수단을 액세스하는 액세스 수단을 설치하고, 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 상기 오류 데이타 기억 수단으로부터 출력해도 된다.
제5청구항에 기재한 바와 같이 상기 제1, 제2 및 제3기억 수단은 각각 ROM 마스크로 데이타를 기록한다.
또한, 제6청구항에 기재한 바와 같이 제1 또는 제2청구항의 발진 수단은 판독 사이클과는 다른 사이클로 발진하는 것을 특징으로 한다.
더우기, 제7 내지 제11청구항에 기재한 바와 같이 제1청구항에서의 발진 수단, 제2계수 수단 및 제3비교 수단, 또는 제2청구항에서의 발진 수단, 제2계수 수단, 제3기억 수단 및 제3비교 수단을 생략하고 제2비교 수단에 의해 양 계수값의 일치가 검출된 때 출력 수단으로부터 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 출력하도록 구성해도 된다.
상기와 같은 구성에 의하면, 어드레스를 순차 액세스해서 기억 데이타를 판독하는 경우에는 정규 기억 데이타와는 다른 오류 데이타로 변환해서 출력하기 때문에 복사된 데이타에서는 프로그램이 정상 동작을 하지 않게 되어 실질적으로 복사나 프로그램 복사에 의한 저작권의 침해 등을 방지할 수 있다. 더구나, 금지 어드레스가 액세스되고 나서 바로 오류 데이타를 출력하는 것이 아니라 소정 기간은 올바른 데이타를 출력하기 때문에, 예를 들면 금지 어드레스의 존재를 인식해도 금지 어드레스의 특정이 곤란하다.
게다가, 발진 수단을 설치한 경우에는 이 발진 수단이 판독 사이클과는 무관계한 사이클로 동작하기 때문에 데이타를 다른 기록 매체에 기억하고 나서 해석하고자 해도 데이타의 판독 사이클에 따라 오류 데이타를 출력하기까지의 지연 시간이 변화해서 금지 어드레스를 특정하는 것은 거의 불가능하다.
따라서, 높은 시큐리티 기능이 얻어진다.
[발명의 실시예의 형태]
이하, 본 발명의 실시예의 형태에 대해 도면을 참조해서 설명한다.
제1도는 본 발명의 제1실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해 설명하기 위한 것으로 마스크 ROM에서 시큐리티 기능에 관계하는 회로부를 추출해서 도시하고 있다. 외부로부터 각 어드레스 입력 단자에 입력된 어드레스는 어드레스 버퍼(11a,11b)로 공급됨과 동시에 비교기(12)의 한쪽 입력단으로 공급된다. 이 비교기(12)의 다른쪽 입력단에는 레지스터 회로(13)의 출력이 공급되고 있다. 상기 레지스터 회로(13)에는 소프트웨어(프로그램)에서는 사용하지 않는 어드레스중 임의의 어드레스(이하, 이 어드레스를 금지 어드레스라 칭함)가 ROM 마스크를 사용해서 미리 기억되어 있다. ROM에서는 대부분의 경우에 모든 어드레스를 사용하지 않으며 사용하지 않는 어드레스는 임의이기 때문에, 복사하는 입장에서는 알 수가 없다.
상기 비교기(12)의 비교 출력이 어드레스 카운터(14)로 공급되고 양 어드레스의 일치가 검출되면, 상기 어드레스 카운터(14)에 의해 일치 후에 입력된 어드레스의 변화 횟수가 카운트된다. 어드레스 카운터(14)의 카운트 횟수는 비교기(15)의 한쪽 입력단으로 공급된다. 이 비교기(15)의 다른쪽 입력단으로는 레지스터 회로(16)의 출력이 공급되어 있다. 레지스터 회로(16)에는 카운트 횟수가 ROM 마스크를 사용해서 미리 기억되어 있다. 상기 비교기(15)의 비교 출력은 링 오실레이터 및 카운터(17)로 공급되고 양 카운트 횟수의 일치가 검출되면 링 오실레이터가 발진 동작을 개시함과 동시에 그 사이클 횟수가 카운터에서 계수된다. 상기 링 오실레이터는 메모리 판독 사이클과는 무관하게 어떤 임의의 주파수에서 발진하며, 이 링 오실레이터의 출력이 카운터에서 계수된다. 상기 링 오실레이터 및 카운터(17)의 출력은 비교기(18)의 한쪽 입력단으로 공급된다. 이 비교기(18)의 다른쪽 입력단에는 레지스터 회로(19)의 출력이 공급되어 있다. 이 레지스터 회로(19)에는 사이클 횟수가 ROM 마스크를 사용해서 미리 기억되어 있다. 상기 비교기(18)에서 양 사이클 횟수의 일치가 검출되면, 이 비교기(18)의 비교 출력이 레지스터 회로(20)로 공급된다. 레지스터 회로(20)에는 정규 어드레스를 어떠한 어드레스로 변환하는가(어드레스 스크램블 정보)가 ROM 마스크를 사용해서 미리 기억되어 있다. 여기서는 어드레스 버퍼(11a,11b)의 출력을 바꿔 넣기 위한 스위치(S1,S2,S3,S4)의 제어 신호(어드레스 스크램블 정보)가 기억되어 있는 것으로 한다.
상기 어드레스 버퍼(11a,11b)의 출력은 스위치 회로(21)를 통해 디코더(22)로 공급된다. 상기 스위치 회로(21)는 상기 레지스터 회로(20)에 기억되어 있는 어드레스 스크램블 정보에 따라 스위치 상태가 제어된다. 예를 들면, 정상 어드레스가 입력된 경우(금지 어드레스 이외의 어드레스가 입력된 경우)에는 스위치(S1,S2)를 온, 스위치(S3,S4)를 오프로 해서 어드레스 버퍼(11a,11b)의 출력이 스위치(S1,S2)를 통해 디코더(22)로 공급된다. 이 디코더(22)의 디코드 출력은 메모리 셀 어레이(20)로 공급되고, 입력된 어드레스에 대응하는 메모리 셀로부터 기억 데이타가 판독된다. 한편, 금지 어드레스가 입력된 경우에는 스위치(S3,S4)를 온, 스위치(S1,S2)를 오프로 해서 어드레스 버퍼(11a,11b)의 출력이 스위치(S3,S4)를 각각 통해 디코더(22)로 공급된다. 이 때문에, 디코더(22)는 입력된 어드레스와는 다른 어드레스를 디코드하고 입력된 어드레스와는 다른 메모리 셀로부터 기억 데이타가 판독된다.
또, 상기 각 레지스터 회로(13,16,19,20)로서는, 예컨대 래치형 플립플롭 회로를 설치하고, 이 플립플롭 회로를 구성하는 MOS 트랜지스터를 ROM 마스크를 이용해서 선택적으로 역치 전압을 변화시키므로써 1비트의 데이타를 기억할 수 있다. 이로써, 이와 같은 플립플롭 회로를 복수개 설치해서 설치한 수만큼의 비트 수의 레지스터 회로로서 이용할 수 있다.
다음에, 상기와 같은 구성에 대해 제2도의 흐름도를 통해 동작을 설명한다. 통상, 복사를 하는 경우에는 모든 어드레스에 대해 ROM 데이타를 판독하려고 한다. 여기서 ROM의 소프트웨어에서는 사용하지 않는 어드레스를 금지 어드레스(액세스 금지 어드레스)로서 설정하고, 외부로부터 입력된 어드레스와 금지 어드레스가 일치한 경우 복사 동작으로 판정한다.
즉, 어드레스가 입력되면(단계 1), 이 어드레스와 레지스터 회로(13)에 기억되어 있는 금지 어드레스가 비교기(12)에 의해 비교되어 금지 어드레스의 여부가 판정된다. 금지 어드레스가 아닌 경우에는 어드레스가 어드레스 버퍼(11a,11b), 스위치 회로(21:스위치(S1,S2))를 통해 디코더(22)로 공급되어 디코드된다(단계 8). 그리고, 이 디코더(22)의 디코드 출력에서 입력된 어드레스에 대응하는 메모리 셀 어레이(10)중의 메모리 셀로부터 데이타가 판독되고 하나의 사이클이 종료한다(단계 9). 그후, 금지 어드레스가 액세스될 때까지 같은 동작을 반복해서 입력된 어드레스에 대응하는 데이타의 판독이 이루어진다.
한편, 비교기(12)로 입력된 양 어드레스가 일치해서 금지 어드레스가 입력된 것이 금지되면, 어드레스 카운터(14)가 작동되고 일치 후에 입력된 어드레스의 변화 횟수의 카운트가 개시된다(단계 3). 이 어드레스 카운터(14)의 카운트 횟수는 비교기(15)에 의해 레지스터 회로(16)에 기억된 카운트 횟수와 비교된다(단계 4). 그리고, 일치할 때까지 카운트 동작이 반복된다. 이 카운트 동작중, 즉 비교기(12)에서 일치가 검출될 때까지의 기간은 입력된 어드레스(금지 어드레스가 아닌 어드레스)가 어드레스 버퍼(11a,11b) 및 스위치 회로(21)를 통해 디코더(22)로 공급되고 메모리 셀 어레이로부터 올바른 기억 데이타의 판독이 이루어진다.
다음에, 어드레스 카운터(14)에 의한 카운트 횟수가 레지스터 회로(16)에 설정된 카운트 횟수에 도달하면, 비교기(15)로부터 일치 신호가 출력되고 링 오실레이터 및 카운터(17)가 작동된다(단계 5). 카운터는 상기 링 오실레이터의 사이클 횟수를 계수하고, 이 사이클 횟수와 상기 레지스터 회로(19)에 기억된 사이클 횟수가 비교기(18)에서 비교된다(단계 6). 비교기(18)에서 일치가 검출될 때까지의 기간에는 링 오실레이터가 계속해서 발진하고 카운터에서 사이클 횟수가 카운트 업된다. 이 기간 중에는 상술한 바와 같은 기억 데이타의 정상 판독이 이루어진다. 그리고, 일치가 검출되면 레지스터 회로(20)로부터 어드레스 스크램블 정보가 판독되어 스위치 회로(21)로 공급된다. 이 어드레스 스크램블 정보는 스위치 회로(21)내의 스위치(S1,S2,S3,S4)의 온/오프 상태에 대응하는 것으로, 제1도에 도시하는 회로의 경우에는 스위치(S1,S2)를 오프, 스위치(S3,S4)를 온으로 한다. 이로써 어드레스 버퍼(11a)의 출력과 어드레스 버퍼(11b)의 출력이 바꿔져서 디코더(22)로 공급된다(단계 7).
이 시점에서 금지 어드레스로부터 어떤 임의의 사이클이 지난 후에 복사 이전의 매체에 대해 정규 ROM 데이타와는 다른 데이타를 전송하는 동작에 들어간다. 그리고, 디코더(22)는 입력된 어드레스와는 다른 어드레스를 디코드하고(단계 8), 입력된 어드레스와는 다른 메모리 셀 어레이(10)중의 메모리 셀로부터 흡사 정상 동작하고 있는 것과 같이 데이타가 판독되며, 하나의 사이클이 종료한다(단계 9). 이하의 사이클에서는 스위치 회로(21)에 의해 어드레스 버퍼(11a,11b)의 출력이 전환된 상태에서 디코더(22)가 동작하기 때문에 입력된 데이타와는 다른 오류 데이타가 판독된다.
상기와 같은 구성을 취하는 경우에는 금지 어드레스가 액세스되면 바로 오류 데이타를 출력하는 것이 아니라 어드레스 카운터(14)의 카운트 횟수가 레지스터 회로(16)에 기억된 카운트 횟수에 도달할 때까지의 기간 및 이 설정된 카운트 횟수에 도달하고 나서 링 오실레이터의 사이클 횟수가 설정된 사이클 횟수가 될 때까지의 기간만큼 지연되어 오류 데이타가 출력된다. 이 때문에, 예컨대 금지 어드레스의 존재를 알아도 금지 어드레스가 액세스되고 나서 잠시 동안은 올바른 데이타가 출력되므로 불법 복사를 하는 사람이 금지 어드레스를 특정하는 것이 곤란하다. 더구나, 링 오실레이터는 판독 사이클과는 다른 발진 주파수로 발진하고 있어서 EPROM 라이터나 퍼스널 컴퓨터 등을 해석 수단으로 해서 ROM으로부터 판독한 데이타를 하드 디스크 등의 다른 기억 장치에 기록하고 나서 해석하고자 해도 해석 수단의 판독 사이클 횟수와 링 오실레이터의 사이클 횟수가 일치하지 않는 한, 올바르게 판독되는 데이타의 수가 변화해서 금지 어드레스의 특정이나 해석은 극히 곤란하게 된다.
또한, 제1도에 도시한 회로에서 금지 어드레스를 단순히 설정한 경우에는 금지 어드레스에 대해 임의의 사이클과 시간 경과 후에 오류 데이타가 출력될 뿐이다. 이로써, 판독 어드레스 선택을, 예를 들어 최하위 어드레스로부터 최상위 어드레스로 바꾼 판독과 최상위 어드레스로부터 최하위 어드레스로 바꾼 판독의 두가지 방법으로 행하고, 각각 올바른 부분의 데이타만을 서로 더함으로써, 즉 최하위 어드레스로부터 오류 데이타가 출력될 때까지의 데이타와 최상위 어드레스로부터 오류 데이타가 출력될 때까지의 데이타를 조합함으로써 하나의 올바른 복사품을 작성할 수 있다. 여기서, 금지 어드레스를 2개 설정하면 상기 수법에서는 2개의 금지 어드레스에 끼이는 부분은 하나 하나 올바른 데이타인지의 여부를 확인하면서 판독하는 이외에는 복사가 가능하지 않다. 그러나, 이와 같이 하나 하나 데이타를 판독하는 수법은 ROM의 기억 용량이 대용량이 된 현재는 현실적이 아니다. 따라서, 실질적으로 복사가 불가능하다. 금지 어드레스의 수를 3개 이상으로 하면, 더욱 해독이 어려워지는 등 많을수록 금지 어드레스의 특정 또는 해독을 어렵게 하지만, 금지 어드레스의 수를 증가시키면 회로 규모가 커지므로 필요로 하는 보호 효과에 따라 복수의 어드레스를 적절히 설정하는 것이 양호하다.
또한, 상기 제1실시예의 형태에서는 설명을 간단하게 하기 위해 링 오실레이터의 발진 주파수를 일정하다고 가정하고 설명했지만, 발진 주파수를 가변으로 하고 레지스터 회로(19)에 발진 주파수도 미리 기억시키므로써 사이클 횟수만이 아니라 발진 주파수도 일치한 때 어드레스의 스크램블을 행하도록 하면 더욱 해독을 복잡화할 수 있다.
다음에, 상술한 제1실시예의 형태에 대한 보다 상세한 회로 구성도 및 동작에 대해 제3도 내지 제27도를 참조해서 설명한다.
제3E는 입력된 어드레스와 미리 기억된 액세스 금지 어드레스를 비교하여 액세스 금지 어드레스의 액세스 여부를 검출하는 어드레스 비교기로서, 각 어드레스 비교부는 상기 제1도에 도시한 회로에서의 비교기(12)와 레지스터 회로(13)에 대응하고 있다. 제4도는 상기 제3도에 도시한 회로에서의 어드레스 비교부의 구성예를 도시하며, 제5도는 상기 제3도에 도시한 회로에서의 천이 검지기의 구성예를 도시한다. 제3도에 도시한 바와 같이 각 어드레스 비교부(100-0,100-1,…,100-n)에는 어드레스 신호(a0,a1,…,an)가 비트마다 공급되고, 미리 기억된 액세스 금지 어드레스와 비트마다 비교된다. 각 어드레스 비교부(100-0,100-1,…,100-n)의 비교 출력(AMP0,AMP1,…,AMPn)은 소정 비트수마다 NAND 게이트(110,…,110)로 공급된다. 이들 NAND 게이트(110,…,110)의 출력 신호는 NOR 게이트(120)로 공급된다. 이로써 입력된 어드레스(a0,a1,…,an)와 금지 어드레스의 모든 비트가 일치한 때 NOR 게이트(120)로부터 H레벨의 신호(øAMP)가 출력된다. 이 신호(øAMP)는 지연용 인버터(130,131)를 통해 AND 게이트(140)의 한쪽 입력단으로 공급됨과 동시에 천이 검지기(150)의 입력단으로 공급된다. 천이 검지기(150)는 NOR 게이트(120)로부터출력되는 신호(øAMP)의 변화를 검출해서 소정 폭을 갖는 구형파 신호(TDOUT)를 생성하고 상기 AND 게이트(140)의 다른쪽 입력단으로 공급한다. 그리고, 이 AND 게이트(140)의 출력단으로부터 금지 어드레스 검출 신호(øAMPOUT)가 출력된다.
어드레스 비교부(100-0)는 제4도에 도시한 바와 같이 XOR 게이트(101; exclusive OR gate)와 래치 회로(102)를 포함하는 구성이다. XOR 게이트(101)의 한쪽 입력단에는 어드레스 신호(a0)가 공급되고 다른쪽 입력단에는 래치 회로(102)의 출력이 공급된다. 래치 회로(102)는 P채널형 MOS 트랜지스터(103,104)와 N채널형 MOS 트랜지스터(105,106)를 포함하는 구성이다. MOS 트랜지스터(103,104)의 소스와 게이트는 전원(VDD)에 접속되어 있다. MOS 트랜지스터(105)의 드레인은 MOS 트랜지스터(103)의 드레인 및 XOR 게이트(101)의 다른쪽 입력단에 접속되고, 소스는 접지점(VSS)에 접속되며, 게이트는 MOS 트랜지스터(104)의 드레인에 접속되어 있다. MOS 트랜지스터(106)의 드레인은 MOS 트랜지스터(104)의 드레인에 접속되고, 소스는 접지점(VSS)에 접속되어, 게이트는 MOS 트랜지스터(103)의 드레인 및 XOR 게이트(101)의 다른쪽 입력단에 접속되어 있다. 상기 P채널형 MOS 트랜지스터(103,104)의 한쪽 채널 영역에는 금지 어드레스에 대응해서 붕소 등의 불순물이 이온 주입되어 디프레션화되어 있다. 예를 들면, 금지 어드레스 신호(a0)에 대응하는 비트가 1레벨인 때에는 MOS 트랜지스터(103)가 디프레션화되고 금지 어드레스 신호(a0)에 대응하는 비트가 0레벨인 때에는 MOS 트랜지스터(104)가 디프레션화된다. 이로써, XOR 게이트(101)의 다른쪽 입력단에는 금지 어드레스에 대응한 1레벨 또는 0레벨 신호가 공급되고, 한쪽 입력단에 공급된 어드레스(a0)와 일치하는지의 여부가 비교된다. 이 XOR 회로(101)로부터 출력되는 신호(AMP0)는 상기 NAND 게이트(110)로 공급된다.
다른 어드레스 비교부(100-1,…,100-n)도 상기 어드레스 비교부(100-0)와 같은 구성이다. 어드레스의 모든 비트가 일치하면 각 NAND 게이트(110,…,110)의 출력은 L레벨이 된다. 이로써, NOR 게이트(120)의 출력 신호)일치 검출 신호 øAMP가 H레벨로 상승하고 입력된 어드레스 신호(a0,a1,…,an)와 미리 기억된 금지 어드레스의 일치가 검출된다.
제5도는 상기 제3도에 도시된 회로에서의 천이 검지기(150)의 구성예를 도시하고 있다. 이 천이 검지기(150)는 인버터(151 내지 155), 저항(156 내지 158), 캐패시터(159 내지 161), P채널형 MOS 트랜지스터(162 내지 165) 및 N채널형 MOS 트랜지스터(166 내지 169)를 포함하는 구성이다. 저항(156 내지 158)과 캐패시터(159 내지 161)는 지연 회로를 구성하며, 인버터(155)로부터 출력되는 구형파 신호(TDOUT)인 H레벨의 기간은 이들 저항(156 내지 158)과 캐패시터(159 내지 161)의 CR 시상수에 의해 설정된다. 이 지연 회로의 지연 기간은 어드레스 변화의 스큐로 인한 시간차보다도 크게 설정한다. MOS 트랜지스터(162 내지 169)와 인버터(155)는 XOR 게이트를 구성하며, 인버터(151)의 입력단으로 공급된 NOR 게이트(120)의 출력 신호(øAMP)와 상기 지연 회로에서 지연된 신호가 불일치한 기간 동안 L레벨이 된다.
상기 천이 검지기(150)는 NOR 게이트(120)로부터 출력되는 일치 검출 신호(øAMP)를 일시적으로 무효로 하는 것이다. 즉, 마스크 ROM의 어드레스 입력 단자로 공급되는 신호간 스큐와 IC 내부의 배선 지연에 의한 스큐가 발생한 경우, 스큐에 의해 입력 어드레스와 액세스 금지 어드레스가 일시적으로 일치할 가능성이 있다. 여기서, 사용자가 올바른 사용 방법에 기초한 조작을 한 경우에는 스큐로 인해 일시적으로 액세스 금지 어드레스가 액세스되고 시큐리티 회로가 동작하는 것을 방지한다. 불법 복사 행위로 인해 금지 어드레스가 액세스된 경우에는 스큐로 인한 일시적인 액세스에 비해 오랜 기간 액세스되기 때문에, 사용자에 의한 올바른 사용방법에 기초한 조작에서는 오동작을 일으키지 않고 불법 복사 행위를 확실히 검지할 수 있다.
제6도 및 제7도는 각각 상기 제3도 내지 제5도에 도시한 회로에서 금지 어드레스가 액세스된 경우의 타이밍 차트로서, 제6도는 어드레스에 스큐가 없는 경우를, 제7도는 스큐가 있는 경우를 각각 도시하고 있다. 제6도에 도시한 바와 같이 어드레스에 스큐가 없는 경우에는 어드레스 신호(a0,a1,…,an)가 변화해서 금지 어드레스가 액세스되면, 각 비트의 XOR 게이트(101)의 출력 신호AMP0,AMP1,…,AMPn)가 H레벨이 된다. 이로써, NOR 게이트(120)의 출력 신호(øAMP)가 H레벨이 되고, 이 신호(øAMP)의 상승에 응답해서 천이 검지기(150)의 출력 신호(TDOUT)가 소정 기간 L레벨이 된다. 소정 시간 경과 후, 상기 신호(TDOUT)가 H레벨로 상승하면 이 신호의 상승에 응답해서 AND 게이트(140)로부터 출력되는 금지 어드레스 검출 신호(øAMPOUT)가 H레벨이 되어 금지 어드레스가 액세스된 것이 검지된다.
반면, 제7도에 도시한 바와 같이 어드레스에 스큐가 있는 경우(여기서는, 어드레스 신호(a0)에 대해 어드레스(an)의 변화가 지연된 경우를 도시하고 있다)에는 어드레스 신호(a0)의 변화에 응답해서 어드레스 비교부의 출력 신호(AMP0)가 H레벨이 되고, 소정 시간이 지연되어 어드레스 신호(an)의 변화에 응답해서 어드레스 비교부의 출력 신호(AMPn)가 L레벨이 된다. 이때, 상기 신호(AMP0)가 H레벨로 상승하고 나서 AMPn이 L레벨로 하강할 때까지의 기간은 신호(AMP0)와 신호(AMPn)가 둘다 H레벨이고(다른 비트의 신호 AMP1 내지 AMP(n-1)도 H레벨로 한다), NOR 게이트(120)의 출력 신호(øAMP)도 H레벨이 된다. 천이 검지기(150)의 출력 신호(TDOUT)는 상기 신호(øAMP)의 상승에 응답해서 L레벨이 되고 저항(156 내지 158)과 캐패시터(159 내지 161)로 구성되는 지연 회로에 의한 지연 시간 경과 후에 H레벨로 되돌아간다. 이로써, 상기 지연 회로에 의한 지연 시간 내의 신호(øAMP)의 변화는 AND 게이트(140)로부터 출력되지 않고 금지 어드레스 검출 신호(øAMPOUT)는 L레벨을 유지한다. 환언하면, 스큐로 입력된 어드레스와 금지 어드레스가 일치한 경우에는 NOR 게이트(120)의 출력 신호(øAMP)의 변화가 마스크되어 AND 게이트(140)로부터 출력되지 않는다.
제8도는 상기 제3도 내지 제5도에 도시한 회로에서 입력된 어드레스와 액세스 금지 어드레스의 일치가 검출된 때, 일치 후에 입력된 어드레스의 변화 횟수를 계수하는 어드레스 카운트로서 상기 제1도에 도시한 회로에서의 어드레스 카운터(14)에 대응한다. 제9도는 상기 제8도에 도시한 회로에서의 래치 회로의 구성예를 도시하고 제10도는 신호 생성 회로의 구성예를 도시하고 있다. 제11도는 상기 제8도에 도시한 회로에서의 어드레스 천이 검지기의 구성예를 도시하고, 제12도는 카운터부의 구성예를 도시하고 있다.
제3도에 도시한 AND 게이트(140)로부터 출력되는 금지 어드레스 검출 신호(øAMPOUT)는 래치 회로(200) 및 신호 생성 회로(215)로 공급된다. 래치 회로(200)는 신호 생성 회로(215)로부터 출력되는 신호(øL,/øL)(부호 앞에 부착한 /는 반전 신호, 즉 바를 의미한다)로 래치 동작을 제어한다. 신호 생성 회로(215)는 인버터(220)로부터 출력되는 어드레스의 천이를 나타내는 신호(øATD)가 공급되고 상기 래치 회로(200) 및 다른 회로를 제어하기 위한 제어 신호(øL,/øL)를 생성한다. 상기 인버터(220)의 입력단에는 공통 버스 라인(230)이 접속되어 있다. 이 공통 버스 라인(230)과 전원(VDD)간에는 풀업용의 P채널형 MOS 트랜지스터(240)의 전류 통로가 접속되고, 그 게이트는 접지점(VSS)에 접속되어 있다. 또, 상기 공통 버스 라인(230)과 접지점(VSS) 간에는 입력되는 어드레스 신호의 비트수에 대응한 N채널형 MOS 트랜지스터(250,…)가 병렬 접속되어 있다. 이들 MOS 트랜지스터(250)의 게이트에는 각각 어드레스 신호(a0,a1,…,an)의 변화를 비트마다 검지하는 어드레스 천이 검지기(260,…)가 설치되어 있다. 각 어드레스 천이 검지기(260)의 출력 신호(as0atd,a1atd,…,anatd)로 각 MOS 트랜지스터(250,…)가 온/오프 제어되어 적어도 어느 하나의 어드레스 천이 검지의 출력 신호가 H레벨이 되면, 인버터(220)의 출력 신호(øATD)가 H레벨이 된다. 상기 인버터(220)의 출력단과 카운터부(270-0)의 클럭 입력단 사이에는 P채널형 MOS 트랜지스터와 N채널형 MOS 트랜지스터의 전류 통로가 병렬 접속된 트랜스퍼 게이트(280-1)가 설치되어 있다. 또, 카운터부(270-0)의 클력 입력단과 전원(VDD) 사이에는 P채널형 MOS 트랜지스터와 N채널형 MOS 트랜지스터의 전류 통로가 병렬 접속된 트랜스퍼 게이트(280-2)가 설치되어 있다. 트랜스퍼 게이트(280-1)의 N채널형 MOS 트랜지스터와 트랜지스터와 트랜스퍼 게이트(280-2)의 P채널형 MOS 트랜지스터의 게이트로는 각각 상기 래치 회로(200)의 출력 신호(AMPOUT)가 공급된다. 또, 트랜스퍼 게이트(280-1)의 P채널형 MOS 트랜지스터와 트랜스퍼 게이트(280-2)의 N채널형 MOS 트랜지스터의 게이트로는 각각 상기 래치 회로(200)의 출력 신호(/AMPOUT)가 공급된다. 상기 카운터부(270-0)의 출력 신호(c0)는 다음 단의 카운터부(270-1)의 클럭 입력단으로 공급되고, 이 카운터부(270-1)의 출력 신호는 다음 단의 클럭 입력단으로 공급된다. 그리고, 최종단의 카운터부(270-1)의 출력단으로부터 출력 신호(cm)를 출력하게 되어 있다. 이 카운터부의 단수, 즉 개수 m은 금지 어드레스의 액세스로부터 최대 어느 만큼의 어드레스 변화에서 어드레스 스크램블을 작동시키는 가의 사양에 따라 결정한다.
상기 래치 회로(200)는 제9도에 도시한 바와 같이 P채널형 MOS 트랜지스터(201 내지 204), N채널형 MOS 트랜지스터(205 내지 208), 인버터(209,210) 및 저항(211)을 포함하는 구성이다. MOS 트랜지스터(201,202,205,206)의 전류 통로는 전원(VDD)과 접지점(VSS) 간에 직렬 접속된다. 상기 MOS 트랜지스터(201)의 게이트로는 신호(/øL), 상기 MOS 트랜지스터(202,205)의 게이트로는 금지 어드레스 검출 신호(øAMPOUT), 상기 MOS 트랜지스터(206)의 게이트로는 신호(øL)가 각각 공급되어 온/오프 제어한다. 인버터(209)의 입력단은 MOS 트랜지스터(202,205)의 전류 통로의 접지점에 접속되고, 출력단은 인버터(210)의 입력단에 접지된다. 이 인버터(29)의 출력단과 접지점(VSS) 사이에는 저항(211)이 접속된다. 이 저항(211)은 전원 투입시에 래치 회로를 초기 설정하기 위한 것으로 저항치가 메가 수준 또는 기가 수준의 고저항이다. MOS 트랜지스터(203,204,207,208)의 전류 통로는 전원(VDD)과 접지점(VSS) 사이에 직렬 접속된다. 상기 MOS 트랜지스터(203)의 게이트로는 신호(øL), 상기 MOS 트랜지스터(208)의 게이트로는 신호(/øL)가 각각 공급되어 온/오프 제어된다. 상기 MOS 트랜지스터(204,207)의 게이트는 상기 인버터(209)의 출력단이 접속된다. 이들 MOS 트랜지스터(204,207)의 전류 통로의 접지점은 상기 인버터(209)의 입력단에 접속된다. 그리고, 상기 인버터(201)의 출력단으로부터 신호(/AMPOUT), 상기 인버터(209)의 출력단으로부터 신호(AMPOUT)를 출력한다.
제10도는 상기 제8도에 도시한 회로에서의 신호 생성 회로(215)의 구성예를 도시하고 있다. 이 회로(215)는 NAND 게이트(215)와 인버터(217)를 포함하는 구성이다. NAND 게이트(216)의 한쪽 입력단으로는 신호(øAMPOUT), 다른쪽 입력단으로는 신호(øATD)가 공급된다. 이 NAND 게이트(216)의 출력 신호는 인버터(217)로 공급된다. 그리고, 이 인버터(217)의 출력단으로부터 신호(øL)가, 상기 NAND 게이트(216)의 출력단으로부터 신호(/øL)가 각각 출력된다.
제11도는 상기 제8도에 도시한 회로에서의 어드레스 천이 검지기(260)의 구성예를 도시하고 있다. 여기서는 어드레스 신호(a0)의 변화를 검지하는 어드레스 천이 검지기의 구성예를 대표적으로 나타내고 있는데, 어드레스 신호(a1,…,an)의 다른 비트의 어드레스 천이 검지기도 동일한 구성이다. 이 어드레스 천이 검지기(260)는 인버터(281 내지 284), 저항(286 내지 288), 캐패시터(289 내지 291), P채널형 MOS 트랜지스터(292 내지 295) 및 N채널형 MOS 트랜지스터(296 내지 299)를 포함하는 구성이다. 저항(286 내지 288)과 캐패시터(289 내지 291)는 지연 회로를 구성하는데, 출력되는 구형파 신호(a0atd)의 H레벨 기간은 이들 저항(286 내지 288)과 캐패시터(289 내지 291)의 CR 시상수에 의해 설정된다. MOS 트랜지스터(292 내지 299)는 XNOR 게이트를 구성하는데, 입력된 신호(øAMP)의 상기 지연 회로에서 지연된 신호가 일치한 기간 동안 H레벨이 된다.
제12도는 상기 제8도에 도시한 회로에서의 카운터부(270-0)의 구성예를 도시하고 있다. 이 카운터부는 인버터(300 내지 307), P채널형 MOS 트랜지스터(208 내지 319) 및 N채널형 MOS 트랜지스터(320 내지 331)를 포함하는 구성이다. 인버터(300)의 입력단에는 상기 트랜스퍼 게이트(280-1,280-2)가 접속되어 신호(I1)가 공급되고, 출력단에는 인버터(301)의 입력단이 접속된다. MOS 트랜지스터(320과 308), MOS 트랜지스터(309와 321), MOS 트랜지스터(310과 322), MOS 트랜지스터((323과 311)는 각각 전류 통로가 병렬 접속되고, 또 이들 병렬 접속된 MOS 트랜지스터의 전류 통로는 직렬 접속되어 있다. MOS 트랜지스터(308,321,322,311)의 게이트에는 인버터(300)의 출력단이 접속되고, MOS 트랜지스터(320,309,310,323)의 게이트에는 인버터(301)의 출력단이 접속된다. 인버터(302)의 입력단에는 상기 MOS 트랜지스터(323,311)의 전류 통로의 접지점이 접속되고, 출력단에는 MOS 트랜지스터(320,308)의 전류 통로의 접지점이 접속된다. 인버터(303)의 입력단은 상기 인버터(302)의 출력단이 접속되고 출력단으로부터 출력 신호(c0)를 출력한다.
MOS 트랜지스터(312,313,324,325)의 전류 통로는 전원(VDD)과 접지점(VSS) 사이에 직렬 접속된다. MOS 트랜지스터(314,315,326,327)의 전류 통로는 전원(VDD)과 접지점(VSS) 사이에 직렬 접속된다. MOS 트랜지스터(316,317,328,329)의 전류 통로는 전원(VDD)과 접지점(VSS) 사이에 직렬 접속된다. MOS 트랜지스터(318,319,330,331)의 전류 통로는 전원(VDD)과 접지점(VSS) 사이에 직렬 접속된다. 인버터(304)의 입력단으로는 신호(/AMPOUT)(리셋 신호로서 작동)가 공급되고 출력단은 MOS 트랜지스터(312,316,327,331)의 게이트에 접속된다. 인버터(305)의 입력단은 MOS 트랜지스터(320,308,309,321)의 전류 통로의 접지점에 접속되고, 출력단은 MOS 트랜지스터(313,324)의 게이트에 접속된다. 인버터(306)의 입력단은 MOS 트랜지스터(310,322,323,311)의 전류 통로의 접지점에 접속되고, 출력단은 MOS 트랜지스터(317,318)의 게이트에 접속된다. 인버터(307)의 입력단은 인버터(304)의 출력단에 접속되고, 출력단은 MOS 트랜지스터(325,314,329,318)의 게이트에 접속된다. 상기 MOS 트랜지스터(315,326,319,330)의 게이트는 접지점(VSS)에 접속된다. 이로써, 카운터부(270-0)의 초기치는 1이 된다. 더우기, MOS 트랜지스터(317,318)의 전류 통로의 접속점 및 MOS 트랜지스터(319,330)의 전류 통로의 접속점은 각각 상기 인버터(302)의 입력단에 접속된다.
제13도의 타이밍 차트에 도시한 바와 같이 어드레스 천이 검지기(206)에 의해 어드레스의 변화가 검지될 때, 인버터(202)의 출력 신호(øATD)는 소정 기간 H레벨이 된다. 이때, 금지 어드레스 검출 신호(øAMPOUT)가 L레벨이면 래치 회로(200)의 출력 신호(AMPOUT)는 L레벨, 출력 신호(/AMPOUT)는 H레벨이 된다. 이로써, 카운터부(2701,270-1,…,270-m)의 리셋 단자에는 H레벨의 신호(/AMPOUT)가 주어져 있어서 리셋 상태가 된다. 또, 트랜스퍼 게이트(280-1)를 오프, 트랜스퍼 게이트(280-2)를 온으로 해서 전원(VDD)으로부터 카운터부(270-0)의 클력 입력 단자로 H레벨의 신호를 공급한다.
한편, 금지 어드레스 검출 신호(øAMPOUT)가 H레벨이 되고 또 어드레스 천이 검지 회로(260)에 의해 어드레스의 변화가 검지되면, 신호 생성 회로(215)로부터 출력되는 신호(øL)가 소정 기간 H레벨, 신호(/øL)가 소정 기간 L레벨이 되고 래치 회로(200)의 래치 상태가 해제되며 그 후 이 래치 회로(200)에 의해 신호(øAMPOUT)가 래치된다. 이로써 신호(AMPOUT)는 H레벨, 신호(/AMPOUT)는 L레벨이 된다. 이 결과, 트랜스퍼 게이트(280-2)를 오프하고 트랜스퍼 게이트(280-1)를 온해서 인버터(220)로부터 출력되는 신호(øATD)가 카운터부(270-0,270-1,…,270-m)로 공급되어 입력된 어드레스와 금지 어드레스가 일치한 후의 어드레스 입력이 계수된다.
제14도는 제8도 내지 제12도에 도시한 어드레스 카운터에서 계수한 어드레스의 변화 횟수와 미리 기억된 카운트 횟수를 비교하고 소정의 카운트 횟수에의 도달 여부를 검출해서 제1도에 도시한 회로에서의 비교기(15)와 레지스터 회로(16)에 대응하고 있다. 제15도는 상기 제14도에 도시한 회로에서의 카운트 횟수 비교부의 구성예를 도시하고, 제16도는 카운트 천이 검지기의 구성예를 도시하고 있다. 또, 제17도는 상기 제14도에 도시한 회로의 출력 신호를 래치하는 래치 회로의 구성예를 도시하고 있다.
제14도에 도시한 바와 같이 각 카운트 횟수 비교부(400-0,400-1,…,400-m)는 카운트 횟수 신호(c0,c1,…,cm)가 비트마다 공급되고 미리 기억된 카운트 횟수와 비트마다 비교된다. 각 카운트 횟수 비교부(400-0,400-1,…,400-m)의 비교 출력(CMP0,CMP1,…,CMPm)은 소정 비트수마다 NAND 게이트(410,…,410)로 공급된다. 이들 NAND 게이트(410,…,410)의 출력 신호는 NOR 게이트(420)로 공급된다. 이로써, 입력된 카운트 횟수 신호(c0,c1,…,cm)와 제8도의 카운터부(270-0,270-1,…,270-m)에서 계수한 카운트 횟수의 모든 비트가 일치한 경우에 NOR 게이트(420)로부터 H레벨의 신호(øCMP)가 출력된다. 이 신호(øCMP)는 지연용 인버터(430,431)를 통해 AND 게이트(440)의 한쪽 입력단으로 공급됨과 동시에 카운트 천이 검지기(450)의 입력단으로 공급된다. 카운트 천이 검지기(450)는 NOR 게이트(420)로부터 출력되는 신호(øCMP)의 변화를 검출해서 소정의 폭을 갖는 구형파 신호(CTDOUT)를 생성해서 출력함과 동시에 상기 AND 게이트(440)의 다른쪽 입력단으로 공급한다.
카운트 횟수 비교부(400-0)는 제15도에 도시한 바와 같이 XOR 게이트(401)와 래치 회로(402)를 포함하는 구성이다. XOR 게이트(401)의 한쪽 입력단으로는 카운트 횟수에 대응한 카운트 정보(c0)가 공급되고, 다른쪽 입력단으로는 래치 회로(402)의 출력이 공급된다. 래치 회로(402)는 P채널형 MOS 트랜지스터(403,404)와 N채널형 MOS 트랜지스터(405,406)를 포함하는 구성이다. MOS 트랜지스터(403,404)의 소스와 게이트는 전원(VDD)에 접속되어 있다. MOS 트랜지스터(405)의 드레인은 MOS 트랜지스터(403)의 드레인 및 XOR 게이트(401)의 다른쪽 입력단에 접속되고, 소스는 접지점(VSS)에 접속되며, 게이트는 MOS 트랜지스터(404)의 드레인에 접속되어 있다. MOS 트랜지스터(406)의 드레인은 MOS 트랜지스터(404)의 드레인에 접속되고, 소스는 접지점(VSS)에 접속되며, 게이트는 MOS 트랜지스터(403)의 드레인 및 XOR 게이트(401)의 다른쪽 입력단에 접속되어 있다. 상기 P채널형 MOS 트랜지스터(403,404)의 한쪽 채널 영역에는 카운트 횟수에 따라 붕소 등의 불순물이 이온 주입되어 디프레션화되어 있다. 예를 들면, 카운트 정보가 1레벨인 때에는 MOS 트랜지스터(403)가 디프레션화되고, 카운트 정보가 0레벨인 때에는 MOS 트랜지스터(404)가 디프레션화된다. 이로써, XOR 게이트(401)의 다른쪽 입력단으로는 카운트 정보에 대응해서 1레벨 또는 0레벨의 신호가 공급되고, 한쪽 입력단으로 공급된 카운트 정보(c0)와의 일치 여부가 비교된다. 이 XOR 회로(401)로부터 출력되는 신호(CMP0)는 상기 NAND 게이트(410)로 공급된다.
다른쪽 카운트 회수 비교부(400-1,…,400-m)도 상기 카운트 횟수 비교부(400-0)와 동일한 구성이다. 카운트 정보의 모든 비트가 일치하면 NAND 게이트(410)의 출력은 L레벨이 되고 NOR 게이트(420)의 출력 신호(øCMP:일치 검출 신호)는 H레벨로 상승한다. 이로써, 입력된 카운트 정보(c0,c1,…,cm)와 미리 기억된 카운트 정보의 일치, 즉 카운트 횟수의 일치가 검출된다.
제16도는 상기 제14도에 도시한 회로에서의 카운트 천이 검지기(450)의 구성예를 도시한다. 이 천이 검지기(450)는 인버터(451 내지 455), 저항(456 내지 458), 캐패시터(459 내지 461), P채널형 MOS 트랜지스터(462 내지 465) 및 N채널형 MOS 트랜지스터(466 내지 469)를 포함하는 구성이다. 저항(456 내지 458)과 캐패시터(459 내지 461)는 지연 회로를 구성하고 있는데, 인버터(455)로부터 출력되는 구형파 신호(TDOUT)의 H레벨 기간은 이들 저항(456 내지 458)과 캐패시터((459 내지 461)의 CR 시상수에 의해 설정된다. MOS 트랜지스터(462 내지 469)와 인버터(455)는 XOR 게이트를 구성하며, 인버터(451)의 입력단으로 공급된 일치 검출 신호(øCMP)와 상기 지연 회로에서 지연된 신호가 일치된 기간 동안 H레벨이 된다.
상기 천이 검지기(450)는 NOR 게이트(420)로부터 출력되는 일치 검출 신호(øCMP)를 일시적으로 무효로 하는 것이다. 즉, 스큐가 발생한 경우, 시큐리티 회로가 오동작하는 것을 방지하고 있다.
제17도는 상기 제14도에 도시한 회로의 출력을 래치하는 래치 회로이다. 이 래치 회로는 P채널형 MOS 트랜지스터(470 내지 473), N채널형 MOS 트랜지스터(474 내지 477), 인버터(478,479) 및 저항(480)을 포함하는 구성이다. MOS 트랜지스터(470,471,474,475)의 전류 통로는 전원(VDD)과 접지점(VSS) 사이에 직렬 접속된다. 상기 MOS 트랜지스터(470)의 게이트로는 신호(/øL), 상기 MOS 트랜지스터(471,474)의 게이트로는 제14도에 도시한 회로에서의 AND 게이트(440)의 출력 신호(øCMPOUT), 상기 MOS 트랜지스터(475)의 게이트로는 신호(øL)가 각각 공급되어 온/오프 제어된다. 인버터(478)의 입력단은 MOS 트랜지스터(471,474)의 전류 통로의 접지점에 접속되고, 출력단은 인버터(479)의 입력단에 접속된다. 이 인버터(478)의 출력단과 접지점(VSS) 사이에는 저항(480)이 접속된다. 이 저항(480)은 전원 투입시 래치 회로를 초기 설정하기 위한 것으로 저항치가 메가 수준 또는 기가 수준의 고저항이다. MOS 트랜지스터(472,473,476,477)의 전류 통로는 전원(VDD)과 접지점(VSS) 사이에 직렬 접속된다. 상기 MOS 트랜지스터(472)의 게이트로는 신호(øL), 상기 MOS 트랜지스터(477)의 게이트로는 신호(/øL)가 각각 공급되어 온/오프 제어된다. 상기 MOS 트랜지스터(473,476)의 게이트는 상기 인버터(478)의 출력단에 접속된다. 이들 MOS 트랜지스터(473,476)의 전류 통로의 접속점은 상기 인버터(478)의 입력단에 접속된다. 그리고, 상기 인버터(479)의 출력단으로부터 신호(/CMPOUT), 상기 인버터(478)의 출력단으로부터 신호(CMPOUT)를 출력한다.
제18도는 상기 제14도 내지 제17도에 도시한 회로의 동작을 도시하는 타이밍 차트이다. 금지 어드레스가 액세스되어 카운터부(270-0,270-1,…,270-m)가 계수 동작을 개시하면, 카운트 횟수 비교부(400-0,400-1,…,400-m)에서 카운트 횟수에 대응한 카운트 정보(c0,c1,…,cm)와 미리 기억된 카운트 정보가 비트마다 비교된다. 각 카운트 횟수 비교부(400-0,400-1,…,400-m)의 출력 신호(CMP0,CMP1,…,CMPm)가 일치해서 카운트 횟수가 미리 기억된 카운트 횟수에 도달한 것이 검출되면, NAND 게이트(410,…,410)의 출력 신호가 L레벨이 되고 NOR 게이트(420)의 출력 신호(øCMP)가 H레벨이 된다. 제18도에서는 m이 3인 경우, 즉 금지 어드레스의 액세스로부터 3개의 어드레스 변화를 검지해서 스크램블 동작을 개시시키는 경우를 도시하고 있다.
NOR 게이트(420)의 출력 신호(øCMP)의 H레벨에 응답해서 AND 게이트(440)로부터 카운트 횟수 일치 신호(øCMPOUT)가 출력된다. 이 신호가 제17도에 도시한 래치 회로에 래치되고 신호(CMPOUT)는 H레벨, 신호(/CMPOUT)는 L레벨이 된다.
제19도는 링 오실레이터와 이 링 오실레이터의 사이클을 계수하는 카운터의 구성예를 도시한 것으로 제1도에 도시한 회로에서의 링 오실레이터 및 카운터(17)에 대응하고 있다. 링 오실레이터(500)는 CMOS 인버터(501,502,503), 저항(504 내지 506), 캐패시터(507 내지 509) 및 발진 동작 제어용 MOS 트랜지스터(510)를 포함하는 구성이다. 인버터(501)의 출력단과 인버터(502)의 입력단 사이에는 저항(504)과 캐패시터(507)로 구성되는 CR 시상수 회로가 설치되어 있다. 인버터(502)의 출력단과 인버터(503)의 입력단 사이에는 저항(505)과 캐패시터(508)로 구성되는 CR 시상수 회로가 설치되어 있다. 또, 인버터(503)의 출력단과 인버터(501)의 입력단 사이에는 저항(506)과 캐패시터(509)로 구성되는 CR 시상수 회로가 설치되어 있다. MOS 트랜지스터(510)의 전류 통로는 인버터(501 내지 503) 내의 N채널형 MOS 트랜지스터의 소스와 접지점(VSS) 사이에 삽입되고, 제17도에 도시한 래치 회로로부터 출력되는 신호(CMPOUT)가 게이트로 공급되어 온/오프 제어된다.
인버터(520)의 입력단에는 상기 저항(506)과 캐패시터(509)의 접속점이 접속된다. 이 인버터(520)의 출력단과 카운터부(540-0)의 클럭 입력단 사이에는 P채널형 MOS 트랜지스터와 N채널형 MOS 트랜지스터의 전류 통로가 병렬 접속된 트랜스퍼 게이트(530-1)가 설치되어 있다. 또, 상기 카운터부(540-0)의 클럭 입력단과 전원(VDD) 사이에는 P채널형 MOS 트랜지스터와 N채널형 MOS 트랜지스터의 전류 통로가 병렬 접속된 트랜스퍼 게이트(530-2)가 설치되어 있다. 상기 트랜스퍼 게이트(530-1)의 N채널형 MOS 트랜지스터와 트랜스퍼 게이트(530-2)의 P채널형 MOS 트랜지스터의 게이트로는 각각 상기 래치 회로로부터 출력되는 신호(CMPOUT)가 공급되고, 트랜스퍼 게이트(530-1)의 P-채널형 MOS 트랜지스터와 트랜스퍼 게이트(530-2)의 N채널형 MOS 트랜지스터의 게이트로는 각각 신호(/CMPOUT)가 공급된다. 상기 카운터부(540-0)의 출력 신호(R0)는 다음 단의 카운터부(540-1)의 클럭 입력단으로 공급되고, 이 카운터부(540-1)의 출력 신호는 다음 단의 클럭 입력단으로 공급된다. 그리고, 최종단의 카운터부(540-i)의 출력단으로부터 신호(Ri)를 출력하게 되었다.
제20도는 제19도에 도시한 카운터에서 계수한 링 오실레이터의 사이클 횟수와 미리 기억된 사이클 횟수를 비교하고 소정 카운트 횟수에의 도달 여부를 검출하는 것으로, 제1도에 도시한 회로에서의 비교기(18)와 레지스터 회로(19)에 대응하고 있다. 제21도는 상기 제20도에 도시한 회로에서의 사이클 횟수 비교부의 구성예를 도시하고, 제22도는 사이클 천이 검지기의 구성예를 도시하고 있다. 또, 제23도는 상기 제20도에 도시한 회로의 출력 신호를 래치하는 래치 회로의 구성예를 도시하고 있다.
제20도에 도시한 바와 같이, 각 사이클 횟수 비교부(600-0,600-1,…,600-i)로는 사이클 횟수 신호(R0,R1,…,Ri)가 비트마다 공급되고 미리 기억된 사이클 횟수와 비트마다 비교된다. 각 사이클 횟수 비교부(600-0,600-1,…,600-i)의 비교 결과(RMP0,RMP1,…,RMPi)는 소정의 횟수마다 NAND 게이트(610,…,610)로 공급된다. 이들 NAND 게이트(610,…,610)의 출력 신호는 NOR 게이트(620)로 공급된다. 이로써, 입력된 사이클 횟수(R0,R1,…,Ri)와 사이클 횟수의 모든 비트가 일치한 경우에 NOR 게이트(620)로부터 H레벨의 신호(øRPM)가 출력된다. 이 신호(øRMP)는 지연용의 인버터(630,631)를 통해 AND 게이트(640)의 한쪽 입력단으로 공급됨과 동시에 사이클 천이 검지기(650)의 입력단으로 공급된다. 천이 검지기(650)는 NOR 게이트(620)로부터 출력되는 신호(øRMP)의 변화를 검출하고 소정의 폭을 갖는 구형파 신호(RTDOUT)를 생성해서 상기 AND 게이트(640)의 다른쪽 입력단으로 공급한다.
사이클 횟수 비교부(600-0)는 제21도에 도시한 바와 같이 XOR 게이트(601)와 래치 회로(602)를 포함하는 구성이다. XOR 게이트(601)의 한쪽 입력단으로는 사이클 횟수에 따른 사이클 정보(R0)가 공급되고, 다른쪽 입력단으로는 래치 회로(602)의 출력이 공급된다. 래치 회로(602)는 P채널형 MOS 트랜지스터(603,604)와 N채널형 MOS 트랜지스터(605,606)를 포함하는 구성이다. MOS 트랜지스터(603,604)의 소스와 게이트는 전원(VDD)에 접속되어 있다. MOS 트랜지스터(605)의 드레인은 MOS 트랜지스터(603)의 드레인 및 XOR 게이트(601)의 다른쪽 입력단에 접속되고, 소스는 접지점(VSS)에 접속되며, 게이트는 MOS 트랜지스터(604)의 드레인에 접속되어 있다. MOS 트랜지스터(606)의 드레인은 MOS 트랜지스터(604)의 드레인에 접속되고, 소스는 접지점(VSS)에 접속되며, 게이트는 MOS 트랜지스터(603)의 드레인 및 XOR 게이트(601)의 다른쪽 입력단에 접속되어 있다. 상기 P채널형 MOS 트랜지스터(603,604)의 한쪽 채널 영역에는 사이클 횟수에 대응해서 붕소 등의 불순물이 이온 주입되고 디프레션화되어 있다. 예를 들면, 사이클 정보가 1레벨인 때는 MOS 트랜지스터(603)가 디프레션화되고, 사이클 정보가 0레벨인 때는 MOS 트랜지스터(604)가 디프레션화된다. 이로써, XOR 게이트(601)의 다른쪽 입력단으로는 사이클 정보에 따른 1레벨 또는 0레벨의 신호가 공급되고, 한쪽 입력단으로 공급된 사이클 횟수(R0)와의 일치 여부를 비교한다. 이 XOR 게이트(601)로부터 출력되는 신호(RMP0)는 상기 NAND 게이트(610)로 공급된다.
다른 사이클 횟수 비교부(600-1,…,600-i)도 상기 사이클 횟수 비교부(600-0)와 동일한 구성이다. 사이클 정보의 모든 비트가 일치하면 NAND 게이트(610,…,610)의 출려은 L레벨이 되고 NOR 게이트(620)의 출력 신호(øRMP:일치 검출 신호)가 H레벨로 상승한다. 이로써, 입력된 사이클 정보(R0,R1,…,Ri)와 미리 기억된 사이클 정보의 일치, 즉 사이클 횟수의 일치가 검출된다.
제22도는 상기 제20도에서의 사이클 천이 검지기(650)의 구성예를 도시한다. 이 천이 검지기(650)는 인버터(651 내지 655), 저항(656 내지 658), 캐패시터(659 내지 661), P채널형 MOS 트랜지스터(662 내지 665) 및 N채널형 MOS 트랜지스터(666 내지 669)를 포함하는 구성이다. 저항(656 내지 658)과 캐패시터(659 내지 661)는 지연 회로를 구성하는데, 출력되는 구형파 신호(RTDOUT)의 H레벨의 기간은 이들 저항(656 내지 658)과 캐패시터(659 내지 661)의 CR 시상수에 의해 설정된다. MOS 트랜지스터(662 내지 669)와 인버터(655)는 XOR 게이트를 구성하는데, 입력된 신호(øRMP)와 상기 지연 회로에서 지연된 신호가 일치한 기간 동안 H레벨이 된다.
상기 천이 검지기(650)는 NOR 게이트(620)로부터 출력되는 일치 검출 신호(øRMP)를 일시적으로 무효로 하는 것이다. 즉, 스큐가 발생한 경우에 시큐리티 회로가 오동작하는 것을 방지한다.
제23도는 상기 제20도에 도시한 회로의 출력을 래치하는 래치 회로이다. 이 래치 회로는 P채널형 MOS 트랜지스터(670 내지 673), N채널형 MOS 트랜지스터(674 내지 677), 인버터(678,679) 및 저항(680)을 포함하는 구성이다. MOS 트랜지스터(670,671,674,675)의 전류 통로는 전원(VDD)과 접지점(VSS) 사이에 직렬 접속된다. 상기 MOS 트랜지스터(670)의 게이트로는 신호(/øL), 상기 MOS 트랜지스터(671,674)의 게이트로는 제20도에 도시한 회로에서의 AND 게이트(640)의 출력 신호(øCMPOUT), 상기 MOS 트랜지스터(675)의 게이트로는 신호(øL)가 각각 공급되어 온/오프 제어된다. 인버터(678)의 입력단은 MOS 트랜지스터(671,674)의 전류 통로의 접지점에 접속되고, 출력단은 인버터(679)의 입력단에 접속된다. 이 인버터(678)의 출력단과 접지점(VSS) 사이에는 저항(680)이 접속된다. 이 저항(680)은 전원 투입시 래치 회로를 초기 설정하기 위한 것으로 저항치가 메가 수준 또는 기가 수준인 고저항이다. MOS 트랜지스터(672,673,676,677)의 전류 통로는 전원(VDD)과 접지점(VSS) 사이에 직렬 접속된다. 상기 MOS 트랜지스터(672)의 게이트로는 신호(øL), 상기 MOS 트랜지스터(677)의 게이트로는 신호(/øL)가 각각 공급되어 온/오프 제어된다. 상기 MOS 트랜지스터(673,676)의 게이트는 상기 인버터(678)의 출력단에 접속된다. 이들 MOS 트랜지스터(673,676)의 전류 통로의 접속점은 상기 인버터(678)의 입력단에 접속된다. 그리고, 상기 인버터(679)의 출력단으로부터 신호(/RMPOUT), 상기 인버터(678)의 출력단으로부터 신호(RMPOUT)를 출력한다.
제24도는 상기 제19도 내지 제23도에 도시한 회로의 동작을 도시하는 타이밍 차트이다. 제17도에 도시한 래치 회로의 출력 신호(CMPOUT)가 H레벨이 되면, MOS 트랜지스터(510)가 온해서 링 오실레이터(500)가 발진 동작을 개시한다. 이로써, 인버터(520)로부터 클럭 신호(øR)가 출력된다. 제17도에 도시한 래치 회로의 출력 신호(CMPOUT)가 H레벨, 신호(/CMPOUT)가 L레벨인 때에는 트랜스퍼 게이트(530-1)가 온, 트랜스퍼 게이트(530-2)가 오프 상태이고, 상기 인버터(520)로부터 출력되는 클럭 신호(øR)가 카운터부(540-0)로 공급되어 카운터부(540-0,540-1,…,540-i)에서 카운트 동작이 개시된다.
상기 카운터부(540-0,540-1,…,540--i)의 출력 신호(R0,R1,…,Ri)는 제20도에 도시한 사이클 횟수 비교부(600-0,600-1,…,600-i)로 공급되고, 미리 설정된 사이클 횟수와 비교된다. 그리고, 양 사이클 횟수의 일치가 검출되면, AND 게이트(640)로부터 일치 검출 신호(øRMPOUT)가 출력된다.
제25도는 어드레스 스크램블 정보를 기억한 레지스터 회로의 구성예를 도시한 것으로 제1도에 도시한 회로에서의 레지스터 회로(20)에 대응한다. 이 레지스터 회로는 XOR 게이트(701), 인버터(708) 및 래치 회로(702)를 포함하는 구성이다. XOR 게이트(701)의 한쪽 입력단으로는 신호(RMPOUT) 또는 신호(CMPOUT)가 공급되고, 다른쪽 입력단으로는 래치 회로(702)의 출력이 공급된다. 래치 회로(702)는 P채널형 MOS 트랜지스터(703,704)와 N채널형 MOS 트랜지스터(705,706)를 포함하는 구성이다. MOS 트랜지스터(703,704)의 소스와 게이트는 전원(VDD)에 접속되어 있다. MOS 트랜지스터(705)의 드레인은 MOS 트랜지스터(703)의 드레인 및 XOR 게이트(701)의 다른쪽 입력단에 접속되고, 소스는 접지점(VSS)에 접속되며, 게이트는 MOS 트랜지스터(704)의 드레인에 접속되어 있다. MOS 트랜지스터(706)의 드레인은 MOS 트랜지스터(704)의 드레인에 접속되고, 소스는 접지점(VSS)에 접속되며, 게이트는 MOS 트랜지스터(703)의 드레인 및 XOR 게이트(701)의 다른쪽 입력단에 접속되어 있다. 상기 P채널형 MOS 트랜지스터(703,704)의 한쪽 채널 영역에는 카운트 횟수에 따라 붕소 등의 불순물이 이온 주입되어 디프레션화되어 있다. 예를 들면, 스크램블 정보가 1레벨인 때에는 MOS 트랜지스터(703)가 디프레션화되고, 스크램블 정보가 0레벨인 때에는 MOS 트랜지스터(704)가 디프레션화된다. 이로써, XOR 게이트(701)의 다른쪽 입력단에는 스크램블 정보에 따른 '1레벨 또는 0레벨 신호가 공급되고, 한쪽 입력단에 공급된 신호(RMPOUT) 또는 신호(CMPOUT)와의 일치 여부를 비교한다. 각 비트마다 설치된 XOR 회로(701)로부터 출력되는 신호(SCR0/1 내지 SCRn-1/n) 및 인버터(707)로부터 출력되는 신호(/SCR0/1 내지 /SCRn-1/n)는 스크램블 회로로 공급된다.
제26도는 스크램블 회로의 구성예를 도시한 것으로 제1도에 도시한 회로에서의 스위치 회로(21)에 대응한다. 이 스크램블 회로는 상기 제25도에 도시한 회로의 출력에 응답해서 어드레스 버퍼로부터 출력된 어드레스를 스크램블해서 디코더로 공급하든지 스크램블하지 않고 공급하는 것을 전환하는 것이다. 제1도에 도시한 회로에서는 최초의 어드레스와 최후의 어드레스를 바꾸도록 한 반면, 이 회로에서는 인접하는 비트의 어드레스를 바꿔서 출력하게 하고 있다. 어드레스(A0,A1)에 대해 고려하면, 상기 스크램블 회로는 인버터(800,801,802,803)와 트랜스퍼 게이트(804 내지 807)를 포함하는 구성이다. 통상의 액세스에서는 제27도의 타이밍 차트에 도시한 바와 같이 어드레스(A0)는 인버터(800), 트랜스퍼 게이트(804) 및 인버터(801)를 통해 디코더로 공급되고(어드레스 신호 a0), 어드레스(A1는 인버터(802), 트랜스퍼 게이트(805) 및 인버터(803)를 통해 디코더로 공급된다(어드레스 신호 a1). 반면, 시큐리티 회로가 동작하면, 어드레스(A0)는 인버터(800), 트랜스퍼 게이트(806) 및 인버터(803)를 통해 디코더로 공급되고(어드레스 신호 a1), 신호(A1)는 인버터(802), 트랜스퍼 게이트(807) 및 인버터(801)를 통해 디코더로 공급된다(어드레스 신호 a0). 다른 비트도 마찬가지로서 인접하는 비트의 어드레스를 바꿔 출력한다.
제28도는 본 발명의 제2실시예의 형태에 따른 불휘발성 반도체 기억 장치에 대해 설명하는 것으로 마스크 ROM에서의 시큐리티 기능에 관계하는 회로부를 추출해서 도시하고 있다. 제28도에 도시하는 회로는 제1도에 도시한 회로에서의 링 오실레이터 및 카운터(17), 비교기(18) 및 레지스터 회로(19)를 생략하고, 비교기(15)의 출력을 레지스터 회로(20)로 공급하도록 한 것이다. 다른 구성은 제1도에 도시한 회로와 동일하므로 동일 구성 부분에 동일 부호를 붙이고 상세 설명은 생략한다.
제28도에 도시한 구성에서는 비교기(12)에 의해 금지 어드레스의 액세스 여부가 검지된 때에 어드레스 카운터(14)를 작동시키고, 어드레스의 변화 횟수가 레지스터 회로(16)에 기억된 카운트 횟수에 도달한 경우에 레지스터 회로(20)로부터 어드레스 스크램블 정보를 판독해서 어드레스를 스크램블하게 된다.
이와 같은 구성에 의해 금지 어드레스를 특정하는 것은 용이하지 않으며 충분한 시큐리티 기능이 얻어진다. 이 제2실시예의 형태에 따른 회로는 제1실시예의 형태에 따른 회로에 비해 시큐리티 기능은 다소 떨어지나 회로 규모가 작으므로 필요로 하는 보호 효과에 따라 선택하면 된다.
또한, 본 발명은 상기 제1 및 제2실시예의 형태에 한정되지 않으므로 요지를 이탈하지 않는 범위에서 여러 변형 실시가 가능하다.
예를 들면, 상기 제1 및 제2실시예의 형태에서는 스위치 회로(21)를 어드레스 버퍼(11a,11b)와 디코더(22) 사이에 설치해서 어드레스를 스크램블하게 했지만, 제29도 및 제30도에 도시한 바와 같이 디코더(22)와 메모리 셀 어레이(10) 사이에 스위치 회로(23)를 설치해서 디코더(22)로부터 출력되는 디코드 신호를 스크램블 해도 되고, 제31도 및 제32도에 도시한 바와 같이 어드레스 버퍼(11a,11b)와 디코더(22) 사이 및 디코더(22)와 메모리 셀 어레이(10) 사이의 양쪽에 스위치 회로(,21,23)를 설치해도 된다. 이때, 스크램블하는 어드레스는 2개로 제한되는 것이 아니므로 3개 이상이어도 되는 것은 물론이다.
또한, 상기 스위치 회로(21)를 구성하는 스위치(S1,S2,S3,S4)로서는 제26도에 도시한 트랜스퍼 게이트와 MOS 트랜지스터 등의 스위치 소자를 설치해도 되고, 제33도 및 제34도에 도시한 바와 같이 논리 회로(24a,24b)를 설치하고 레지스터 회로(20)의 출력과 어드레스 버퍼(11a,11b)의 출력을 논리 처리하도록 해도 된다. 이 논리 회로(24a,24b)로서는, 예컨대 AND 게이트, OR 게이트 및 XOR 게이트 등을 사용할 수 있다. 더우기, 제35도 및 제36도에 도시한 바와 같이 연산 회로(25a,25b)를 설치하고 레지스터 회로(20)의 출력과 어드레스 버퍼(11a,11b)의 출력을 연산해서 어드레스를 스크램블할 수도 있다.
상기 제1 내지 제10실시예의 형태에서는 오류 데이타를 출력하기 위해 어드레스를 스크램블하도록 했지만, 제37도 및 제38도에 도시한 바와 같이 메모리 셀 어레이(10)내에 기억된 데이타와는 다른 오류 데이타를 기억한 오류 어드레스 메모리(26)와 이 오류 어드레스 메모리를 액세스하는 회로, 예컨대 어드레스 카운터를 설치하고 제1, 29, 31, 33 및 35도에 도시한 회로에서의 비교기(18) 또는 제28, 30, 32, 34 및 36도에 도시한 회로에서의 비교기(15)에서 일치를 검출한 경우에 상기 오류 데이타 메모리(26)를 액세스해서 오류 데이타를 출력하게 해도 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면 기억 데이타를 복하하고자 한때 기억 데이타와는 다른 오류 데이타를 출력해서 복사된 데이타로는 프로그램이 정상 동작을 행하지 않도록 할 수 있기 때문에, 실질적으로 불법 복사나 프로그램 복사에 의한 저작권의 침해 등을 방지할 수 있다. 따라서, 높은 시큐리티 기능을 갖는 불휘발성 반도체 기억 장치가 얻어진다.

Claims (16)

  1. 입력된 어드레스와 미리 기억된 액세스 금지 어드레스를 비교하는 제1비교 수단, 상기 제1비교 수단에 의해 상기 입력된 어드레스와 상기 미리 기억된 액세스 금지 어드레스의 일치가 검출된 때 일치 후에 입력된 어드레스의 변화 횟수를 계수하는 제1계수 수단, 상기 제1계수 수단의 계수값과 미리 기억된 계수치를 비교하는 제2비교 수단, 상기 제2비교 수단에서 상기 제1계수 수단의 계수값과 상기 미리 기억된 계수치의 일치가 검출된 때 발진을 개시하는 발진 수단, 상기 발진 수단의 사이클 횟수를 계수하는 제2계수 수단, 상기 제2계수 수단의 사이클 횟수와 상기 미리 기억된 사이클 횟수를 비교하는 제3비교 수단, 및 상기 제3비교 수단에서 상기 제2계수 수단의 사이클 횟수와 상기 미리 기억된 사이클 횟수의 일치가 검출된 때 입력된 어드레스에 대응하는 기억 데이타와는 다른 오류 데이타를 출력하는 출력 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 출력 수단은 어드레스를 스크램블하기 위한 정보가 기억된 스크램블 정보 기억 수단 및 상기 스크램블 정보 기억 수단의 기억 정보에 따라 입력된 어드레스를 변화시키는 전환 수단을 구비하며, 상기 제3비교 수단에서 일치가 검출된 때 디코더로 공급되는 어드레스 신호 및 메모리 셀 어레이로 공급되는 디코드 신호의 적어도 한 쪽을 전환하므로써 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 출력 수단은 메모리 셀 어레이 내에 기억된 데이타와는 다른 오류 데이타가 기억된 오류 데이타 기억 수단 및 상기 제3비교 수단에서 일치가 검출된 때 상기 오류 데이타 기억 수단을 액세스하는 액세스 수단을 구비하며, 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 상기 오류 데이타 기억 수단으로부터 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 발진 수단은 판독 사이클과는 다른 사이클로 발진하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 액세스가 금지된 어드레스가 기억된 제1기억 수단, 상기 제1기억 수단에 기억된 액세스 금지 어드레스와 입력된 어드레스를 비교하는 제1비교 수단, 상기 제1비교 수단에 의해 상기 제1기억 수단에 기억된 액세스 금지 어드레스와 상기 입력된 어드레스의 일치가 검출된 때 일치 후에 입력된 어드레스의 변화 횟수를 계수하는 제1계수 수단, 계수치가 기억된 제2기억 수단, 상기 제1계수 수단의 계수치와 상기 제2기억 수단에 기억된 계수치를 비교하는 제2비교 수단, 상기 제2비교 수단에서 상기 제1계수 수단의 계수치와 상기 제2기억 수단에 기억된 계수치의 일치가 검출된 때 발진을 개시하는 발진 수단, 상기 발진 수단의 사이클 횟수를 계수하는 제2계수 수단, 사이클 횟수가 기억된 제3기억 수단, 상기 제3기억 수단에 기억된 사이클 횟수와 상기 제2계수 수단에서 계수한 사이클 횟수를 비교하는 제3비교 수단, 및 상기 제3비교 수단에서 상기 제3기억 수단에 기억된 사이클 횟수와 상기 제2계수 수단에서 계수한 사이클 횟수의 일치가 검출된 때 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 출력하는 출력 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서, 상기 출력 수단은 어드레스를 스크램블하기 위한 정보가 기억된 스크램블 정보 기억 수단 및 상기 스크램블 정보 기억 수단의 기억 정보에 따라 입력된 어드레스를 변화시키는 전환 수단을 구비하며, 상기 제3비교 수단에서 일치가 검출된 때 디코더로 공급되는 어드레스 신호 및 메모리 셀 어레이로 공급되는 디코드 신호의 적어도 한 쪽을 전환하므로써 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제5항에 있어서, 상기 출력 수단은 메모리 셀 어레이 내에 기억된 데이타와는 다른 오류 데이타가 기억된 오류 데이타 기억 수단 및 상기 제3비교 수단에서 일치가 검출된 때 상기 오류 데이타 기억 수단을 액세스하는 액세스 수단을 구비하며, 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 상기 오류 데이타 기억 수단으로부터 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제5항에 있어서, 상기 제1, 제2 및 제3의 기억 수단은 각각 ROM 마스크에 의해 데이타가 기록되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제5항에 있어서, 상기 발진 수단은 판독 사이클과는 다른 사이클로 발진하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 입력된 어드레스와 미리 기억된 액세스 금지 어드레스를 비교하는 제1비교 수단, 상기 제1비교 수단에 상기 입력된 어드레스와 상기 미리 기억된 액세스 금지 어드레스의 일치가 검출된 때 일치 후에 입력된 어드레스의 변화 횟수를 계수하는 제1계수 수단, 상기 제1계수 수단의 계수치와 미리 기억된 계수치를 비교하는 제2비교 수단, 및 상기 제2비교 수단에서 상기 제1계수 수단의 계수치와 상기 미리 기억된 계수치의 일치가 검출된 때 입력된 어드레스에 대응하는 기억 데이타와는 다른 데이타를 출력하는 출력 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서, 상기 출력 수단은 어드레스를 스크램블하기 위한 정보가 기억된 스크램블 정보 기억 수단 및 상기 스크램블 정보 기억 수단의 기억 정보에 따라 입력된 어드레스를 변화시키는 전환 수단을 구비하며, 상기 제2비교 수단에서 일치가 검출된 때 디코더로 공급되는 어드레스 신호 및 메모리 셀 어레이로 공급되는 디코드 신호의 적어도 한쪽을 전환함으로써 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제10항에 있어서, 상기 출력 수단은 메모리 셀 어레이 내에 기억된 데이타와는 다른 오류 데이타가 기억된 오류 데이타가 기억 수단 및 상기 제2비교 수단에서 일치가 검출된 때 상기 오류 데이타 기억 수단을 액세스하는 액세스 수단을 구비하며, 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 상기 오류 데이타 기억 수단으로부터 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 액세스가 금지된 어드레스가 기억된 제1기억 수단, 상기 제1기억 수단에 기억된 액세스 금지 어드레스와 입력된 어드레스를 비교하는 제1비교 수단, 상기 제1비교 수단에 의해 상기 제1기억 수단에 기억된 액세스 금지 어드레스와 상기 입력된 어드레스의 일치가 검출된 때 일치 후에 입력된 어드레스의 변화 횟수를 계수하는 제1계수 수단, 계수치가 기억된 제2기억 수단, 상기 제1계수 수단의 계수치와 상기 제2기억 수단에 기억된 계수치를 비교하는 제2비교 수단, 상기 제2비교 수단에서 상기 제1계수 수단의 계수치와 상기 제2기억 수단에 기억된 계수치의 일치가 검출된 때 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 출력하는 출력 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제13항에 있어서, 상기 출력 수단은 어드레스를 스크램블하기 위한 정보가 기억된 스크램블 정보 기억 수단 및 상기 스크램블 정보 기억 수단의 기억 정보에 따라 입력된 어드레스를 변화시키는 전환 수단을 구비하며, 상기 제2비교 수단에서 일치가 검출된 때 디코더로 공급되는 어드레스 신호 및 메모리 셀 어레이로 공급되는 디코드 신호의 적어도 한쪽을 전환하므로써 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제13항에 있어서, 상기 출력 수단은 메모리 셀 어레이 내에 기억된 데이타와는 다른 오류 데이타가 기억된 오류 데이타 기억 수단 및 상기 제2비교 수단에서 일치가 검출된 때 상기 오류 데이타 기억 수단을 액세스하는 액세스 수단을 구비하며, 입력된 어드레스에 대응하는 메모리 셀 어레이 중의 메모리 셀에 기억된 데이타와는 다른 데이타를 상기 오류 데이타 기억 수단으로부터 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제13항에 있어서, 상기 제1 및 제2기억 수단은 각각 ROM 마스크에 의해 데이타가 기록되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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