JPH08147219A

JPH08147219A - 不揮発性半導体記憶装置

Info

Publication number: JPH08147219A
Application number: JP7243335A
Authority: JP
Inventors: Makoto Takizawa; 誠瀧沢
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1994-09-22
Filing date: 1995-09-21
Publication date: 1996-06-07

Abstract

(57)【要約】【課題】高いセキュリティ機能を有する不揮発性半導体
記憶装置を提供することを目的としている。【解決手段】入力されたアドレスとアクセス禁止アドレ
スとを比較器１２で比較し、両アドレスが一致した時
に、一致後に入力されたアドレスの変化数をカウンタ１
４でカウントする。このカウント数と予め設定されたカ
ウント数とを比較器１５で比較し、両カウント数が一致
した時にリングオシレータ１７を発振させる。このリン
グオシレータのサイクル数と予め設定されたサイクル数
とを比較器１８で比較し、両サイクル数が一致した時
に、入力されたアドレスをスクランブルして誤データを
出力することを特徴とする。データをコピーする際に禁
止アドレスをアクセスすると所定サイクル後に誤データ
が出力され、コピーされたデータではプログラムが正常
動作しない。よって、実質的に違法なコピーを防止でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記憶データのコ
ピーを防止するためのセキュリティ機能を備えた不揮発
性半導体記憶装置に関し、特にゲームや汎用性のあるビ
ジネスソフトウェア等のプログラムが書き込まれたＲＯ
Ｍの記憶データを違法なコピーから保護するのに好適な
ものである。

【０００２】

【従来の技術】一般に、従来の不揮発性半導体記憶装置
（ＲＯＭ）には、記憶されているデータを保護するため
のセキュリティ機能が備わっていないため、ＥＰＲＯＭ
ライター等のデータコピー機能を有する装置を用いて比
較的容易にデータをコピーすることができる。このた
め、最小限の数のＲＯＭを購入し、多数のコピー品を生
産することができるので、ＲＯＭとしての商品価値が下
がるという問題があった。また、ＲＯＭの内部にセキュ
リティ機能を設けたとしても、記憶データを読み出し、
この読み出したデータのチェックを行うことでセキュリ
ティ機能のメカニズムを容易に解読できてしまうという
問題があった。

【０００３】

【発明が解決しようとする課題】上記のように従来の不
揮発性半導体記憶装置は、記憶データを容易にコピーで
き、且つセキュリティ機能を付加しても必ずしも十分な
保護が行えないという問題があった。

【０００４】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、高いセキュリテ
ィ機能を有する不揮発性半導体記憶装置を提供すること
にある。

【０００５】また、この発明の他の目的は、記憶データ
をコピーしようとしたときに、記憶データと異なる誤デ
ータを出力し、コピーされたデータではプログラムが正
常動作を行わないようにすることにより、実質的に違法
なコピーやプログラムのコピーによる著作権の侵害等を
防止できる不揮発性半導体記憶装置を提供することであ
る。

【０００６】

【課題を解決するための手段】この発明の請求項１に記
載した不揮発性半導体記憶装置は、入力されたアドレス
と予め記憶されたアクセス禁止アドレスとを比較する第
１の比較手段と、前記第１の比較手段によって前記入力
されたアドレスと前記予め記憶されたアクセス禁止アド
レスの一致が検出されたときに、一致後に入力されたア
ドレスの変化数を計数する第１の計数手段と、前記第１
の計数手段の計数値と予め記憶された計数値とを比較す
る第２の比較手段と、前記第２の比較手段で前記第１の
計数手段の計数値と前記予め記憶された計数値の一致が
検出されたときに発振を開始する発振手段と、前記発振
手段のサイクル数を計数する第２の計数手段と、前記第
２の計数手段のサイクル数と前記予め記憶されたサイク
ル数とを比較する第３の比較手段と、前記第３の比較手
段で前記第２の計数手段のサイクル数と前記予め記憶さ
れたサイクル数の一致が検出されたときに、入力された
アドレスに対応する記憶データとは異なるデータを出力
する出力手段とを具備することを特徴としている。

【０００７】また、請求項２の不揮発性半導体記憶装置
は、アクセスが禁止されたアドレスが記憶された第１の
記憶手段と、前記第１の記憶手段に記憶されたアクセス
禁止アドレスと入力されたアドレスとを比較する第１の
比較手段と、前記第１の比較手段によって前記第１の記
憶手段に記憶されたアクセス禁止アドレスと前記入力さ
れたアドレスとの一致が検出されたときに、一致後に入
力されたアドレスの変化数を計数する第１の計数手段
と、計数値が記憶された第２の記憶手段と、前記第１の
計数手段の計数値と前記第２の記憶手段に記憶された計
数値とを比較する第２の比較手段と、前記第２の比較手
段で前記第１の計数手段の計数値と前記第２の記憶手段
に記憶された計数値との一致が検出されたときに発振を
開始する発振手段と、前記発振手段のサイクル数を計数
する第２の計数手段と、サイクル数が記憶された第３の
記憶手段と、前記第３の記憶手段に記憶されたサイクル
数と前記第２の計数手段で計数したサイクル数とを比較
する第３の比較手段と、前記第３の比較手段で前記第３
の記憶手段に記憶されたサイクル数と前記第２の計数手
段で計数したサイクル数との一致が検出されたときに、
メモリセルアレイ中の入力されたアドレスに対応するメ
モリセルに記憶されたデータとは異なるデータを出力す
る出力手段とを具備することを特徴とする。

【０００８】請求項３に示すように、前記出力手段とし
て、アドレスをスクランブルするための情報が記憶され
たスクランブル情報記憶手段と、前記スクランブル情報
記憶手段の記憶情報に応じて入力されたアドレスを変化
せしめる切換手段とを設け、前記第３の比較手段で一致
が検出されたときに、デコーダに供給されるアドレス信
号及びメモリセルアレイに供給されるデコード信号の少
なくとも一方を切り換えることにより、メモリセルアレ
イ中の入力されたアドレスに対応するメモリセルに記憶
されたデータとは異なるデータを出力することができ
る。

【０００９】また、請求項４に記載したように、前記出
力手段として、メモリセルアレイ中に記憶されたデータ
とは異なる誤データが記憶された誤データ記憶手段と、
前記第３の比較手段で一致が検出されたときに前記誤デ
ータ記憶手段をアクセスするアクセス手段とを設け、メ
モリセルアレイ中の入力されたアドレスに対応するメモ
リセルに記憶されたデータとは異なるデータを前記誤デ
ータ記憶手段から出力するようにしても良い。

【００１０】請求項５に記載したように、前記第１、第
２及び第３の記憶手段はそれぞれ、ＲＯＭマスクによっ
てデータが書き込まれる。

【００１１】また、請求項６に記載したように、請求項
１または２の発振手段は、読み出しサイクルと異なるサ
イクルで発振することを特徴とする。

【００１２】更に、請求項７ないし１１に記載したよう
に、請求項１における発振手段、第２の計数手段及び第
３の比較手段、あるいは請求項２における発振手段、第
２の計数手段、第３の記憶手段及び第３の比較手段を省
略し、第２の比較手段によって両計数値の一致が検出さ
れたときに、出力手段からメモリセルアレイ中の入力さ
れたアドレスに対応するメモリセルに記憶されたデータ
とは異なるデータを出力するように構成しても良い。

【００１３】上記のような構成によれば、アドレスを順
次アクセスして記憶データを読み出すと、正規の記憶デ
ータとは異なった誤データに変換して出力するので、コ
ピーされたデータではプログラムが正常動作を行わず、
実質的にコピーやプログラムのコピーによる著作権の侵
害等を防止できる。しかも、禁止アドレスがアクセスさ
れてからすぐに誤データを出力するのではなく、所定の
期間は正しいデータを出力するので、たとえ禁止アドレ
スの存在を知っていたとしても禁止アドレスの特定が困
難である。

【００１４】更に、発振手段を設けた場合には、この発
振手段は読み出しサイクルとは無関係のサイクルで動作
するので、データを他の記録媒体に記憶してから解析し
ようとしても、データの読み出しサイクルに応じて誤デ
ータを出力するまでの遅延時間が変化してしまい、禁止
アドレスを特定することはほとんどできない。

【００１５】従って、高いセキュリティ機能が得られ
る。

【００１６】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る不揮発性半導体記憶装置について説
明するためのもので、マスクＲＯＭにおけるセキュリテ
ィ機能に関係する回路部を抽出して示している。外部か
ら各アドレス入力端子に入力されたアドレスは、アドレ
スバッファ１１ａ，１１ｂに供給されると共に、比較器
１２の一方の入力端に供給される。この比較器１２の他
方の入力端には、レジスタ回路１３の出力が供給されて
いる。上記レジスタ回路１３には、ソフトウェア（プロ
グラム）では使用しないアドレスのうちの任意のアドレ
ス（以下、このアドレスを禁止アドレスと称する）がＲ
ＯＭマスクを使って予め記憶されている。ＲＯＭでは、
ほとんどの場合に全てのアドレスは使用しておらず、使
用していないアドレスは任意のため、コピーするものに
とっては不明なものである。

【００１７】上記比較器１２の比較出力はアドレスカウ
ンタ１４に供給され、両アドレスの一致が検出される
と、上記アドレスカウンタ１４によって、一致後に入力
されたアドレスの変化数がカウントされる。アドレスカ
ウンタ１４のカウント数は、比較器１５の一方の入力端
に供給される。この比較器１５の他方の入力端には、レ
ジスタ回路１６の出力が供給されている。レジスタ回路
１６には、カウント数がＲＯＭマスクを使って予め記憶
されている。上記比較器１５の比較出力はリングオシレ
ータ及びカウンタ１７に供給され、両カウント数の一致
が検知されるとリングオシレータが発振動作を開始する
と共に、そのサイクル数がカウンタで計数される。上記
リングオシレータは、メモリの読み出しサイクルとは無
関係に、ある任意の周波数で発振し、このリングオシレ
ータの出力がカウンタで計数される。上記リングオシレ
ータ及びカウンタ１７の出力は、比較器１８の一方の入
力端に供給される。この比較器１８の他方の入力端には
レジスタ回路１９の出力が供給されている。このレジス
タ回路１９には、サイクル数がＲＯＭマスクを用いて予
め記憶されている。上記比較器１８で両サイクル数の一
致が検出されると、この比較器１８の比較出力がレジス
タ回路２０に供給される。レジスタ回路２０には、正規
のアドレスをどのようなアドレスに変換するか（アドレ
ススクランブル情報）がＲＯＭマスクを用いて予め記憶
されている。ここでは、アドレスバッファ１１ａとアド
レスバッファ１１ｂの出力を入れ替えるためのスイッチ
Ｓ１，Ｓ２，Ｓ３，Ｓ４の制御信号（アドレススクラン
ブル情報）が記憶されているものとする。

【００１８】上記アドレスバッファ１１ａ，１１ｂの出
力は、スイッチ回路２１を介してデコーダ２２に供給さ
れる。上記スイッチ回路２１は、上記レジスタ回路２０
に記憶されているアドレススクランブル情報に応じてス
イッチング状態が制御される。例えば、正常なアドレス
が入力された場合（禁止アドレス以外のアドレスが入力
された場合）には、スイッチＳ１，Ｓ２がオン、スイッ
チＳ３，Ｓ４がオフし、アドレスバッファ１１ａ，１１
ｂの出力がスイッチＳ１，Ｓ２を介してデコーダ２２に
供給される。このデコーダ２２のデコード出力は、メモ
リセルアレイ１０に供給され、入力されたアドレスに対
応するメモリセルから記憶データが読み出される。一
方、禁止アドレスが入力された場合には、スイッチＳ
３，Ｓ４がオン、スイッチＳ１，Ｓ２がオフし、アドレ
スバッファ１１ａ，１１ｂの出力はスイッチＳ３，Ｓ４
をそれぞれ介してデコーダ２２に供給される。このた
め、デコーダ２２は、入力されたアドレスと異なるアド
レスをデコードし、入力されたアドレスと異なるメモリ
セルから記憶データが読み出される。

【００１９】なお、上記各レジスタ回路１３，１６，１
９，２０としては、例えばラッチ型のフリップフロップ
回路を設け、このフリップフロップ回路を構成するＭＯ
ＳトランジスタをＲＯＭマスクを用いて選択的に閾値電
圧を変化させることにより１ビットのデータを記憶する
ことができる。よって、このようなフリップフロップ回
路を複数個設けることにより、設けた数分のビット数の
レジスタ回路として用いることができる。

【００２０】次に、上記のような構成において、図２の
フローチャートにより動作を説明する。通常、コピーを
行う場合には、全てのアドレスに対してのＲＯＭデータ
を読み出そうとする。そこで、ＲＯＭのソフトウェアで
は使用しないアドレスを禁止アドレス（アクセス禁止ア
ドレス）として設定し、外部から入力されたアドレスと
禁止アドレスとが一致した場合にコピー動作と判定す
る。

【００２１】すなわち、アドレスが入力されると（ＳＴ
ＥＰ１）、このアドレスとレジスタ回路１３に記憶され
ている禁止アドレスとが比較器１２によって比較され、
禁止アドレスか否かが判定される。禁止アドレスでない
場合には、アドレスはアドレスバッファ１１ａ，１１
ｂ、スイッチ回路２１（スイッチＳ１，Ｓ２）を介して
デコーダ２２に供給されてデコードされる（ＳＴＥＰ
８）。そして、このデコーダ２２のデコード出力でメモ
リセルアレイ１０中の入力されたアドレスに対応するメ
モリセルからデータが読み出され、１つのサイクルが終
了する（ＳＴＥＰ９）。その後、禁止アドレスがアクセ
スされるまで同様な動作を経て、入力されたアドレスに
対応するデータの読み出しが行われる。

【００２２】一方、比較器１２に入力された両アドレス
が一致し、禁止アドレスが入力されたことが検知される
と、アドレスカウンタ１４が作動され、一致後に入力さ
れたアドレスの変化数のカウントが開始される（ＳＴＥ
Ｐ３）。このアドレスカウンタ１４のカウント数は、比
較器１５によってレジスタ回路１６に記憶されたカウン
ト数と比較される（ＳＴＥＰ４）。そして、一致するま
でカウント動作が繰り返される。このカウント動作中、
すなわち、比較器１２で一致が検知されるまでの期間
は、入力されたアドレス（禁止アドレスではないアドレ
ス）はアドレスバッファ１１ａ，１１ｂ及びスイッチ回
路２１を介してデコーダ２２に供給され、メモリセルア
レイから正しい記憶データの読み出しが行われる。

【００２３】次に、アドレスカウンタ１４によるカウン
ト数がレジスタ回路１６に設定されたカウント数に達す
ると、比較器１５から一致信号が出力され、リングオシ
レータ及びカウンタ１７が作動される（ＳＴＥＰ５）。
カウンタは、上記リングオシレータのサイクル数を計数
し、このサイクル数と上記レジスタ回路１９に記憶され
たサイクル数とが比較器１８で比較される（ＳＴＥＰ
６）。比較器１８で一致が検出されるまでの期間、リン
グオシレータが発振し続け、カウンタでサイクル数がカ
ウントアップされる。この期間中には、上述したような
記憶データの正常な読み出しが行われる。そして、一致
が検出されると、レジスタ回路２０からアドレススクラ
ンブル情報が読み出され、スイッチ回路２１に供給され
る。このアドレススクランブル情報は、スイッチ回路２
１中の各スイッチＳ１，Ｓ２，Ｓ３，Ｓ４のオン／オフ
状態に対応するものであり、図１に示す回路の場合に
は、スイッチＳ１，Ｓ２をオフし、スイッチＳ３，Ｓ４
をオンする。これによって、アドレスバッファ１１ａの
出力とアドレスバッファ１１ｂの出力とが入れ替えられ
て、デコーダ２２に供給される（ＳＴＥＰ７）。

【００２４】この時点で、禁止アドレスからある任意の
サイクルを経てコピー先の媒体に対し、正規のＲＯＭデ
ータとは異なるデータを転送する動作に入る。そして、
デコーダ２２は、入力されたアドレスと異なるアドレス
をデコードし（ＳＴＥＰ８）、メモリセルアレイ１０中
の入力されたアドレスと異なるメモリセルから、あたか
も正常動作しているようにデータが読み出され、１つの
サイクルが終了する（ＳＴＥＰ９）。以降のサイクルで
は、スイッチ回路２１によりアドレスバッファ１１ａ，
１１ｂの出力が切り換えられた状態でデコーダ２２が動
作するので、入力されたデータとは異なる誤データが読
み出される。

【００２５】上記のような構成によれば、禁止アドレス
がアクセスされるとすぐに誤データを出力するのではな
く、アドレスカウンタ１４のカウント数がレジスタ回路
１６に記憶されたカウント数に達するまでの期間、及び
この設定されたカウント数に達してからリングオシレー
タのサイクル数が設定されたサイクル数になるまでの期
間遅れて誤データが出力される。このため、たとえ禁止
アドレスの存在を知っていても、禁止アドレスがアクセ
スされてから暫くの期間は正しいデータが出力されるの
で、違法なコピーをする者にとって禁止アドレスを特定
することが困難である。しかも、リングオシレータは読
み出しサイクルとは異なる発振周波数で発振しているの
で、ＥＰＲＯＭライターやパーソナルコンピュータ等を
解析手段として用い、ＲＯＭから読み出したデータをハ
ードディスク等の別の記憶装置に記録してから解析しよ
うとしても、解析手段の読み出しサイクル数とリングオ
シレータのサイクル数とが一致しない限り、正しく読み
出されるデータの数が変化してしまい、禁止アドレスの
特定あるいは解析は極めて困難である。

【００２６】なお、図１に示した回路において、禁止ア
ドレスを単数に設定した場合には、禁止アドレスに対し
任意のサイクルや時間経過後に誤データが出力されるだ
けである。よって、読み出しのアドレス選択を例えば最
下位アドレスから最上位アドレスに変えた読み出しと、
最上位アドレスから最下位アドレスに変えた読み出しの
２通りの方法で行い、それぞれ正しい部分のデータのみ
を足し合わせる、すなわち最下位アドレスから誤データ
が出力されるまでのデータと、最上位アドレスから誤デ
ータが出力されるまでのデータを組み合わせることによ
り１つの正しいコピー作品が作成可能である。そこで、
禁止アドレスを２つ設定すれば上記手法では２つの禁止
アドレスに挟まれた部分は１つ１つ正しいデータか否か
確認しながら取り込む以外にコピーができない。このよ
うに、１つ１つデータを取り込む手法は、ＲＯＭの記憶
容量が大容量となった現在では現実的ではない。従っ
て、実質的にコピーが不可能である。禁止アドレスの数
を３つ以上にすれば更に解読は難しくなり、多ければよ
り禁止アドレスの特定あるいは解読を困難にできるが、
禁止アドレスの数を増やすと回路規模が大きくなるの
で、必要とする保護効果に応じて複数の禁止アドレスを
設定するのが好ましい。

【００２７】また、上記第１の実施の形態では、説明を
簡単にするためにリングオシレータの発振周波数を一定
として説明したが、発振周波数を可変にし、レジスタ回
路１９に発振周波数も予め記憶することにより、サイク
ル数だけでなく発振周波数も一致したときにアドレスの
スクランブルを行うようにすれば、より解読を複雑化で
きる。

【００２８】次に、上述した第１の実施の形態の更に詳
細な回路構成及び動作について図３ないし図２７を参照
して説明する。

【００２９】図３は、入力されたアドレスと予め記憶さ
れたアクセス禁止アドレスとを比較し、アクセス禁止ア
ドレスがアクセスされたか否かを検出するアドレスコン
パレータであり、各アドレス比較部は上記図１に示した
回路における比較器１２とレジスタ回路１３に対応して
いる。図４は上記図３に示した回路におけるアドレス比
較部の構成例を示し、図５は上記図３に示した回路にお
ける遷移検知器の構成例を示している。図３に示す如
く、各アドレス比較部１００−０，１００−１，…，１
００−ｎには、アドレス信号ａ０，ａ１，…，ａｎがビ
ット毎に供給され、予め記憶されたアクセス禁止アドレ
スとビット毎に比較される。各アドレス比較部１００−
０，１００−１，…，１００−ｎの比較出力ＡＭＰ０，
ＡＭＰ１，…，ＡＭＰｎは、所定のビット数毎にナンド
ゲート１１０，…，１１０に供給される。これらナンド
ゲート１１０，…，１１０の出力信号は、ノアゲート１
２０に供給される。これによって、入力されたアドレス
ａ０，ａ１，…，ａｎと禁止アドレスの全てのビットが
一致したときに、ノアゲート１２０から“Ｈ”レベルの
信号φ_AMPが出力される。この信号φ_AMPは、遅延用の
インバータ１３０，１３１を介してアンドゲート１４０
の一方の入力端に供給されるとともに、遷移検知器１５
０の入力端に供給される。遷移検知器１５０は、ノアゲ
ート１２０から出力される信号φ_AMPの変化を検出して
所定の幅を持った矩形波信号ＴＤＯＵＴを生成し、上記
アンドゲート１４０の他方の入力端に供給する。そし
て、このアンドゲート１４０の出力端から禁止アドレス
検出信号φ_AMPOUTが出力される。

【００３０】アドレス比較部１００−０は、図４に示す
ように、エクスクルーシブオアゲート１０１とラッチ回
路１０２とを含んで構成されている。エクスクルーシブ
オアゲート１０１の一方の入力端にはアドレス信号ａ０
が供給され、他方の入力端にはラッチ回路１０２の出力
が供給される。ラッチ回路１０２は、Ｐチャネル型ＭＯ
Ｓトランジスタ１０３，１０４とＮチャネル型ＭＯＳト
ランジスタ１０５，１０６とを含んで構成されている。
ＭＯＳトランジスタ１０３，１０４のソースとゲートは
電源Ｖ_DDに接続されている。ＭＯＳトランジスタ１０５
のドレインはＭＯＳトランジスタ１０３のドレイン及び
エクスクルーシブオアゲート１０１の他方の入力端に接
続され、ソースは接地点Ｖ_SSに接続され、ゲートはＭＯ
Ｓトランジスタ１０４のドレインに接続されている。Ｍ
ＯＳトランジスタ１０６のドレインはＭＯＳトランジス
タ１０４のドレインに接続され、ソースは接地点Ｖ_SSに
接続され、ゲートはＭＯＳトランジスタ１０３のドレイ
ン及びエクスクルーシブオアゲート１０１の他方の入力
端に接続されている。上記Ｐチャネル型ＭＯＳトランジ
スタ１０３，１０４の一方のチャネル領域には、禁止ア
ドレスに応じてボロン等の不純物がイオン注入され、デ
ィプレッション化されている。例えば、禁止アドレス信
号のａ０に対応するビットが“１”レベルのときにはＭ
ＯＳトランジスタ１０３がディプレッション化され、禁
止アドレス信号のａ０に対応するビットが“０”レベル
のときにはＭＯＳトランジスタ１０４がディプレッショ
ン化される。これによって、エクスクルーシブオアゲー
ト１０１の他方の入力端には禁止アドレスに応じた
“１”レベルあるいは“０”レベルの信号が供給され、
一方の入力端に供給されたアドレスａ０と一致している
か否か比較される。このエクスクルーシブオア回路１０
１から出力される信号ＡＭＰ０は、上記ナンドゲート１
１０に供給される。

【００３１】他のアドレス比較部１００−１，…，１０
０−ｎも上記アドレス比較部１００−０と同様な構成に
なっている。アドレスの全てのビットが一致すると各ナ
ンドゲート１１０，…，１１０の出力は“Ｌ”レベルと
なる。これによって、ノアゲート１２０の出力信号（一
致検出信号）φ_AMPが“Ｈ”レベルに立ち上がり、入力
されたアドレス信号ａ０，ａ１，…，ａｎと予め記憶さ
れた禁止アドレスとの一致が検出される。

【００３２】図５は、上記図３に示した回路における遷
移検知器１５０の構成例を示している。この遷移検知器
１５０は、インバータ１５１〜１５５、抵抗１５６〜１
５８、キャパシタ１５９〜１６１、Ｐチャネル型ＭＯＳ
トランジスタ１６２〜１６５、及びＮチャネル型ＭＯＳ
トランジスタ１６６〜１６９を含んで構成されている。
抵抗１５６〜１５８とキャパシタ１５９〜１６１は遅延
回路を構成しており、インバータ１５５から出力される
矩形波信号ＴＤＯＵＴの“Ｈ”レベルの期間は、これら
抵抗１５６〜１５８とキャパシタ１５９〜１６１のＣＲ
時定数によって設定される。この遅延回路の遅延時間
は、アドレス変化のスキューによる時間差よりも大きく
設定する。ＭＯＳトランジスタ１６２〜１６９とインバ
ータ１５５はエクスクルーシブオアゲートを構成してお
り、インバータ１５１の入力端に供給されたノアゲート
１２０の出力信号φ_AMPと上記遅延回路で遅延された信
号とが不一致の期間“Ｌ”レベルとなる。

【００３３】上記遷移検知器１５０は、ノアゲート１２
０から出力される一致検出信号φ_AM _Pを一時的に無効に
するものである。すなわち、マスクＲＯＭのアドレス入
力端子に供給される信号間のスキューやＩＣ内部の配線
遅延によるスキューが発生した場合、スキューによって
入力アドレスとアクセス禁止アドレスが一時的に一致す
る可能性がある。そこで、ユーザが正しい使用方法に基
づいた操作を行った場合には、スキューによって一時的
にアクセス禁止アドレスがアクセスされ、セキュリティ
回路が動作してしまうのを防止している。不正コピー行
為によって禁止アドレスがアクセスされた場合には、ス
キューによる一時的なアクセスに比して長い期間アクセ
スされるので、ユーザによる正しい使用方法に基づいた
操作では誤動作せず、不正コピー行為を確実に検知でき
る。

【００３４】図６及び図７はそれぞれ、上記図３ないし
図５に示した回路において禁止アドレスがアクセスされ
た場合のタイミングチャートであり、図６はアドレスに
スキューがない場合、図７はスキューがある場合を示し
ている。図６に示す如くアドレスにスキューがない場合
には、アドレス信号ａ０，ａ１，…，ａｎが変化して禁
止アドレスがアクセスされると、各ビットのエクスクル
ーシブオアゲート１０１の出力信号ＡＭＰ０，ＡＭＰ
１，…，ＡＭＰｎが“Ｈ”レベルとなる。これによっ
て、ノアゲート１２０の出力信号φ_AMPが“Ｈ”レベル
となり、この信号φ_AMPの立ち上がりに応答して遷移検
知器１５０の出力信号ＴＤＯＵＴが所定期間“Ｌ”レベ
ルとなる。所定時間経過後、上記信号ＴＤＯＵＴが
“Ｈ”レベルに立上がると、この信号の立上がりに応答
してアンドゲート１４０から出力される禁止アドレス検
出信号φ_AMPOUTが“Ｈ”レベルとなり、禁止アドレスが
アクセスされたことが検知される。

【００３５】これに対し、図７に示す如くアドレスにス
キューがある場合（ここではアドレス信号ａ０に対して
アドレス信号ａｎの変化が遅れた場合を示している）に
は、アドレス信号ａ０の変化に応答してアドレス比較部
の出力信号ＡＭＰ０が“Ｈ”レベルとなり、所定時間遅
れてアドレス信号ａｎの変化に応答してアドレス比較部
の出力信号ＡＭＰｎが“Ｌ”レベルとなる。この際、上
記信号ＡＭＰ０が“Ｈ”レベルに立上がってから、ＡＭ
Ｐｎが“Ｌ”レベルに立ち下がるまでの期間は、信号Ａ
ＭＰ０とＡＭＰｎは共に“Ｈ”レベルであり（他のビッ
トの信号ＡＭＰ１〜ＡＭＰ（ｎ−１）も“Ｈ”レベルと
する）、ノアゲート１２０の出力信号φ_AMPが“Ｈ”レ
ベルとなる。遷移検知器１５０の出力信号ＴＤＯＵＴ
は、上記信号φ_AMPの立上がりに応答して“Ｌ”レベル
となり、抵抗１５６〜１５８とキャパシタ１５９〜１６
１とからなる遅延回路による遅延時間経過後に“Ｈ”レ
ベルに戻る。これによって、上記遅延回路による遅延時
間内の信号φ_AMPの変化はアンドゲート１４０からは出
力されず、禁止アドレス検出信号φ_AMPOUTは“Ｌ”レベ
ルを維持する。換言すれば、スキューによって入力され
たアドレスと禁止アドレスとが一致した場合には、ノア
ゲート１２０の出力信号φ_AMPの変化はマスクされてア
ンドゲート１４０から出力されない。

【００３６】図８は、上記図３ないし図５に示した回路
で、入力されたアドレスとアクセス禁止アドレスとの一
致が検出されたときに、一致後に入力されたアドレスの
変化数を計数するアドレスカウンタであり、上記図１に
示した回路におけるアドレスカウンタ１４に対応する。
図９は上記図８に示した回路におけるラッチ回路の構成
例を示し、図１０は信号生成回路の構成例を示してい
る。図１１は上記図８に示した回路におけるアドレス遷
移検知器の構成例を示し、図１２はカウンタ部の構成例
を示している。

【００３７】図３に示したアンドゲート１４０から出力
される禁止アドレス検出信号φ_AMPO _UTは、ラッチ回路２
００及び信号生成回路２１５に供給される。ラッチ回路
２００は、信号生成回路２１５から出力される信号
φ_L，／φ_L（符号の前に付した／は反転信号、すなわ
ちバーを意味する）でラッチ動作が制御される。信号生
成回路２１５には、インバータ２２０から出力されるア
ドレスの遷移を示す信号φ_ATDが供給され、上記ラッチ
回路２００及び他の回路を制御するための制御信号
φ_L，／φ_Lを生成する。上記インバータ２２０の入力
端には、共通バスライン２３０が接続されている。この
共通バスライン２３０と電源Ｖ_DD間には、プルアップ用
のＰチャネル型負荷ＭＯＳトランジスタ２４０の電流通
路が接続され、そのゲートは接地点Ｖ_SSに接続されてい
る。また、上記共通バスライン２３０と接地点Ｖ_SS間に
は、入力されるアドレス信号のビット数に対応したＮチ
ャネル型ＭＯＳトランジスタ２５０，…が並列接続され
ている。これらＭＯＳトランジスタ２５０のゲートには
それぞれ、アドレス信号ａ０，ａ１，…，ａｎの変化を
ビット毎に検知するアドレス遷移検知器２６０，…が設
けられている。各アドレス遷移検知器２６０の出力信号
ａ０ａｔｄ，ａ１ａｔｄ，…，ａｎａｔｄで各ＭＯＳト
ランジスタ２５０，…がオン／オフ制御され、少なくと
もいずれか１つのアドレス遷移検知器の出力信号が
“Ｈ”レベルとなると、インバータ２２０の出力信号φ
_ATDが“Ｈ”レベルとなる。上記インバータ２２０の出
力端とカウンタ部２７０−０のクロック入力端との間に
は、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型Ｍ
ＯＳトランジスタの電流通路が並列接続されたトランス
ファゲート２８０−１が設けられている。また、カウン
タ部２７０−０のクロック入力端と電源Ｖ_DDとの間に
は、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型Ｍ
ＯＳトランジスタの電流通路が並列接続されたトランス
ファゲート２８０−２が設けられている。トランスファ
ゲート２８０−１のＮチャネル型ＭＯＳトランジスタと
トランスファゲート２８０−２のＰチャネル型ＭＯＳト
ランジスタのゲートにはそれぞれ、上記ラッチ回路２０
０の出力信号ＡＭＰＯＵＴが供給される。また、トラン
スファゲート２８０−１のＰチャネル型ＭＯＳトランジ
スタとトランスファゲート２８０−２のＮチャネル型Ｍ
ＯＳトランジスタのゲートにはそれぞれ、上記ラッチ回
路２００の出力信号／ＡＭＰＯＵＴが供給される。上記
カウンタ部２７０−０の出力信号ｃ０は、次段のカウン
タ部２７０−１のクロック入力端に供給され、このカウ
ンタ部２７０−１の出力信号は次段のクロック入力端に
供給される。そして、最終段のカウンタ部２７０−ｍの
出力端から出力信号ｃｍを出力するようになっている。
このカウンタ部の段数、すなわちｍの数は禁止アドレス
のアクセスから最大どれだけのアドレスの変化でアドレ
ススクランブルを作動させるかの仕様によって決定す
る。

【００３８】上記ラッチ回路２００は、図９に示すよう
に、Ｐチャネル型ＭＯＳトランジスタ２０１〜２０４、
Ｎチャネル型ＭＯＳトランジスタ２０５〜２０８、イン
バータ２０９，２１０及び抵抗２１１を含んで構成され
ている。ＭＯＳトランジスタ２０１，２０２，２０５，
２０６の電流通路は、電源Ｖ_DDと接地点Ｖ_SS間に直列接
続される。上記ＭＯＳトランジスタ２０１のゲートには
信号／φ_L、上記ＭＯＳトランジスタ２０２，２０５の
ゲートには禁止アドレス検出信号φ_AMPOUT、上記ＭＯＳ
トランジスタ２０６のゲートには信号φ_Lがそれぞれ供
給されてオン／オフ制御される。インバータ２０９の入
力端はＭＯＳトランジスタ２０２，２０５の電流通路の
接続点に接続され、出力端はインバータ２１０の入力端
に接続される。このインバータ２０９の出力端と接地点
Ｖ_SS間には、抵抗２１１が接続される。この抵抗２１１
は、電源投入時にラッチ回路を初期設定するためのもの
で、抵抗値がメガオーダあるいはギガオーダの高抵抗で
ある。ＭＯＳトランジスタ２０３，２０４，２０７，２
０８の電流通路は、電源Ｖ_DDと接地点Ｖ_SS間に直列接続
される。上記ＭＯＳトランジスタ２０３のゲートには信
号φ_L、上記ＭＯＳトランジスタ２０８のゲートには信
号／φ_Lがそれぞれ供給されてオン／オフ制御される。
上記ＭＯＳトランジスタ２０４，２０７のゲートは、上
記インバータ２０９の出力端に接続される。これらＭＯ
Ｓトランジスタ２０４，２０７の電流通路の接続点は、
上記インバータ２０９の入力端に接続される。そして、
上記インバータ２１０の出力端から信号／ＡＭＰＯＵ
Ｔ、上記インバータ２０９の出力端から信号ＡＭＰＯＵ
Ｔを出力する。

【００３９】図１０は上記図８に示した回路における信
号生成回路２１５の構成例を示している。この回路２１
５は、ナンドゲート２１６とインバータ２１７を含んで
構成される。ナンドゲート２１６の一方の入力端には信
号φ_AMPOUT、他方の入力端には信号φ_ATDが供給され
る。このナンドゲート２１６の出力信号はインバータ２
１７に供給される。そして、このインバータ２１７の出
力端から信号φ_Lが、上記ナンドゲート２１６の出力端
から信号／φ_Lがそれぞれ出力される。

【００４０】図１１は、上記図８に示した回路における
アドレス遷移検知器２６０の構成例を示している。ここ
では、アドレス信号ａ０の変化を検知するアドレス遷移
検知器の構成例を代表的に示しているが、アドレス信号
ａ１，…，ａｎの他のビットのアドレス遷移検知器も同
様な構成になっている。このアドレス遷移検知器２６０
は、インバータ２８１〜２８４、抵抗２８６〜２８８、
キャパシタ２８９〜２９１、Ｐチャネル型ＭＯＳトラン
ジスタ２９２〜２９５、及びＮチャネル型ＭＯＳトラン
ジスタ２９６〜２９９を含んで構成されている。抵抗２
８６〜２８８とキャパシタ２８９〜２９１は遅延回路を
構成しており、出力される矩形波信号ａ０ａｔｄの
“Ｈ”レベルの期間は、これら抵抗２８６〜２８８とキ
ャパシタ２８９〜２９１のＣＲ時定数によって設定され
る。ＭＯＳトランジスタ２９２〜２９９はエクスクルー
シブノアゲートを構成しており、入力された信号φ_AMP
と上記遅延回路で遅延された信号とが一致した期間
“Ｈ”レベルとなる。

【００４１】図１２は、上記図８に示した回路における
カウンタ部２７０−０の構成例を示している。このカウ
ンタ部は、インバータ３００〜３０７、Ｐチャネル型Ｍ
ＯＳトランジスタ３０８〜３１９及びＮチャネル型ＭＯ
Ｓトランジスタ３２０〜３３１を含んで構成されてい
る。インバータ３００の入力端には上記トランスファゲ
ート２８０−１，２８０−２が接続されて信号Ｉ１が供
給され、出力端にはインバータ３０１の入力端が接続さ
れる。ＭＯＳトランジスタ３２０と３０８、ＭＯＳトラ
ンジスタ３０９と３２１、ＭＯＳトランジスタ３１０と
３２２、ＭＯＳトランジスタ３２３と３１１はそれぞれ
電流通路が並列接続され、且つこれら並列接続されたＭ
ＯＳトランジスタの電流通路が直列に接続されている。
ＭＯＳトランジスタ３０８，３２１，３２２，３１１の
ゲートにはインバータ３００の出力端が接続され、ＭＯ
Ｓトランジスタ３２０，３０９，３１０，３２３のゲー
トにはインバータ３０１の出力端が接続される。インバ
ータ３０２の入力端には、上記ＭＯＳトランジスタ３２
３，３１１の電流通路の接続点が接続され、出力端には
ＭＯＳトランジスタ３２０，３０８の電流通路の接続点
が接続される。インバータ３０３の入力端は上記インバ
ータ３０２の出力端が接続され、出力端から出力信号ｃ
０を出力する。

【００４２】ＭＯＳトランジスタ３１２，３１３，３２
４，３２５の電流通路は、電源Ｖ_DDと接地点Ｖ_SS間に直
列接続される。ＭＯＳトランジスタ３１４，３１５，３
２６，３２７の電流通路は、電源Ｖ_DDと接地点Ｖ_SS間に
直列接続される。ＭＯＳトランジスタ３１６，３１７，
３２８，３２９の電流通路は、電源Ｖ_DDと接地点Ｖ_SS間
に直列接続される。ＭＯＳトランジスタ３１８，３１
９，３３０，３３１の電流通路は、電源Ｖ_DDと接地点Ｖ
_SS間に直列接続される。インバータ３０４の入力端には
信号／ＡＭＰＯＵＴ（リセット信号として働く）が供給
され、出力端はＭＯＳトランジスタ３１２，３１６，３
２７，３３１のゲートに接続される。インバータ３０５
の入力端はＭＯＳトランジスタ３２０，３０８，３０
９，３２１の電流通路の接続点に接続され、出力端はＭ
ＯＳトランジスタ３１３，３２４のゲートに接続され
る。インバータ３０６の入力端はＭＯＳトランジスタ３
１０，３２２，３２３，３１１の電流通路の接続点に接
続され、出力端はＭＯＳトランジスタ３１７，３２８の
ゲートに接続される。インバータ３０７の入力端はイン
バータ３０４の出力端に接続され、出力端はＭＯＳトラ
ンジスタ３２５，３１４，３２９，３１８のゲートに接
続される。上記ＭＯＳトランジスタ３１５，３２６，３
１９，３３０のゲートは接地点Ｖ_SSに接続される。これ
によって、カウンタ部２７０−０の初期値は“１”とな
る。更に、ＭＯＳトランジスタ３１７と３２８の電流通
路の接続点、及びＭＯＳトランジスタ３１９と３３０の
電流通路の接続点はそれぞれ、上記インバータ３０２の
入力端に接続される。

【００４３】図１３のタイミングチャートに示すよう
に、アドレス遷移検知回路２６０によってアドレスの変
化が検知される度に、インバータ２２０の出力信号φ
_ATDは所定期間“Ｈ”レベルとなる。この際、禁止アド
レス検出信号φ_AMPOUTが“Ｌ”レベルであると、ラッチ
回路２００の出力信号ＡＭＰＯＵＴは“Ｌ”レベル、／
ＡＭＰＯＵＴは“Ｈ”レベルとなる。よって、カウンタ
部２７０−０，２７０−１，…，２７０−ｍのリセット
端子には“Ｈ”レベルの信号／ＡＭＰＯＵＴが与えられ
ているのでリセット状態となる。また、トランスファゲ
ート２８０−１がオフ、トランスファゲート２８０−２
がオンとなり、カウンタ部２７０−０のクロック入力端
子に電源Ｖ_DDから“Ｈ”レベルの信号が供給される。

【００４４】一方、禁止アドレス検出信号φ_AMPOUTが
“Ｈ”レベルとなり、且つアドレス遷移検知回路２６０
によってアドレスの変化が検知されると、信号生成回路
２１５から出力される信号φ_Lが所定期間“Ｈ”レベ
ル、信号／φ_Lが所定期間“Ｌ”レベルとなり、ラッチ
回路２００のラッチ状態が解除され、その後このラッチ
回路２００により信号φ_AMPOUTがラッチされる。これに
よって、信号ＡＭＰＯＵＴが“Ｈ”レベル、／ＡＭＰＯ
ＵＴは“Ｌ”レベルとなる。この結果、トランスファゲ
ート２８０−２がオフし、トランスファゲート２８０−
１がオンし、インバータ２２０から出力される信号φ
_ATDがカウンタ部２７０−０，２７０−１，…，２７０
−ｍに供給されて入力されたアドレスと禁止アドレスが
一致した後のアドレスの入力が計数される。

【００４５】図１４は、図８ないし図１２に示したアド
レスカウンタで計数したアドレスの変化数と予め記憶さ
れたカウント数とを比較し、所定のカウント数に達した
か否かを検出するもので、図１に示した回路における比
較器１５とレジスタ回路１６に対応している。図１５は
上記図１４に示した回路におけるカウント数比較部の構
成例を示し、図１６はカウント遷移検知器の構成例を示
している。また、図１７は上記図１４に示した回路の出
力信号をラッチするラッチ回路の構成例を示している。

【００４６】図１４に示す如く、各カウント数比較部４
００−０，４００−１，…，４００−ｍには、カウント
数信号ｃ０，ｃ１，…，ｃｍがビット毎に供給され、予
め記憶されたカウント数とビット毎に比較される。各カ
ウント数比較部４００−０，４００−１，…，４００−
ｍの比較出力ＣＭＰ０，ＣＭＰ１，…，ＣＭＰｍは、所
定のビット数毎にナンドゲート４１０，…，４１０に供
給される。これらナンドゲート４１０，…，４１０の出
力信号はノアゲート４２０に供給される。これによっ
て、入力されたカウント数信号ｃ０，ｃ１，…，ｃｍと
図８のカウンタ部２７０−０，２７０−１，…，２７０
−ｍで計数したカウント数の全てのビットが一致したと
きに、ノアゲート４２０から“Ｈ”レベルの信号φ_CMP
が出力される。この信号φ_CMPは、遅延用のインバータ
４３０，４３１を介してアンドゲート４４０の一方の入
力端に供給されるとともに、カウント遷移検知器４５０
の入力端に供給される。カウント遷移検知器４５０は、
ノアゲート４２０から出力される信号φ_CMPの変化を検
出して所定の幅を持った矩形波信号ＣＴＤＯＵＴを生成
して出力すると共に、上記アンドゲート４４０の他方の
入力端に供給する。

【００４７】カウント数比較部４００−０は、図１５に
示すように、エクスクルーシブオアゲート４０１とラッ
チ回路４０２とを含んで構成されている。エクスクルー
シブオアゲート４０１の一方の入力端にはカウント数に
対応したカウント情報ｃ０が供給され、他方の入力端に
はラッチ回路４０２の出力が供給される。ラッチ回路４
０２は、Ｐチャネル型ＭＯＳトランジスタ４０３，４０
４とＮチャネル型ＭＯＳトランジスタ４０５，４０６と
を含んで構成されている。ＭＯＳトランジスタ４０３，
４０４のソースとゲートは電源Ｖ_DDに接続されている。
ＭＯＳトランジスタ４０５のドレインはＭＯＳトランジ
スタ４０３のドレイン及びエクスクルーシブオアゲート
４０１の他方の入力端に接続され、ソースは接地点Ｖ_SS
に接続され、ゲートはＭＯＳトランジスタ４０４のドレ
インに接続されている。ＭＯＳトランジスタ４０６のド
レインはＭＯＳトランジスタ４０４のドレインに接続さ
れ、ソースは接地点Ｖ_SSに接続され、ゲートはＭＯＳト
ランジスタ４０３のドレイン及びエクスクルーシブオア
ゲート４０１の他方の入力端に接続されている。上記Ｐ
チャネル型ＭＯＳトランジスタ４０３，４０４の一方の
チャネル領域には、カウント数に応じてボロン等の不純
物がイオン注入され、ディプレッション化されている。
例えば、カウント情報が“１”レベルのときにはＭＯＳ
トランジスタ４０３がディプレッション化され、カウン
ト情報が“０”レベルのときにはＭＯＳトランジスタ４
０４がディプレッション化される。これによって、エク
スクルーシブオアゲート４０１の他方の入力端にはカウ
ント情報に応じた“１”レベルあるいは“０”レベルの
信号が供給され、一方の入力端に供給されたカウント情
報ｃ０と一致しているか否か比較される。このエクスク
ルーシブオア回路４０１から出力される信号ＣＭＰ０
は、上記ナンドゲート４１０に供給される。

【００４８】他のカウント数比較部４００−１，…，４
００−ｍも上記カウント数比較部４００−０と同様な構
成になっている。カウント情報の全てのビットが一致す
るとナンドゲート４１０の出力は“Ｌ”レベルとなり、
ノアゲート４２０の出力信号（一致検出信号）φ_CMPが
“Ｈ”レベルに立ち上がる。これによって、入力された
カウント情報ｃ０，ｃ１，…，ｃｍと予め記憶されたカ
ウント情報との一致、すなわちカウント数の一致が検出
される。

【００４９】図１６は、上記図１４に示した回路におけ
るカウント遷移検知器４５０の構成例を示している。こ
の遷移検知器４５０は、インバータ４５１〜４５５、抵
抗４５６〜４５８、キャパシタ４５９〜４６１、Ｐチャ
ネル型ＭＯＳトランジスタ４６２〜４６５、及びＮチャ
ネル型ＭＯＳトランジスタ４６６〜４６９を含んで構成
されている。抵抗４５６〜４５８とキャパシタ４５９〜
４６１は遅延回路を構成しており、インバータ４５５か
ら出力される矩形波信号ＴＤＯＵＴの“Ｈ”レベルの期
間は、これら抵抗４５６〜４５８とキャパシタ４５９〜
４６１のＣＲ時定数によって設定される。ＭＯＳトラン
ジスタ４６２〜４６９とインバータ４５５はエクスクル
ーシブオアゲートを構成しており、インバータ４５１の
入力端に供給された一致検出信号φ_CMPと上記遅延回路
で遅延された信号とが一致した期間“Ｈ”レベルとな
る。

【００５０】上記遷移検知器４５０は、ノアゲート４２
０から出力される一致検出信号φ_CM _Pを一時的に無効に
するものである。すなわち、スキューが発生した場合、
セキュリティ回路が誤動作するのを防止している。

【００５１】図１７は、上記図１４に示した回路の出力
をラッチするラッチ回路である。このラッチ回路は、Ｐ
チャネル型ＭＯＳトランジスタ４７０〜４７３、Ｎチャ
ネル型ＭＯＳトランジスタ４７４〜４７７、インバータ
４７８，４７９及び抵抗４８０を含んで構成されてい
る。ＭＯＳトランジスタ４７０，４７１，４７４，４７
５の電流通路は、電源Ｖ_DDと接地点Ｖ_SS間に直列接続さ
れる。上記ＭＯＳトランジスタ４７０のゲートには信号
／φ_L、上記ＭＯＳトランジスタ４７１，４７４のゲー
トには図１４に示した回路におけるアンドゲート４４０
の出力信号φ_CMPO _UT、上記ＭＯＳトランジスタ４７５の
ゲートには信号φ_Lがそれぞれ供給されてオン／オフ制
御される。インバータ４７８の入力端はＭＯＳトランジ
スタ４７１，４７４の電流通路の接続点に接続され、出
力端はインバータ４７９の入力端に接続される。このイ
ンバータ４７８の出力端と接地点Ｖ_SS間には、抵抗４８
０が接続される。この抵抗４８０は、電源投入時にラッ
チ回路を初期設定するためのもので、抵抗値がメガオー
ダあるいはギガオーダの高抵抗である。ＭＯＳトランジ
スタ４７２，４７３，４７６，４７７の電流通路は、電
源Ｖ_DDと接地点Ｖ_SS間に直列接続される。上記ＭＯＳト
ランジスタ４７２のゲートには信号φ_L、上記ＭＯＳト
ランジスタ４７７のゲートには信号／φ_Lがそれぞれ供
給されてオン／オフ制御される。上記ＭＯＳトランジス
タ４７３，４７６のゲートは、上記インバータ４７８の
出力端に接続される。これらＭＯＳトランジスタ４７
３，４７６の電流通路の接続点は、上記インバータ４７
８の入力端に接続される。そして、上記インバータ４７
９の出力端から信号／ＣＭＰＯＵＴ、上記インバータ４
７８の出力端から信号ＣＭＰＯＵＴを出力する。

【００５２】図１８は、上記図１４ないし図１７に示し
た回路の動作を示すタイミングチャートである。禁止ア
ドレスがアクセスされてカウンタ部２７０−０，２７０
−１，…，２７０−ｍが計数動作を開始すると、カウン
ト数比較部４００−０，４００−１，…，４００−ｍで
カウント数に応じたカウント情報ｃ０，ｃ１，…，ｃｍ
と予め記憶されたカウント情報とがビット毎に比較され
る。各カウント数比較部４００−０，４００−１，…，
４００−ｍの出力信号ＣＭＰ０，ＣＭＰ１，…，ＣＭＰ
ｍが一致してカウント数が予め記憶されたカウント数に
達したことが検出されると、ナンドゲート４１０，…，
４１０の出力信号が“Ｌ”レベルとなり、ノアゲート４
２０の出力信号φ_CMPが“Ｈ”レベルとなる。図１８で
はｍが３の場合、すなわち、禁止アドレスのアクセスか
ら３つのアドレスの変化を検知してスクランブル動作を
開始させる場合を示している。

【００５３】ノアゲート４２０の出力信号φ_CMPの
“Ｈ”レベルに応答してアンドゲート４４０からカウン
ト数一致信号φ_CMPOUTが出力される。この信号が図１７
に示したラッチ回路にラッチされ、信号ＣＭＰＯＵＴは
“Ｈ”レベル、信号／ＣＭＰＯＵＴは“Ｌ”レベルとな
る。

【００５４】図１９は、リングオシレータとこのリング
オシレータのサイクルを計数するカウンタの構成例を示
すもので、図１に示した回路におけるリングオシレータ
及びカウンタ１７に対応している。リングオシレータ５
００は、ＣＭＯＳインバータ５０１，５０２，５０３、
抵抗５０４〜５０６、キャパシタ５０７〜５０９、及び
発振動作制御用のＭＯＳトランジスタ５１０を含んで構
成されている。インバータ５０１の出力端とインバータ
５０２の入力端との間には、抵抗５０４とキャパシタ５
０７とからなるＣＲ時定数回路が設けられている。イン
バータ５０２の出力端とインバータ５０３の入力端との
間には、抵抗５０５とキャパシタ５０８とからなるＣＲ
時定数回路が設けられている。更に、インバータ５０３
の出力端とインバータ５０１の入力端との間には、抵抗
５０６とキャパシタ５０９とからなるＣＲ時定数回路が
設けられている。ＭＯＳトランジスタ５１０の電流通路
は、インバータ５０１〜５０３中のＮチャネル型ＭＯＳ
トランジスタのソースと接地点Ｖ_SS間に挿入され、ゲー
トに図１７に示したラッチ回路から出力される信号ＣＭ
ＰＯＵＴが供給されてオン／オフ制御される。

【００５５】インバータ５２０の入力端には上記抵抗５
０６とキャパシタ５０９との接続点が接続される。この
インバータ５２０の出力端とカウンタ部５４０−０のク
ロック入力端との間には、Ｐチャネル型ＭＯＳトランジ
スタとＮチャネル型ＭＯＳトランジスタの電流通路が並
列接続されたトランスファゲート５３０−１が設けられ
ている。また、上記カウンタ部５４０−０のクロック入
力端と電源Ｖ_DDとの間には、Ｐチャネル型ＭＯＳトラン
ジスタとＮチャネル型ＭＯＳトランジスタの電流通路が
並列接続されたトランスファゲート５３０−２が設けら
れている。上記トランスファゲート５３０−１のＮチャ
ネル型ＭＯＳトランジスタとトランスファゲート５３０
−２のＰチャネル型ＭＯＳトランジスタのゲートにはそ
れぞれ上記ラッチ回路から出力される信号ＣＭＰＯＵＴ
が供給され、トランスファゲート５３０−１のＰチャネ
ル型ＭＯＳトランジスタとトランスファゲート５３０−
２のＮチャネル型ＭＯＳトランジスタのゲートにはそれ
ぞれ信号／ＣＭＰＯＵＴが供給される。上記カウンタ部
５４０−０の出力信号Ｒ０は、次段のカウンタ部５４０
−１のクロック入力端に供給され、このカウンタ部５４
０−１の出力信号は次段のクロック入力端に供給され
る。そして、最終段のカウンタ部５４０−ｉの出力端か
ら信号Ｒｉを出力するようになっている。

【００５６】図２０は、図１９に示したカウンタで計数
したリングオシレータのサイクル数と予め記憶されたサ
イクル数とを比較し、所定のカウント数に達したか否か
を検出するもので、図１に示した回路における比較器１
８とレジスタ回路１９に対応している。図２１は上記図
２０に示した回路におけるサイクル数比較部の構成例を
示し、図２２はサイクル遷移検知器の構成例を示してい
る。また、図２３は上記図２０に示した回路の出力信号
をラッチするラッチ回路の構成例を示している。

【００５７】図２０に示す如く、各サイクル数比較部６
００−０，６００−１，…，６００−ｉには、サイクル
数信号Ｒ０，Ｒ１，…，Ｒｉがビット毎に供給され、予
め記憶されたサイクル数とビット毎に比較される。各サ
イクル数比較部６００−０，６００−１，…，６００−
ｉの比較結果ＲＭＰ０，ＲＭＰ１，…，ＲＭＰｉは、所
定の数毎にナンドゲート６１０，…，６１０に供給され
る。これらナンドゲート６１０，…，６１０の出力信号
はノアゲート６２０に供給される。これによって、入力
されたサイクル数Ｒ０，Ｒ１，…，Ｒｉとサイクル数の
全てのビットが一致したときに、ノアゲート６２０から
“Ｈ”レベルの信号φ_RMPが出力される。この信号φ
_RMPは、遅延用のインバータ６３０，６３１を介してア
ンドゲート６４０の一方の入力端に供給されるととも
に、サイクル遷移検知器６５０の入力端に供給される。
遷移検知器６５０は、ノアゲート６２０から出力される
信号φ_RMPの変化を検出して所定の幅を持った矩形波信
号ＲＴＤＯＵＴを生成し、上記アンドゲート６４０の他
方の入力端に供給する。

【００５８】サイクル数比較部６００−０は、図２１に
示すように、エクスクルーシブオアゲート６０１とラッ
チ回路６０２とを含んで構成されている。エクスクルー
シブオアゲート６０１の一方の入力端にはサイクル数に
応じたサイクル情報Ｒ０が供給され、他方の入力端には
ラッチ回路６０２の出力が供給される。ラッチ回路６０
２は、Ｐチャネル型ＭＯＳトランジスタ６０３，６０４
とＮチャネル型ＭＯＳトランジスタ６０５，６０６とを
含んで構成されている。ＭＯＳトランジスタ６０３，６
０４のソースとゲートは電源Ｖ_DDに接続されている。Ｍ
ＯＳトランジスタ６０５のドレインはＭＯＳトランジス
タ６０３のドレイン及びエクスクルーシブオアゲート６
０１の他方の入力端に接続され、ソースは接地点Ｖ_SSに
接続され、ゲートはＭＯＳトランジスタ６０４のドレイ
ンに接続されている。ＭＯＳトランジスタ６０６のドレ
インはＭＯＳトランジスタ６０４のドレインに接続さ
れ、ソースは接地点Ｖ_SSに接続され、ゲートはＭＯＳト
ランジスタ６０３のドレイン及びエクスクルーシブオア
ゲート６０１の他方の入力端に接続されている。上記Ｐ
チャネル型ＭＯＳトランジスタ６０３，６０４の一方の
チャネル領域には、サイクル数に応じてボロン等の不純
物がイオン注入され、ディプレッション化されている。
例えば、サイクル情報が“１”レベルのときにはＭＯＳ
トランジスタ６０３がディプレッション化され、サイク
ル情報が“０”レベルのときにはＭＯＳトランジスタ６
０４がディプレッション化される。これによって、エク
スクルーシブオアゲート６０１の他方の入力端にはサイ
クル情報に応じた“１”レベルあるいは“０”レベルの
信号が供給され、一方の入力端に供給されたサイクル数
Ｒ０と一致しているか否か比較される。このエクスクル
ーシブオア回路６０１から出力される信号ＲＭＰ０は、
上記ナンドゲート６１０に供給される。

【００５９】他のサイクル数比較部６００−１，…，６
００−ｉも上記サイクル数比較部６００−０と同様な構
成になっている。サイクル情報の全てのビットが一致す
るとナンドゲート６１０，…，６１０の出力は“Ｌ”レ
ベルとなり、ノアゲート６２０の出力信号（一致検出信
号）φ_RMPが“Ｈ”レベルに立ち上がる。これによっ
て、入力されたサイクル情報Ｒ０，Ｒ１，…，Ｒｉと予
め記憶されたサイクル情報都の一致、すなわちサイクル
数の一致が検出される。

【００６０】図２２は、上記図２０におけるサイクル遷
移検知器６５０の構成例を示している。この遷移検知器
６５０は、インバータ６５１〜６５５、抵抗６５６〜６
５８、キャパシタ６５９〜６６１、Ｐチャネル型ＭＯＳ
トランジスタ６６２〜６６５、及びＮチャネル型ＭＯＳ
トランジスタ６６６〜６６９を含んで構成されている。
抵抗６５６〜６５８とキャパシタ６５９〜６６１は遅延
回路を構成しており、出力される矩形波信号ＲＴＤＯＵ
Ｔの“Ｈ”レベルの期間は、これら抵抗６５６〜６５８
とキャパシタ６５９〜６６１のＣＲ時定数によって設定
される。ＭＯＳトランジスタ６６２〜６６９とインバー
タ６５５はエクスクルーシブオアゲートを構成してお
り、入力された信号φ_RMPと上記遅延回路で遅延された
信号とが一致した期間“Ｈ”レベルとなる。

【００６１】上記遷移検知器６５０は、ノアゲート６２
０から出力される一致検出信号φ_RM _Pを一時的に無効に
するものである。すなわち、スキューが発生した場合、
セキュリティ回路が誤動作するのを防止している。

【００６２】図２３は、上記図２０に示した回路の出力
をラッチするラッチ回路である。このラッチ回路は、Ｐ
チャネル型ＭＯＳトランジスタ６７０〜６７３、Ｎチャ
ネル型ＭＯＳトランジスタ６７４〜６７７、インバータ
６７８，６７９及び抵抗６８０を含んで構成されてい
る。ＭＯＳトランジスタ６７０，６７１，６７４，６７
５の電流通路は、電源Ｖ_DDと接地点Ｖ_SS間に直列接続さ
れる。上記ＭＯＳトランジスタ６７０のゲートには信号
／φ_L、上記ＭＯＳトランジスタ６７１，６７４のゲー
トには図２０に示した回路におけるアンドゲート６４０
の出力信号φ_CMPO _UT、上記ＭＯＳトランジスタ６７５の
ゲートには信号φ_Lがそれぞれ供給されてオン／オフ制
御される。インバータ６７８の入力端はＭＯＳトランジ
スタ６７１，６７４の電流通路の接続点に接続され、出
力端はインバータ６７９の入力端に接続される。このイ
ンバータ６７８の出力端と接地点Ｖ_SS間には、抵抗６８
０が接続される。この抵抗６８０は、電源投入時にラッ
チ回路を初期設定するためのもので、抵抗値がメガオー
ダあるいはギガオーダの高抵抗である。ＭＯＳトランジ
スタ６７２，６７３，６７６，６７７の電流通路は、電
源Ｖ_DDと接地点Ｖ_SS間に直列接続される。上記ＭＯＳト
ランジスタ６７２のゲートには信号φ_L、上記ＭＯＳト
ランジスタ６７７のゲートには信号／φ_Lがそれぞれ供
給されてオン／オフ制御される。上記ＭＯＳトランジス
タ６７３，６７６のゲートは、上記インバータ６７８の
出力端に接続される。これらＭＯＳトランジスタ６７
３，６７６の電流通路の接続点は、上記インバータ６７
８の入力端に接続される。そして、上記インバータ６７
９の出力端から信号／ＲＭＰＯＵＴ、上記インバータ６
７８の出力端から信号ＲＭＰＯＵＴを出力する。

【００６３】図２４は、上記図１９ないし図２３に示し
た回路の動作を示すタイミングチャートである。図１７
に示したラッチ回路の出力信号ＣＭＰＯＵＴが“Ｈ”レ
ベルになると、ＭＯＳトランジスタ５１０がオンしてリ
ングオシレータ５００が発振動作を開始する。これによ
って、インバータ５２０からクロック信号φ_Rが出力さ
れる。図１７に示したラッチ回路の出力信号ＣＭＰＯＵ
Ｔが“Ｈ”レベル、信号／ＣＭＰＯＵＴが“Ｌ”レベル
の時には、トランスファゲート５３０−１がオン、５３
０−２がオフ状態であり、上記インバータ５２０から出
力されるクロック信号φ_Rがカウンタ部５４０−０に供
給され、カウンタ部５４０−０，５４０−１，…，５４
０−ｉでカウント動作が開始される。

【００６４】上記カウンタ部５４０−０，５４０−１，
…，５４０−ｉの出力信号Ｒ０，Ｒ１，…，Ｒｉは、図
２０に示したサイクル数比較部６００−０，６００−
１，…，６００−ｉに供給され、予め設定されたサイク
ル数と比較される。そして、両サイクル数の一致が検出
されると、アンドゲート６４０から一致検出信号φ_RMPO
_UTが出力される。

【００６５】図２５は、アドレススクランブル情報を記
憶したレジスタ回路の構成例を示すもので、図１に示し
た回路におけるレジスタ回路２０に対応している。この
レジスタ回路は、エクスクルーシブオアゲート７０１，
インバータ７０８、及びラッチ回路７０２を含んで構成
されている。エクスクルーシブオアゲート７０１の一方
の入力端には信号ＲＭＰＯＵＴまたは信号ＣＭＰＯＵＴ
が供給され、他方の入力端にはラッチ回路７０２の出力
が供給される。ラッチ回路７０２は、Ｐチャネル型ＭＯ
Ｓトランジスタ７０３，７０４とＮチャネル型ＭＯＳト
ランジスタ７０５，７０６とを含んで構成されている。
ＭＯＳトランジスタ７０３，７０４のソースとゲートは
電源Ｖ_DDに接続されている。ＭＯＳトランジスタ７０５
のドレインはＭＯＳトランジスタ７０３のドレイン及び
エクスクルーシブオアゲート７０１の他方の入力端に接
続され、ソースは接地点Ｖ_SSに接続され、ゲートはＭＯ
Ｓトランジスタ７０４のドレインに接続されている。Ｍ
ＯＳトランジスタ７０６のドレインはＭＯＳトランジス
タ７０４のドレインに接続され、ソースは接地点Ｖ_SSに
接続され、ゲートはＭＯＳトランジスタ７０３のドレイ
ン及びエクスクルーシブオアゲート７０１の他方の入力
端に接続されている。上記Ｐチャネル型ＭＯＳトランジ
スタ７０３，７０４の一方のチャネル領域には、カウン
ト数に応じてボロン等の不純物がイオン注入され、ディ
プレッション化されている。例えば、スクランブル情報
が“１”レベルのときにはＭＯＳトランジスタ７０３が
ディプレッション化され、スクランブル情報が“０”レ
ベルのときにはＭＯＳトランジスタ７０４がディプレッ
ション化される。これによって、エクスクルーシブオア
ゲート７０１の他方の入力端にはスクランブル情報に応
じた“１”レベルあるいは“０”レベルの信号が供給さ
れ、一方の入力端に供給された信号ＲＭＰＯＵＴまたは
信号ＣＭＰＯＵＴと一致しているか否か比較される。各
ビット毎に設けられたエクスクルーシブオア回路７０１
から出力される信号ＳＣＲ０／１〜ＳＣＲｎ−１／ｎ、
及びインバータ７０７から出力される信号／ＳＣＲ０／
１〜／ＳＣＲｎ−１／ｎはスクランブル回路に供給され
る。

【００６６】図２６はスクランブル回路の構成例を示す
もので、図１に示した回路におけるスイッチ回路２１に
対応している。このスクランブル回路は、上記図２５に
示した回路の出力に応答してアドレスバッファから出力
されたアドレスをスクランブルしてデコーダに供給する
かスクランブルしないで供給するかを切り換えるもので
ある。図１に示した回路では、最初のアドレスと最後の
アドレスを入れ替えるようにしたのに対し、この回路で
は、隣接するビットのアドレスを入れ替えて出力するよ
うにしている。アドレスＡ０とＡ１に着目すると、上記
スクランブル回路はインバータ８００，８０１，８０
２，８０３とトランスファゲート８０４〜８０７を含ん
で構成されている。通常のアクセスでは、図２７のタイ
ミングチャートに示すように、アドレスＡ０はインバー
タ８００、トランスファゲート８０４及びインバータ８
０１を介してデコーダに供給され（アドレス信号ａ
０）、アドレス信号Ａ１はインバータ８０２、トランス
ファゲート８０５及びインバータ８０３を介してデコー
ダに供給される（アドレス信号ａ１）。一方、セキュリ
ティ回路が動作すると、アドレスＡ０はインバータ８０
０、トランスファゲート８０６及びインバータ８０３を
介してデコーダに供給され（アドレス信号ａ１）、アド
レス信号Ａ１はインバータ８０２、トランスファゲート
８０７及びインバータ８０１を介してデコーダに供給さ
れる（アドレス信号ａ０）。他のビットも同様になって
おり、隣接するビットのアドレスを入れ替えて出力す
る。

【００６７】図２８は、この発明の第２の実施の形態に
係る不揮発性半導体記憶装置について説明するためのも
ので、マスクＲＯＭにおけるセキュリティ機能に関係す
る回路部を抽出して示している。図２８に示す回路は、
図１に示した回路におけるリングオシレータ及びカウン
タ１７、比較器１８及びレジスタ回路１９を省略し、比
較器１５の出力をレジスタ回路２０に供給するようにし
たものである。他の構成は図１に示した回路と同じであ
るので、同一構成部に同じ符号を付してその詳細な説明
は省略する。

【００６８】図２８に示す構成にあっては、比較器１２
によって禁止アドレスがアクセスされたことが検知され
たときに、アドレスカウンタ１４を作動し、アドレスの
変化数がレジスタ回路１６に記憶されたカウント数に達
したときに、レジスタ回路２０からアドレススクランブ
ル情報を読み出してアドレスをスクランブルすることに
なる。

【００６９】このような構成であっても、禁止アドレス
を特定することは容易ではなく、十分なセキュリティ機
能が得られる。この第２の実施の形態に示す回路は、第
１の実施の形態に示した回路に比してセキュリティ機能
は多少低下することになるが、回路規模は小さくて済む
ので、必要とする保護効果に応じて選択すれば良い。

【００７０】なお、この発明は上記第１，第２の実施の
形態に限定されるものではなく、要旨を逸脱しない範囲
で種々変形して実施することが可能である。

【００７１】例えば、上記第１，第２の実施の形態で
は、スイッチ回路２１をアドレスバッファ１１ａ，１１
ｂとデコーダ２２との間に設けてアドレスをスクランブ
ルするようにしたが、図２９及び図３０に示すように、
デコーダ２２とメモリセルアレイ１０との間にスイッチ
回路２３を設けて、デコーダ２２から出力されるデコー
ド信号をスクランブルしても良く、図３１及び図３２に
示すように、アドレスバッファ１１ａ，１１ｂとデコー
ダ２２との間、及びデコーダ２２とメモリセルアレイ１
０との間の両方にスイッチ回路２１，２３を設けても良
い。この際、スクランブルするアドレスは２つに限られ
るものではなく、３つ以上でも良いのは勿論である。

【００７２】また、上記スイッチ回路２１を構成するス
イッチＳ１，Ｓ２，Ｓ３，Ｓ４としては、図２６に示し
たようなトランスファゲートや、ＭＯＳトランジスタな
どのスイッチ素子を設けても良く、図３３及び図３４に
示すように論理回路２４ａ，２４ｂを設け、レジスタ回
路２０の出力とアドレスバッファ１１ａ，１１ｂの出力
とを論理処理するようにしても良い。この論理回路２４
ａ，２４ｂとしては、例えばアンドゲート、オアゲー
ト、及びエクスクルーシブオアゲート等を用いることが
できる。更に、図３５及び図３６に示すように、演算回
路２５ａ，２５ｂを設けてレジスタ回路２０の出力とア
ドレスバッファ１１ａ，１１ｂの出力とを演算してアド
レスをスクランブルすることもできる。

【００７３】上記第１ないし第１０の実施の形態では、
誤データを出力するために、アドレスをスクランブルす
るようにしたが、図３７及び図３８に示すように、メモ
リセルアレイ１０中に記憶されたデータと異なる誤デー
タを記憶した誤データメモリ２６とこの誤データメモリ
をアクセスする回路、例えばアドレスカウンタを設け、
図１，図２９，図３１，図３３，図３５に示した回路に
おける比較器１８、または図２８，図３０，図３２，図
３４，図３６に示した回路における比較器１５で一致が
検出されたときに上記誤データメモリ２６をアクセスし
て誤データを出力するようにしても良い。

【００７４】

【発明の効果】以上説明したように、この発明によれ
ば、記憶データをコピーしようとしたときに、記憶デー
タと異なる誤データを出力し、コピーされたデータでは
プログラムが正常動作を行わないようにできるので、実
質的に違法なコピーやプログラムのコピーによる著作権
の侵害等を防止できる。よって、高いセキュリティ機能
を有する不揮発性半導体記憶装置が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る不揮発性半
導体記憶装置について説明するためのもので、セキュリ
ティ機能に関係する回路部を抽出して示すブロック図。

【図２】図１に示した回路の動作を説明するためのフロ
ーチャート。

【図３】この発明の第１の実施の形態に係る不揮発性半
導体記憶装置の更に詳細な回路について説明するための
もので、入力されたアドレスと予め記憶されたアクセス
禁止アドレスとを比較し、アクセス禁止アドレスがアク
セスされたか否かを検出するアドレスコンパレータを示
す回路図。

【図４】図３に示した回路におけるアドレス比較部の構
成例を示す回路図。

【図５】図３に示した回路における遷移検知器の構成例
を示す回路図。

【図６】図３ないし図５に示した回路において禁止アド
レスがアクセスされた場合の動作を示すタイミングチャ
ート。

【図７】図３ないし図５に示した回路において禁止アド
レスがアクセスされた場合の動作を示すタイミングチャ
ート。

【図８】入力されたアドレスとアクセス禁止アドレスと
の一致が検出されたときに、一致後の入力アドレスの数
を計数するアドレスカウンタの構成例を示す回路図。

【図９】図８に示した回路におけるラッチ回路の構成例
を示す回路図。

【図１０】図８に示した回路における信号生成回路の構
成例を示す回路図。

【図１１】図８に示した回路におけるアドレス遷移検知
器の構成例を示す回路図。

【図１２】図８に示した回路におけるカウンタ部の構成
例を示す回路図。

【図１３】図８ないし図１２に示した回路の動作を説明
するためのタイミングチャート。

【図１４】図８ないし図１２に示したアドレスカウンタ
で計数したアドレスの変化数と予め記憶されたカウント
数とを比較し、所定のカウント数に達したか否かを検出
するカウント数検知回路を示す回路図。

【図１５】図１４に示した回路におけるカウント数比較
部の構成例を示す回路図。

【図１６】図１４に示した回路におけるカウント数遷移
検知器の構成例を示す回路図。

【図１７】図１４に示した回路の出力信号をラッチする
ラッチ回路の構成例を示す回路図。

【図１８】図１４ないし図１７に示した回路の動作を示
すタイミングチャート。

【図１９】リングオシレータ及びこのリングオシレータ
の出力を計数するカウンタの構成例を示す回路図。

【図２０】図１９に示したカウンタで計数したリングオ
シレータのサイクル数と予め記憶されたサイクル数とを
比較し、所定のカウント数に達したか否かを検出する回
路図。

【図２１】図２０に示した回路におけるサイクル数比較
部の構成例を示す回路図。

【図２２】図２０に示した回路におけるサイクル数遷移
検知器の構成例を示す回路図。

【図２３】図２０に示した回路の出力信号をラッチする
ラッチ回路の構成例を示す回路図。

【図２４】図１９ないし図２３に示した回路の動作を示
すタイミングチャート。

【図２５】アドレススクランブル情報を記憶したレジス
タ回路の構成例を示す回路図。

【図２６】スクランブル回路の構成例を示す回路図。

【図２７】図２４ないし図２６に示した回路の動作を示
すタイミングチャート。

【図２８】この発明の第２の実施の形態に係る不揮発性
半導体記憶装置について説明するためのもので、セキュ
リティ機能に関係する回路部を抽出して示すブロック
図。

【図２９】この発明の第３の実施の形態に係る不揮発性
半導体記憶装置について説明するためのもので、セキュ
リティ機能に関係する回路部を抽出して示すブロック
図。

【図３０】この発明の第４の実施の形態に係る不揮発性
半導体記憶装置について説明するためのもので、セキュ
リティ機能に関係する回路部を抽出して示すブロック
図。

【図３１】この発明の第５の実施の形態に係る不揮発性
半導体記憶装置について説明するためのもので、セキュ
リティ機能に関係する回路部を抽出して示すブロック
図。

【図３２】この発明の第６の実施の形態に係る不揮発性
半導体記憶装置について説明するためのもので、セキュ
リティ機能に関係する回路部を抽出して示すブロック
図。

【図３３】この発明の第７の実施の形態に係る不揮発性
半導体記憶装置について説明するためのもので、セキュ
リティ機能に関係する回路部を抽出して示すブロック
図。

【図３４】この発明の第８の実施の形態に係る不揮発性
半導体記憶装置について説明するためのもので、セキュ
リティ機能に関係する回路部を抽出して示すブロック
図。

【図３５】この発明の第９の実施の形態に係る不揮発性
半導体記憶装置について説明するためのもので、セキュ
リティ機能に関係する回路部を抽出して示すブロック
図。

【図３６】この発明の第１０の実施の形態に係る不揮発
性半導体記憶装置について説明するためのもので、セキ
ュリティ機能に関係する回路部を抽出して示すブロック
図。

【図３７】この発明の第１１の実施の形態に係る不揮発
性半導体記憶装置について説明するためのもので、セキ
ュリティ機能に関係する回路部を抽出して示すブロック
図。

【図３８】この発明の第１２の実施の形態に係る不揮発
性半導体記憶装置について説明するためのもので、セキ
ュリティ機能に関係する回路部を抽出して示すブロック
図。

【符号の説明】

１０…メモリセルアレイ、１１ａ，１１ｂ…アドレスバ
ッファ、１２…比較器（第１の比較手段）、１３…レジ
スタ回路（第１の記憶手段）、１４…アドレスカウンタ
（第１の計数手段）、１５…比較器（第２の比較手
段）、１６…レジスタ回路（第２の記憶手段）、１７…
リングオシレータ及びカウンタ（発振手段、第２の計数
手段）、１８…比較器（第３の比較手段）、１９…レジ
スタ回路（第３の記憶手段）、２０…レジスタ回路（ス
クランブル情報記憶手段）、２１…スイッチ回路（切換
手段）、２２…デコーダ。

Claims

【特許請求の範囲】

【請求項１】入力されたアドレスと予め記憶されたア
クセス禁止アドレスとを比較する第１の比較手段と、前
記第１の比較手段によって前記入力されたアドレスと前
記予め記憶されたアクセス禁止アドレスの一致が検出さ
れたときに、一致後に入力されたアドレスの変化数を計
数する第１の計数手段と、前記第１の計数手段の計数値
と予め記憶された計数値とを比較する第２の比較手段
と、前記第２の比較手段で前記第１の計数手段の計数値
と前記予め記憶された計数値の一致が検出されたときに
発振を開始する発振手段と、前記発振手段のサイクル数
を計数する第２の計数手段と、前記第２の計数手段のサ
イクル数と前記予め記憶されたサイクル数とを比較する
第３の比較手段と、前記第３の比較手段で前記第２の計
数手段のサイクル数と前記予め記憶されたサイクル数の
一致が検出されたときに、入力されたアドレスに対応す
る記憶データとは異なるデータを出力する出力手段とを
具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】アクセスが禁止されたアドレスが記憶さ
れた第１の記憶手段と、前記第１の記憶手段に記憶され
たアクセス禁止アドレスと入力されたアドレスとを比較
する第１の比較手段と、前記第１の比較手段によって前
記第１の記憶手段に記憶されたアクセス禁止アドレスと
前記入力されたアドレスとの一致が検出されたときに、
一致後に入力されたアドレスの変化数を計数する第１の
計数手段と、計数値が記憶された第２の記憶手段と、前
記第１の計数手段の計数値と前記第２の記憶手段に記憶
された計数値とを比較する第２の比較手段と、前記第２
の比較手段で前記第１の計数手段の計数値と前記第２の
記憶手段に記憶された計数値との一致が検出されたとき
に発振を開始する発振手段と、前記発振手段のサイクル
数を計数する第２の計数手段と、サイクル数が記憶され
た第３の記憶手段と、前記第３の記憶手段に記憶された
サイクル数と前記第２の計数手段で計数したサイクル数
とを比較する第３の比較手段と、前記第３の比較手段で
前記第３の記憶手段に記憶されたサイクル数と前記第２
の計数手段で計数したサイクル数との一致が検出された
ときに、メモリセルアレイ中の入力されたアドレスに対
応するメモリセルに記憶されたデータとは異なるデータ
を出力する出力手段とを具備することを特徴とする不揮
発性半導体記憶装置。
【請求項３】前記出力手段は、アドレスをスクランブ
ルするための情報が記憶されたスクランブル情報記憶手
段と、前記スクランブル情報記憶手段の記憶情報に応じ
て入力されたアドレスを変化せしめる切換手段とを備
え、前記第３の比較手段で一致が検出されたときに、デ
コーダに供給されるアドレス信号及びメモリセルアレイ
に供給されるデコード信号の少なくとも一方を切り換え
ることにより、メモリセルアレイ中の入力されたアドレ
スに対応するメモリセルに記憶されたデータとは異なる
データを出力することを特徴とする請求項１または２に
記載の不揮発性半導体記憶装置。
【請求項４】前記出力手段は、メモリセルアレイ中に
記憶されたデータとは異なる誤データが記憶された誤デ
ータ記憶手段と、前記第３の比較手段で一致が検出され
たときに前記誤データ記憶手段をアクセスするアクセス
手段とを備え、メモリセルアレイ中の入力されたアドレ
スに対応するメモリセルに記憶されたデータとは異なる
データを前記誤データ記憶手段から出力することを特徴
とする請求項１または２に記載の不揮発性半導体記憶装
置。
【請求項５】前記第１、第２及び第３の記憶手段はそ
れぞれ、ＲＯＭマスクによってデータが書き込まれるこ
とを特徴とする請求項２に記載の不揮発性半導体記憶装
置。
【請求項６】前記発振手段は、読み出しサイクルと異
なるサイクルで発振することを特徴とする請求項１また
は２に記載の不揮発性半導体記憶装置。
【請求項７】入力されたアドレスと予め記憶されたア
クセス禁止アドレスとを比較する第１の比較手段と、前
記第１の比較手段によって前記入力されたアドレスと前
記予め記憶されたアクセス禁止アドレスとの一致が検出
されたときに、一致後に入力されたアドレスの変化数を
計数する第１の計数手段と、前記第１の計数手段の計数
値と予め記憶された計数値とを比較する第２の比較手段
と、前記第２の比較手段で前記第１の計数手段の計数値
と前記予め記憶された計数値との一致が検出されたとき
に、入力されたアドレスに対応する記憶データとは異な
るデータを出力する出力手段とを具備することを特徴と
する不揮発性半導体記憶装置。
【請求項８】アクセスが禁止されたアドレスが記憶さ
れた第１の記憶手段と、前記第１の記憶手段に記憶され
たアクセス禁止アドレスと入力されたアドレスとを比較
する第１の比較手段と、前記第１の比較手段によって前
記第１の記憶手段に記憶されたアクセス禁止アドレスと
前記入力されたアドレスとの一致が検出されたときに、
一致後に入力されたアドレスの変化数を計数する第１の
計数手段と、計数値が記憶された第２の記憶手段と、前
記第１の計数手段の計数値と前記第２の記憶手段に記憶
された計数値とを比較する第２の比較手段と、前記第２
の比較手段で前記第１の計数手段の計数値と前記第２の
記憶手段に記憶された計数値との一致が検出されたとき
に、メモリセルアレイ中の入力されたアドレスに対応す
るメモリセルに記憶されたデータとは異なるデータを出
力する出力手段とを具備することを特徴とする不揮発性
半導体記憶装置。
【請求項９】前記出力手段は、アドレスをスクランブ
ルするための情報が記憶されたスクランブル情報記憶手
段と、前記スクランブル情報記憶手段の記憶情報に応じ
て入力されたアドレスを変化せしめる切換手段とを備
え、前記第２の比較手段で一致が検出されたときに、デ
コーダに供給されるアドレス信号及びメモリセルアレイ
に供給されるデコード信号の少なくとも一方を切り換え
ることにより、メモリセルアレイ中の入力されたアドレ
スに対応するメモリセルに記憶されたデータと異なるデ
ータを出力することを特徴とする請求項７または８に記
載の不揮発性半導体記憶装置。
【請求項１０】前記出力手段は、メモリセルアレイ中
に記憶されたデータと異なる誤データが記憶された誤デ
ータ記憶手段と、前記第２の比較手段で一致が検出され
たときに前記誤データ記憶手段をアクセスするアクセス
手段とを備え、メモリセルアレイ中の入力されたアドレ
スに対応するメモリセルに記憶されたデータと異なるデ
ータを前記誤データ記憶手段から出力することを特徴と
する請求項７または８に記載の不揮発性半導体記憶装
置。
【請求項１１】前記第１及び第２の記憶手段はそれぞ
れ、ＲＯＭマスクによってデータが書き込まれることを
特徴とする請求項８に記載の不揮発性半導体記憶装置。