JP3153155B2 - 半導体メモリ - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
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- G—PHYSICS
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- G11C—STATIC STORES
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ、特
にプログラムの実行中における処理データを記憶させる
バックアップメモリとして採用されて有効なものに関す
るものである。
にプログラムの実行中における処理データを記憶させる
バックアップメモリとして採用されて有効なものに関す
るものである。
【０００２】
【従来の技術】一般に、半導体メモリはアドレス信号と
リード信号を入力すれば、記憶されているデータが出力
される。そして、殆どの半導体メモリは異なるメーカ間
の製品であっても、互換性があり、いわゆる汎用品とな
っている。
リード信号を入力すれば、記憶されているデータが出力
される。そして、殆どの半導体メモリは異なるメーカ間
の製品であっても、互換性があり、いわゆる汎用品とな
っている。
【０００３】
【発明が解決しようとする課題】したがって、半導体メ
モリに記憶されているプログラムが不正にコピーされ
て、種々の機能が無断で使用されるというケースが後を
絶たない状況である。
モリに記憶されているプログラムが不正にコピーされ
て、種々の機能が無断で使用されるというケースが後を
絶たない状況である。
【０００４】そこで、本発明は、その半導体メモリを、
プログラムの実行中における処理データを記憶させるバ
ックアップメモリとして採用することによって、不正に
コピーされたプログラムが実質的に実行されないように
することができる半導体メモリを提供することを目的と
する。
プログラムの実行中における処理データを記憶させるバ
ックアップメモリとして採用することによって、不正に
コピーされたプログラムが実質的に実行されないように
することができる半導体メモリを提供することを目的と
する。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体メモリでは、データの記憶手段の１
つとして不揮発性にデータを記憶するＩＤメモリ部を有
し、該ＩＤメモリ部に記憶されているデータと入力され
たデータとを比較する比較手段を有し、該比較手段の比
較結果に応じて前記ＩＤメモリ部以外の記憶手段に対し
てアクセスが可能となる半導体メモリにおいて、前記Ｉ
Ｄメモリ部にアクセスするためのＩＤ用オペコードと、
前記ＩＤメモリ部以外の記憶手段にアクセスするための
オペコードとが異なっているとともに、前記ＩＤ用オペ
コードが前記ＩＤメモリ部に記憶されているデータに応
じて変化するようにしている。
め、本発明の半導体メモリでは、データの記憶手段の１
つとして不揮発性にデータを記憶するＩＤメモリ部を有
し、該ＩＤメモリ部に記憶されているデータと入力され
たデータとを比較する比較手段を有し、該比較手段の比
較結果に応じて前記ＩＤメモリ部以外の記憶手段に対し
てアクセスが可能となる半導体メモリにおいて、前記Ｉ
Ｄメモリ部にアクセスするためのＩＤ用オペコードと、
前記ＩＤメモリ部以外の記憶手段にアクセスするための
オペコードとが異なっているとともに、前記ＩＤ用オペ
コードが前記ＩＤメモリ部に記憶されているデータに応
じて変化するようにしている。
【０００６】以上の構成により、ＩＤメモリ部に記憶さ
れているデータを入力しなければならないということ
で、ＩＤメモリ部以外の記憶手段へのアクセスに対して
プロテクトがかかるとともに、ＩＤ用オペコードがＩＤ
メモリ部以外の記憶手段にアクセスするためのオペコー
ドと異なっているということ、及び、ＩＤ用オペコード
がＩＤメモリ部に記憶されているデータに応じて変化す
るということで、ＩＤメモリへのアクセスに対してプロ
テクトがかかる。
れているデータを入力しなければならないということ
で、ＩＤメモリ部以外の記憶手段へのアクセスに対して
プロテクトがかかるとともに、ＩＤ用オペコードがＩＤ
メモリ部以外の記憶手段にアクセスするためのオペコー
ドと異なっているということ、及び、ＩＤ用オペコード
がＩＤメモリ部に記憶されているデータに応じて変化す
るということで、ＩＤメモリへのアクセスに対してプロ
テクトがかかる。
【０００７】また、請求項２に記載の半導体メモリで
は、請求項１に記載の半導体メモリにおいて、所定のオ
ペコードに対する出力が前記ＩＤメモリ部に記憶されて
いるデータに応じて変化するように、オペコードをデコ
ードするコマンドデコーダをＰＬＡを用いて構成し、前
記所定のオペコードを前記ＩＤ用オペコードに割り当て
ている。
は、請求項１に記載の半導体メモリにおいて、所定のオ
ペコードに対する出力が前記ＩＤメモリ部に記憶されて
いるデータに応じて変化するように、オペコードをデコ
ードするコマンドデコーダをＰＬＡを用いて構成し、前
記所定のオペコードを前記ＩＤ用オペコードに割り当て
ている。
【０００８】以上の構成により、回路構成をそれほど複
雑なものとすることなく、また、回路規模を増大させる
ことなく、ＩＤメモリ部に記憶されているデータに応じ
てＩＤ用オペコードを変化させることができる。
雑なものとすることなく、また、回路規模を増大させる
ことなく、ＩＤメモリ部に記憶されているデータに応じ
てＩＤ用オペコードを変化させることができる。
【０００９】また、請求項３に記載の半導体メモリで
は、請求項２に記載の半導体メモリにおいて、データを
保持するラッチ手段を有し、電源の立ち上がり後、所定
のタイミングで前記ＩＤメモリ部に記憶されているデー
タを読み出して前記ラッチ手段に保持させるとともに、
前記ラッチ手段に保持されているデータに応じて前記コ
マンドデコーダの所定のオペコードに対する出力が変化
するようにしている。
は、請求項２に記載の半導体メモリにおいて、データを
保持するラッチ手段を有し、電源の立ち上がり後、所定
のタイミングで前記ＩＤメモリ部に記憶されているデー
タを読み出して前記ラッチ手段に保持させるとともに、
前記ラッチ手段に保持されているデータに応じて前記コ
マンドデコーダの所定のオペコードに対する出力が変化
するようにしている。
【００１０】例えば、ＥＥＰＲＯＭなどの半導体メモリ
では、メモリアレイに対してデータの読み出し及び書き
込みを行う際に必要となる高電圧を発生する回路を有し
ており、この回路には発生した高電圧の印加時間を制御
するために、プログラムタイマが備え付けられているの
で、このプログラムタイマにＩＤメモリ部に記憶されて
いるデータを読み出してラッチ手段に保持させるタイミ
ングをとらせることができる。
では、メモリアレイに対してデータの読み出し及び書き
込みを行う際に必要となる高電圧を発生する回路を有し
ており、この回路には発生した高電圧の印加時間を制御
するために、プログラムタイマが備え付けられているの
で、このプログラムタイマにＩＤメモリ部に記憶されて
いるデータを読み出してラッチ手段に保持させるタイミ
ングをとらせることができる。
【００１１】また、請求項４に記載の半導体メモリで
は、請求項１乃至３に記載の半導体メモリにおいて、前
記ＩＤメモリ部に記憶されているデータを出力する際に
は、そのデータをそのデータに応じて変化させるように
している。
は、請求項１乃至３に記載の半導体メモリにおいて、前
記ＩＤメモリ部に記憶されているデータを出力する際に
は、そのデータをそのデータに応じて変化させるように
している。
【００１２】以上の構成により、ＩＤメモリ部からのデ
ータの読み出しに対して更なるプロテクトがかかること
になる。
ータの読み出しに対して更なるプロテクトがかかること
になる。
【００１３】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
ある半導体メモリ（ＥＥＰＲＯＭ）のブロック図であっ
て、クロックコントロール＆データ入出力回路１は、ク
ロック端子ＣＬＫに入力されるクロックに基づいて各部
の動作タイミングを発生するとともに、データの書き込
み時にはデータ入出力端子ＤＩＯに入力されるシリアル
データをコマンドコードとアドレスコードとデータコー
ドとの３種類のコードに分割して、それぞれのコードを
コマンドデコーダ２、ＡＳＲ（アドレスシフトレジス
タ）３、ＤＳＲ（データシフトレジスタ）４に出力し、
また、データ（ＩＤメモリ１０に記憶されているデータ
は除く）の読み出し時にはＤＳＲ４に保持されるデータ
をデータ入出力端子ＤＩＯからシリアル出力する。図６
にデータ入出力端子ＤＩＯから入出力されるシリアルデ
ータのコマンドの構成例を示しておく。また、コントロ
ール端子ＣＯＮＴに入力される信号により、コマンドコ
ードの変更やチップセレクトなどを行って、当該半導体
メモリを様々な状態に設定することができるようになっ
ている。
を参照しながら説明する。図１は本発明の一実施形態で
ある半導体メモリ（ＥＥＰＲＯＭ）のブロック図であっ
て、クロックコントロール＆データ入出力回路１は、ク
ロック端子ＣＬＫに入力されるクロックに基づいて各部
の動作タイミングを発生するとともに、データの書き込
み時にはデータ入出力端子ＤＩＯに入力されるシリアル
データをコマンドコードとアドレスコードとデータコー
ドとの３種類のコードに分割して、それぞれのコードを
コマンドデコーダ２、ＡＳＲ（アドレスシフトレジス
タ）３、ＤＳＲ（データシフトレジスタ）４に出力し、
また、データ（ＩＤメモリ１０に記憶されているデータ
は除く）の読み出し時にはＤＳＲ４に保持されるデータ
をデータ入出力端子ＤＩＯからシリアル出力する。図６
にデータ入出力端子ＤＩＯから入出力されるシリアルデ
ータのコマンドの構成例を示しておく。また、コントロ
ール端子ＣＯＮＴに入力される信号により、コマンドコ
ードの変更やチップセレクトなどを行って、当該半導体
メモリを様々な状態に設定することができるようになっ
ている。
【００１４】コマンドデコーダ２は、データ入出力回路
１から与えられるコマンドコードをデコードしてＲ／Ｗ
コントロール回路５に与える。ＡＳＲ３は、データ入出
力回路１から与えられるアドレスコードを保持する。Ｄ
ＳＲ４は、データの書き込み時にはデータ入出力回路１
から与えられるデータを保持し、また、データの読み出
し時にはＲ／Ｗアンプ７がメモリアレイ９から読み出し
たデータを保持する。尚、ＩＤメモリ１０から読み出し
たデータがＤＳＲ４に保持されることはない。
１から与えられるコマンドコードをデコードしてＲ／Ｗ
コントロール回路５に与える。ＡＳＲ３は、データ入出
力回路１から与えられるアドレスコードを保持する。Ｄ
ＳＲ４は、データの書き込み時にはデータ入出力回路１
から与えられるデータを保持し、また、データの読み出
し時にはＲ／Ｗアンプ７がメモリアレイ９から読み出し
たデータを保持する。尚、ＩＤメモリ１０から読み出し
たデータがＤＳＲ４に保持されることはない。
【００１５】Ｒ／Ｗコントロール回路５は、コマンドデ
コーダ２でデコードされたコマンドに応じて、メモリア
レイ９に対するデータの読み出し及び書き込み、並び
に、ＩＤメモリ１０に対するデータの読み出し及び書き
込みなどの制御を行う。
コーダ２でデコードされたコマンドに応じて、メモリア
レイ９に対するデータの読み出し及び書き込み、並び
に、ＩＤメモリ１０に対するデータの読み出し及び書き
込みなどの制御を行う。
【００１６】アドレスデコーダ６は、ＡＳＲ３に保持さ
れたアドレスコードをデコードしてメモリアレイ９の中
からアクセスするアドレス（メモリセル）を選択する。
Ｒ／Ｗアンプ７は、Ｒ／Ｗコントロール回路５からの制
御信号を受けて、メモリアレイ９もしくはＩＤメモリ１
０からデータを読み出す、または、ＤＳＲ４に保持され
たデータをメモリアレイ９もしくはＩＤメモリ１０に書
き込む。
れたアドレスコードをデコードしてメモリアレイ９の中
からアクセスするアドレス（メモリセル）を選択する。
Ｒ／Ｗアンプ７は、Ｒ／Ｗコントロール回路５からの制
御信号を受けて、メモリアレイ９もしくはＩＤメモリ１
０からデータを読み出す、または、ＤＳＲ４に保持され
たデータをメモリアレイ９もしくはＩＤメモリ１０に書
き込む。
【００１７】高電圧発生回路８は、Ｒ／Ｗコントロール
回路５からの制御信号を受けて、アドレスデコーダ６及
びＲ／Ｗアンプ７からメモリアレイ９及びＩＤメモリ１
０へ入力される信号を、メモリアレイ９及びＩＤメモリ
１０へのデータの書き込みに必要な高電圧に昇圧する回
路である。
回路５からの制御信号を受けて、アドレスデコーダ６及
びＲ／Ｗアンプ７からメモリアレイ９及びＩＤメモリ１
０へ入力される信号を、メモリアレイ９及びＩＤメモリ
１０へのデータの書き込みに必要な高電圧に昇圧する回
路である。
【００１８】メモリアレイ９及びＩＤメモリ１０はデー
タの記憶部である。尚、メモリアレイ９及びＩＤメモリ
１０は、ＥＥＰＲＯＭのメモリセルで構成されており、
電源の供給が遮断されてもデータを記憶する、すなわ
ち、不揮発性にデータを記憶するようになっている。
尚、ＩＤメモリ１０は、物理的な配線に関しては、メモ
リアレイ９に含まれてもよい。
タの記憶部である。尚、メモリアレイ９及びＩＤメモリ
１０は、ＥＥＰＲＯＭのメモリセルで構成されており、
電源の供給が遮断されてもデータを記憶する、すなわ
ち、不揮発性にデータを記憶するようになっている。
尚、ＩＤメモリ１０は、物理的な配線に関しては、メモ
リアレイ９に含まれてもよい。
【００１９】ＩＤラッチ回路１１は、ＩＤメモリ１０に
記憶されているデータ（以下、「ＩＤデータ」と呼
ぶ。）が読み出されたときに、そのＩＤデータを保持し
ておくための回路である。スクランブル回路１２は、Ｉ
Ｄラッチ回路１１に保持されているデータに応じてその
データを変形して、すなわち、ＩＤラッチ回路１１に保
持されているデータにスクランブルをかけて出力する。
尚、スクランブル回路１２の出力データはＩＤデータを
読み出すときにクロックコントロール＆データ入出力回
路１のデータ入出力端子ＤＩＯから出力されるようにな
っている。
記憶されているデータ（以下、「ＩＤデータ」と呼
ぶ。）が読み出されたときに、そのＩＤデータを保持し
ておくための回路である。スクランブル回路１２は、Ｉ
Ｄラッチ回路１１に保持されているデータに応じてその
データを変形して、すなわち、ＩＤラッチ回路１１に保
持されているデータにスクランブルをかけて出力する。
尚、スクランブル回路１２の出力データはＩＤデータを
読み出すときにクロックコントロール＆データ入出力回
路１のデータ入出力端子ＤＩＯから出力されるようにな
っている。
【００２０】判定回路１３は、Ｒ／Ｗコントロール回路
５の制御の下で、ＤＳＲ４に保持されているデータとＩ
Ｄラッチ回路１１に保持されているデータとを比較判定
する回路であり、その判定結果はコマンドデコーダ２の
イネーブル端子ＥＮ及びクロックコントロール＆データ
入出力回路１に与えられている。尚、ＩＤデータと比較
するデータが入力されて（以下、外部回路がＩＤデータ
と比較するデータを入力することを「ＩＤインする」と
呼ぶ）、判定回路１３の出力がハイレベルになると、ク
ロックコントロール＆データ入出力回路１のデータ入出
力端子ＤＩＯからプロテクト解除信号が出力されるよう
になっている。
５の制御の下で、ＤＳＲ４に保持されているデータとＩ
Ｄラッチ回路１１に保持されているデータとを比較判定
する回路であり、その判定結果はコマンドデコーダ２の
イネーブル端子ＥＮ及びクロックコントロール＆データ
入出力回路１に与えられている。尚、ＩＤデータと比較
するデータが入力されて（以下、外部回路がＩＤデータ
と比較するデータを入力することを「ＩＤインする」と
呼ぶ）、判定回路１３の出力がハイレベルになると、ク
ロックコントロール＆データ入出力回路１のデータ入出
力端子ＤＩＯからプロテクト解除信号が出力されるよう
になっている。
【００２１】ここで、コマンドデコーダ２は、図２に示
すように、ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇ
ｉｃ Ａｒｒａｙ）を用いて構成されている。尚、オペ
コードを３ビットと想定している。同図において、
Ｏ2、Ｏ1、Ｏ0はオペコードの各ビットを入力する入力
端子、ＥＮはイネーブル端子、２１−１、２１−２、２
１−３は反転回路、２２−１、２２−２、…、２２−
６、２３、２４、２５、２６、２７はｎチャネルＭＯＳ
型ＦＥＴ（以下、単に「ｎＭＯＳ」と呼ぶ）、２８−
１、２８−２、…、２８−８はラッチ回路、２９は抵
抗、３０、３１、３２、３３はＡＮＤ回路である。
すように、ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇ
ｉｃ Ａｒｒａｙ）を用いて構成されている。尚、オペ
コードを３ビットと想定している。同図において、
Ｏ2、Ｏ1、Ｏ0はオペコードの各ビットを入力する入力
端子、ＥＮはイネーブル端子、２１−１、２１−２、２
１−３は反転回路、２２−１、２２−２、…、２２−
６、２３、２４、２５、２６、２７はｎチャネルＭＯＳ
型ＦＥＴ（以下、単に「ｎＭＯＳ」と呼ぶ）、２８−
１、２８−２、…、２８−８はラッチ回路、２９は抵
抗、３０、３１、３２、３３はＡＮＤ回路である。
【００２２】入力端子Ｏ2、Ｏ1、Ｏ0はそれぞれ反転回
路２１−１、２１−２、２１−３の入力側に接続されて
いる。ｎＭＯＳ２２−１、２２−３、２２−５のゲート
はそれぞれ反転回路２１−１、２１−２、２１−３の出
力に接続されており、ｎＭＯＳ２２−２、２２−４、２
２−６のゲートはそれぞれ入力端子Ｏ2、Ｏ1、Ｏ0に接
続されている。ｎＭＯＳ２３のゲートはイネーブル端子
ＥＮに接続されている。
路２１−１、２１−２、２１−３の入力側に接続されて
いる。ｎＭＯＳ２２−１、２２−３、２２−５のゲート
はそれぞれ反転回路２１−１、２１−２、２１−３の出
力に接続されており、ｎＭＯＳ２２−２、２２−４、２
２−６のゲートはそれぞれ入力端子Ｏ2、Ｏ1、Ｏ0に接
続されている。ｎＭＯＳ２３のゲートはイネーブル端子
ＥＮに接続されている。
【００２３】ｎＭＯＳ２４、２５、２６、２７のゲート
はそれぞれＡＮＤ回路３０、３１、３２、３３の出力に
接続されている。ＡＮＤ回路３０はＩＤラッチ回路１１
に保持されているデータの第ｍビット及び第ｎビットを
反転入力しており、また、ＡＮＤ回路３１は上記第ｍビ
ットを反転入力し、上記第ｎビットを入力しており、ま
た、ＡＮＤ回路３２は上記第ｍビットを入力し、上記第
ｎビットを反転入力しており、また、ＡＮＤ回路３３は
上記第ｍビット及び第ｎビットを入力している。
はそれぞれＡＮＤ回路３０、３１、３２、３３の出力に
接続されている。ＡＮＤ回路３０はＩＤラッチ回路１１
に保持されているデータの第ｍビット及び第ｎビットを
反転入力しており、また、ＡＮＤ回路３１は上記第ｍビ
ットを反転入力し、上記第ｎビットを入力しており、ま
た、ＡＮＤ回路３２は上記第ｍビットを入力し、上記第
ｎビットを反転入力しており、また、ＡＮＤ回路３３は
上記第ｍビット及び第ｎビットを入力している。
【００２４】ラッチ回路２８−１、２８−２、…、２８
−８の入力は、それぞれ抵抗２９を介してハイレベルの
電位点に接続されるとともに、それぞれｎＭＯＳ２２−
１、２２−１、…、２２−６のうちの互いに異なる組み
合わせの３つのトランジスタのドレイン−ソース間を介
して、さらに、ラッチ回路２８−１、２８−２について
は、ｎＭＯＳ２３のドレイン−ソース間を介して、ラッ
チ回路２８−５、２８−６、２８−７、２８−８につい
ては、それぞれｎＭＯＳ２４、２５、２６、２７のドレ
イン−ソース間を介して、ローレベル（グランドレベ
ル）の電位点に接続されている。そして、ラッチ回路２
８−１、２８−２、…、２８−８の出力が当該コマンド
デコーダ２の出力となっている。
−８の入力は、それぞれ抵抗２９を介してハイレベルの
電位点に接続されるとともに、それぞれｎＭＯＳ２２−
１、２２−１、…、２２−６のうちの互いに異なる組み
合わせの３つのトランジスタのドレイン−ソース間を介
して、さらに、ラッチ回路２８−１、２８−２について
は、ｎＭＯＳ２３のドレイン−ソース間を介して、ラッ
チ回路２８−５、２８−６、２８−７、２８−８につい
ては、それぞれｎＭＯＳ２４、２５、２６、２７のドレ
イン−ソース間を介して、ローレベル（グランドレベ
ル）の電位点に接続されている。そして、ラッチ回路２
８−１、２８−２、…、２８−８の出力が当該コマンド
デコーダ２の出力となっている。
【００２５】以上の構成により、コマンドデコーダ２の
８ビットの出力ラインは、３ビットのオペコードが入力
されない状態では全てハイレベルとなっているが、３ビ
ットのオペコードが入力されると、その入力されたオペ
コードに応じて８ビットの出力ラインのうちのどれか１
つだけがローレベルとなる。例えば、オペコードが（０
１０）である（入力端子Ｏ2、Ｏ1、Ｏ0がそれぞれ０、
１、０である）ときには、ラッチ回路２８−２の出力ラ
インのみがローレベルとなり、また、オペコードが（１
００）である（入力端子Ｏ2、Ｏ1、Ｏ0がそれぞれ１、
０、０である）ときには、ラッチ回路２８−６の出力ラ
インのみがローレベルとなる。尚、ラッチ回路２８−
１、２８−２の出力は、イネーブル端子ＥＮがハイレベ
ルにならない限り、ローレベルになることはない。ま
た、ラッチ回路２８−５、２８−６、２８−７、２８−
８の出力は、対応するオペコードが入力されても、ラッ
チ回路１１に保持されているデータによっては、ローレ
ベルにならないことがある。
８ビットの出力ラインは、３ビットのオペコードが入力
されない状態では全てハイレベルとなっているが、３ビ
ットのオペコードが入力されると、その入力されたオペ
コードに応じて８ビットの出力ラインのうちのどれか１
つだけがローレベルとなる。例えば、オペコードが（０
１０）である（入力端子Ｏ2、Ｏ1、Ｏ0がそれぞれ０、
１、０である）ときには、ラッチ回路２８−２の出力ラ
インのみがローレベルとなり、また、オペコードが（１
００）である（入力端子Ｏ2、Ｏ1、Ｏ0がそれぞれ１、
０、０である）ときには、ラッチ回路２８−６の出力ラ
インのみがローレベルとなる。尚、ラッチ回路２８−
１、２８−２の出力は、イネーブル端子ＥＮがハイレベ
ルにならない限り、ローレベルになることはない。ま
た、ラッチ回路２８−５、２８−６、２８−７、２８−
８の出力は、対応するオペコードが入力されても、ラッ
チ回路１１に保持されているデータによっては、ローレ
ベルにならないことがある。
【００２６】そして、コマンドデコーダ２の出力が与え
られるＲ／Ｗコントロール回路５では、入力されたオペ
コードが（１１１）で、ラッチ回路２８−１の出力ライ
ンのみがローレベルになると、メモリアレイ９からデー
タを読み出すように、また、入力されたオペコードが
（０１０）で、ラッチ回路２８−２の出力ラインのみが
ローレベルになると、メモリアレイ９にデータを書き込
むように、また、入力されたオペコードが（１１０）
で、ラッチ回路２８−３の出力ラインのみがローレベル
になると、そのオペコードに伴って入力された、ＤＳＲ
４に保持されているデータとＩＤラッチ回路１１に保持
されているデータと比較するように、また、入力された
オペコードが（１０１）で、ラッチ回路２８−４の出力
ラインのみがローレベルになると、ＩＤメモリ１０にデ
ータを書き込むように、また、入力されたオペコードが
（０１１）、（１００）、（０００）、または、（００
１）で、ラッチ回路２８−５、２８−６、２８−７、ま
たは、２８−８の出力ラインのみがローレベルになる
と、ＩＤラッチ回路１１に保持されているデータを、ス
クランブル回路１２を介して、クロックコントロール＆
データ入出力回路１のデータ入出力端子ＤＩＯから出力
するように、それぞれ各部を制御する。
られるＲ／Ｗコントロール回路５では、入力されたオペ
コードが（１１１）で、ラッチ回路２８−１の出力ライ
ンのみがローレベルになると、メモリアレイ９からデー
タを読み出すように、また、入力されたオペコードが
（０１０）で、ラッチ回路２８−２の出力ラインのみが
ローレベルになると、メモリアレイ９にデータを書き込
むように、また、入力されたオペコードが（１１０）
で、ラッチ回路２８−３の出力ラインのみがローレベル
になると、そのオペコードに伴って入力された、ＤＳＲ
４に保持されているデータとＩＤラッチ回路１１に保持
されているデータと比較するように、また、入力された
オペコードが（１０１）で、ラッチ回路２８−４の出力
ラインのみがローレベルになると、ＩＤメモリ１０にデ
ータを書き込むように、また、入力されたオペコードが
（０１１）、（１００）、（０００）、または、（００
１）で、ラッチ回路２８−５、２８−６、２８−７、ま
たは、２８−８の出力ラインのみがローレベルになる
と、ＩＤラッチ回路１１に保持されているデータを、ス
クランブル回路１２を介して、クロックコントロール＆
データ入出力回路１のデータ入出力端子ＤＩＯから出力
するように、それぞれ各部を制御する。
【００２７】以上の構成において、ＩＤインすることを
告げるオペコードであるＩＤインコード（１１０）が入
力されると、それに伴って入力されたデータはクロック
コントロール＆データ入出力回路１を介してＤＳＲ４に
保持される。Ｒ／Ｗコントロール回路５は、コマンドデ
コーダ２の出力（ラッチ回路２８−３の出力ラインのみ
がローレベル）により、判定回路１３へＩＤイン信号を
出力する。これにより、判定回路１３は、ＤＳＲ４に保
持されている、ＩＤインオペコード（１１０）に伴って
入力されたデータとＩＤラッチ回路１１に保持されてい
るデータとを比較して、それらの２つのデータが一致す
るときにハイレベル出力を行うようになっており、その
出力はコマンドデコーダ２のイネーブル端子ＥＮに接続
されている。
告げるオペコードであるＩＤインコード（１１０）が入
力されると、それに伴って入力されたデータはクロック
コントロール＆データ入出力回路１を介してＤＳＲ４に
保持される。Ｒ／Ｗコントロール回路５は、コマンドデ
コーダ２の出力（ラッチ回路２８−３の出力ラインのみ
がローレベル）により、判定回路１３へＩＤイン信号を
出力する。これにより、判定回路１３は、ＤＳＲ４に保
持されている、ＩＤインオペコード（１１０）に伴って
入力されたデータとＩＤラッチ回路１１に保持されてい
るデータとを比較して、それらの２つのデータが一致す
るときにハイレベル出力を行うようになっており、その
出力はコマンドデコーダ２のイネーブル端子ＥＮに接続
されている。
【００２８】尚、当該半導体メモリへ供給される電源の
立ち上がり時には、判定回路１３の出力はローレベルと
なっており、また、そのハイレベル出力は、次にＲ／Ｗ
コントロール回路５からＩＤイン信号が与えられるまで
変化しないようにしてもよいし、あるいは、メモリアレ
イ９へのアクセスが完了した時点でローレベルに変化さ
せるようにしてもよい。後者のようにすれば、メモリア
レイ９にアクセスする毎にＩＤインする必要があり、メ
モリアレイ９へのアクセスに対するプロテクトが強くな
る。
立ち上がり時には、判定回路１３の出力はローレベルと
なっており、また、そのハイレベル出力は、次にＲ／Ｗ
コントロール回路５からＩＤイン信号が与えられるまで
変化しないようにしてもよいし、あるいは、メモリアレ
イ９へのアクセスが完了した時点でローレベルに変化さ
せるようにしてもよい。後者のようにすれば、メモリア
レイ９にアクセスする毎にＩＤインする必要があり、メ
モリアレイ９へのアクセスに対するプロテクトが強くな
る。
【００２９】ここで、高電圧発生回路８はプログラムタ
イマ８１を有しており、このプログラムタイマ８１は高
電圧発生回路８により昇圧された高電圧がメモリアレイ
９及びＩＤメモリ１０に印加される時間を制御するとと
もに、当該半導体メモリへ供給される電源の立ち上がり
時に時間をカウントし始め、所定時間をカウントする
と、Ｒ／Ｗコントロール回路５にＩＤセット信号を出力
するようになっている。これにより、Ｒ／Ｗコントロー
ル回路５は、ＩＤデータを読み出してＩＤラッチ回路１
１に保持させるように各部を制御する。
イマ８１を有しており、このプログラムタイマ８１は高
電圧発生回路８により昇圧された高電圧がメモリアレイ
９及びＩＤメモリ１０に印加される時間を制御するとと
もに、当該半導体メモリへ供給される電源の立ち上がり
時に時間をカウントし始め、所定時間をカウントする
と、Ｒ／Ｗコントロール回路５にＩＤセット信号を出力
するようになっている。これにより、Ｒ／Ｗコントロー
ル回路５は、ＩＤデータを読み出してＩＤラッチ回路１
１に保持させるように各部を制御する。
【００３０】このようにして、当該半導体メモリへの電
源が立ち上がってから、データの読み出しに支障を来さ
ない程度にまで電圧が立ち上がったと予想される所定時
間が経過すると、自動的に、ＩＤデータが読み出されて
ＩＤラッチ回路１１に保持された状態となる。このよう
に、タイマーを別途設けることなく、高電圧発生回路が
有するプログラムタイマーを有効に活用して、部品点数
の増加及び回路面積の増大を防いでいる。
源が立ち上がってから、データの読み出しに支障を来さ
ない程度にまで電圧が立ち上がったと予想される所定時
間が経過すると、自動的に、ＩＤデータが読み出されて
ＩＤラッチ回路１１に保持された状態となる。このよう
に、タイマーを別途設けることなく、高電圧発生回路が
有するプログラムタイマーを有効に活用して、部品点数
の増加及び回路面積の増大を防いでいる。
【００３１】以上より、ＩＤデータとＩＤインコード
（１１０）に伴って入力されたデータとが一致して始め
て、コマンドデコーダ２のイネーブル端子ＥＮがハイレ
ベルとなって、メモリアレイ９からデータを読み出すた
めのオペコードであるリードコード（１１１）、及び、
メモリアレイ９にデータを書き込むためのオペコードで
あるライトコード（０１０）が有効となる、すなわち、
メモリアレイ９に対するアクセスが可能となる。
（１１０）に伴って入力されたデータとが一致して始め
て、コマンドデコーダ２のイネーブル端子ＥＮがハイレ
ベルとなって、メモリアレイ９からデータを読み出すた
めのオペコードであるリードコード（１１１）、及び、
メモリアレイ９にデータを書き込むためのオペコードで
あるライトコード（０１０）が有効となる、すなわち、
メモリアレイ９に対するアクセスが可能となる。
【００３２】また、ＩＤラッチ回路１１に保持されてい
るデータ、すなわち、ＩＤデータの第ｍビット、第ｎビ
ットが、（００）であるときにはオペコードとして（０
１１）を、（０１）であるときにはオペコードとして
（１００）を、（１０）であるときにはオペコードとし
て（０００）を、（１１）であるときにはオペコードと
して（００１）を、それぞれ入力しなければ、ＩＤデー
タを読み出すことは不可能である。すなわち、ＩＤメモ
リ１０に記憶させるデータによって、ＩＤメモリ１０に
記憶されているデータを読み出すためオペコードである
ＩＤリードコードが変化する。
るデータ、すなわち、ＩＤデータの第ｍビット、第ｎビ
ットが、（００）であるときにはオペコードとして（０
１１）を、（０１）であるときにはオペコードとして
（１００）を、（１０）であるときにはオペコードとし
て（０００）を、（１１）であるときにはオペコードと
して（００１）を、それぞれ入力しなければ、ＩＤデー
タを読み出すことは不可能である。すなわち、ＩＤメモ
リ１０に記憶させるデータによって、ＩＤメモリ１０に
記憶されているデータを読み出すためオペコードである
ＩＤリードコードが変化する。
【００３３】尚、このようにＩＤデータに応じてＩＤリ
ードコードを変化させるわけであるが、これをコマンド
デコーダ２をＰＬＡを用いて構成することによって実現
しているので、回路構成の複雑化及び回路規模の増大を
防いでいる。
ードコードを変化させるわけであるが、これをコマンド
デコーダ２をＰＬＡを用いて構成することによって実現
しているので、回路構成の複雑化及び回路規模の増大を
防いでいる。
【００３４】さらに、ＩＤデータに対応したＩＤリード
コードを入力したとしても、ＩＤラッチ回路１１に保持
されているデータがスクランブル回路１２によってスク
ランブルがかけられて出力されるので、ＩＤデータがそ
のまま出力されることはない。
コードを入力したとしても、ＩＤラッチ回路１１に保持
されているデータがスクランブル回路１２によってスク
ランブルがかけられて出力されるので、ＩＤデータがそ
のまま出力されることはない。
【００３５】まとめると、本実施形態の半導体メモリで
は、まず、ＩＤデータを入力しなければならないという
ことで、メモリアレイ９へのアクセスに対してプロテク
トをかけるとともに、ＩＤメモリ１０へアクセスするた
めのオペコードをメモリアレイ９にアクセスするための
オペコードと別物にしているということ、ＩＤリードコ
ードがＩＤデータに応じて変化するということ、及び、
スクランブル回路１２によりＩＤデータにスクランブル
をかけて出力するということで、ＩＤメモリ１０へのア
クセスに対してプロテクトをかけている（ＩＤメモリ１
０への書き込みについては１重のプロテクトをかけ、Ｉ
Ｄメモリ１０からの読み出しについては３重のプロテク
トをかけている）。
は、まず、ＩＤデータを入力しなければならないという
ことで、メモリアレイ９へのアクセスに対してプロテク
トをかけるとともに、ＩＤメモリ１０へアクセスするた
めのオペコードをメモリアレイ９にアクセスするための
オペコードと別物にしているということ、ＩＤリードコ
ードがＩＤデータに応じて変化するということ、及び、
スクランブル回路１２によりＩＤデータにスクランブル
をかけて出力するということで、ＩＤメモリ１０へのア
クセスに対してプロテクトをかけている（ＩＤメモリ１
０への書き込みについては１重のプロテクトをかけ、Ｉ
Ｄメモリ１０からの読み出しについては３重のプロテク
トをかけている）。
【００３６】さて、以上のような半導体メモリは、プロ
グラムの実行時における処理データを記憶する、いわゆ
る、バックアップメモリとして採用することが非常に有
効である。例えば、図３に示すように、ゲーム機に装着
して使用されるゲームカセット１００は、所定のプログ
ラムを記憶しているＲＯＭ１０１とバックアップメモリ
１０２とで構成されているわけであるが、バックアップ
メモリ１０２として上記半導体メモリを採用する場合を
考えてみる。
グラムの実行時における処理データを記憶する、いわゆ
る、バックアップメモリとして採用することが非常に有
効である。例えば、図３に示すように、ゲーム機に装着
して使用されるゲームカセット１００は、所定のプログ
ラムを記憶しているＲＯＭ１０１とバックアップメモリ
１０２とで構成されているわけであるが、バックアップ
メモリ１０２として上記半導体メモリを採用する場合を
考えてみる。
【００３７】プログラムの設計者は、プログラムの種類
（ゲームの内容）毎にバックアップメモリ１０２内のＩ
Ｄメモリ１０に記憶させるデータを設定する。そして、
設定したデータをＩＤメモリ１０に記憶させるととも
に、バックアップメモリ１０２に対してデータの書き込
みあるいは読み出しを行う際には、設定したデータをバ
ックアップメモリ１０２に入力するように、また、その
入力に対してバックアップメモリ１０２から所定の信号
（プロテクト解除信号）が送られてこなければ、バック
アップメモリ１０２に対してデータの書き込みあるいは
読み出しを行わないように、プログラムを組んでおく。
また、ＩＤメモリ１０に対するデータの書き込み及び読
み出しは、ゲームを行うユーザにとっては全く不必要な
ものである（プログラムの設計者が、設定したデータを
ＩＤメモリ１０に記憶させて、設定したデータがＩＤメ
モリ１０に記憶されたか否かを確認するためだけのもの
である）ので、ＲＯＭ１０１に記憶させるプログラム上
には、ＩＤリードコード及びＩＤライトコード（ＩＤメ
モリ１０にデータを書き込むためのオペコード）をもた
せないようにする。
（ゲームの内容）毎にバックアップメモリ１０２内のＩ
Ｄメモリ１０に記憶させるデータを設定する。そして、
設定したデータをＩＤメモリ１０に記憶させるととも
に、バックアップメモリ１０２に対してデータの書き込
みあるいは読み出しを行う際には、設定したデータをバ
ックアップメモリ１０２に入力するように、また、その
入力に対してバックアップメモリ１０２から所定の信号
（プロテクト解除信号）が送られてこなければ、バック
アップメモリ１０２に対してデータの書き込みあるいは
読み出しを行わないように、プログラムを組んでおく。
また、ＩＤメモリ１０に対するデータの書き込み及び読
み出しは、ゲームを行うユーザにとっては全く不必要な
ものである（プログラムの設計者が、設定したデータを
ＩＤメモリ１０に記憶させて、設定したデータがＩＤメ
モリ１０に記憶されたか否かを確認するためだけのもの
である）ので、ＲＯＭ１０１に記憶させるプログラム上
には、ＩＤリードコード及びＩＤライトコード（ＩＤメ
モリ１０にデータを書き込むためのオペコード）をもた
せないようにする。
【００３８】ここで、以上のようにして設計されたゲー
ムカセットがゲーム機２００に装着されて、ゲームが行
われる際の、ゲームカセット１００内のＲＯＭ１０１に
記憶されているプログラムに基づいた、ゲーム機２００
内のＣＰＵ２０１の動作について、図４に示すフローチ
ャートを参照しながら説明する。まず、ゲームカセット
１００がゲーム機２００に装着されることで、ゲームカ
セット１００内のＲＯＭ１０１及びバックアップメモリ
１０２は、ゲーム機２００内に設けられているＣＰＵ２
０１と接続される。この状態で、ゲーム機に対して所定
の操作（通常は電源ＯＮ）が行われると、ＣＰＵ２０１
がＲＯＭ１０１内のプログラムをダウンロードし始める
（＃１）。
ムカセットがゲーム機２００に装着されて、ゲームが行
われる際の、ゲームカセット１００内のＲＯＭ１０１に
記憶されているプログラムに基づいた、ゲーム機２００
内のＣＰＵ２０１の動作について、図４に示すフローチ
ャートを参照しながら説明する。まず、ゲームカセット
１００がゲーム機２００に装着されることで、ゲームカ
セット１００内のＲＯＭ１０１及びバックアップメモリ
１０２は、ゲーム機２００内に設けられているＣＰＵ２
０１と接続される。この状態で、ゲーム機に対して所定
の操作（通常は電源ＯＮ）が行われると、ＣＰＵ２０１
がＲＯＭ１０１内のプログラムをダウンロードし始める
（＃１）。
【００３９】このダウンロードが完了すると、ＣＰＵ２
０１はプログラムの実行を開始する（＃２）が、その
後、電源がＯＦＦされるまでに（＃３）、ユーザの所定
の操作により、データをセーブあるいはロードするよう
に指令を受けると（＃４のＹ）、ＣＰＵ２０１はバック
アップメモリ１０２にＩＤインコード（（上記実施形態
の半導体メモリでは（１１０））とプログラム上で設定
されている所定のデータとからなるＩＤインコマンドを
送信する（＃５）。これを受けて、バックアップメモリ
１０２は、送られてきたデータとＩＤデータ（ＩＤラッ
チ回路１１に保持されているデータ）とを比較して、両
者が一致すれば、メモリアレイ９へのアクセスを可能に
する（メモリアレイ９へのアクセスに対するプロテクト
を解除する）とともに、プロテクト解除信号をＣＰＵ２
０１へ送信する。
０１はプログラムの実行を開始する（＃２）が、その
後、電源がＯＦＦされるまでに（＃３）、ユーザの所定
の操作により、データをセーブあるいはロードするよう
に指令を受けると（＃４のＹ）、ＣＰＵ２０１はバック
アップメモリ１０２にＩＤインコード（（上記実施形態
の半導体メモリでは（１１０））とプログラム上で設定
されている所定のデータとからなるＩＤインコマンドを
送信する（＃５）。これを受けて、バックアップメモリ
１０２は、送られてきたデータとＩＤデータ（ＩＤラッ
チ回路１１に保持されているデータ）とを比較して、両
者が一致すれば、メモリアレイ９へのアクセスを可能に
する（メモリアレイ９へのアクセスに対するプロテクト
を解除する）とともに、プロテクト解除信号をＣＰＵ２
０１へ送信する。
【００４０】ＩＤイン（＃５のＩＤインコマンドの送
信）に対してバックアップメモリ１０２からプロテクト
解除信号が送信されてくると（＃６のＹ）、データをセ
ーブするように指令を受けていれば（＃７のＳ）、ＣＰ
Ｕ２０１はバックアップメモリ１０２にライトコード
（上記実施形態の半導体メモリでは（０１０））、アド
レスコード、及び、プログラム再開時に必要なデータ
（例えば、その時点の、プログラムのアドレスデータ、
ステータスに関するデータなど）からなるライトコマン
ドを送信する（＃８）。これを受けて、バックアップメ
モリ１０２は、アドレスコードにより指定されたメモリ
アレイ９内のアドレスに送信されてきたデータを記憶す
る。
信）に対してバックアップメモリ１０２からプロテクト
解除信号が送信されてくると（＃６のＹ）、データをセ
ーブするように指令を受けていれば（＃７のＳ）、ＣＰ
Ｕ２０１はバックアップメモリ１０２にライトコード
（上記実施形態の半導体メモリでは（０１０））、アド
レスコード、及び、プログラム再開時に必要なデータ
（例えば、その時点の、プログラムのアドレスデータ、
ステータスに関するデータなど）からなるライトコマン
ドを送信する（＃８）。これを受けて、バックアップメ
モリ１０２は、アドレスコードにより指定されたメモリ
アレイ９内のアドレスに送信されてきたデータを記憶す
る。
【００４１】一方、データをロードするように指令を受
けていれば（＃７のＬ）、ＣＰＵ２０１はバックアップ
メモリ１０２にリードコード（上記実施形態の半導体メ
モリでは（１１１））とアドレスコードからなるリード
コマンドを送信する（＃９）。これを受けて、バックア
ップメモリ１０２は、メモリアレイ９内のアドレスコー
ドにより指定されたアドレスに記憶されているデータを
読み出してＣＰＵ２０１に送信する。ＣＰＵ２０１はバ
ックアップメモリ１０２から送信されてきたデータに基
づいてプログラムの実行を再開する（＃１０）。
けていれば（＃７のＬ）、ＣＰＵ２０１はバックアップ
メモリ１０２にリードコード（上記実施形態の半導体メ
モリでは（１１１））とアドレスコードからなるリード
コマンドを送信する（＃９）。これを受けて、バックア
ップメモリ１０２は、メモリアレイ９内のアドレスコー
ドにより指定されたアドレスに記憶されているデータを
読み出してＣＰＵ２０１に送信する。ＣＰＵ２０１はバ
ックアップメモリ１０２から送信されてきたデータに基
づいてプログラムの実行を再開する（＃１０）。
【００４２】以上のようにＣＰＵ２０１が動作するの
で、ユーザは、ゲーム開始後、データをセーブする指令
をＣＰＵ２０１に入力する操作をした後、ゲームを終了
することによって、次回は、電源ＯＮの後に、データを
ロードする指令をＣＰＵ２０１に入力する操作をすれ
ば、バックアップメモリ１０２からデータが読み出され
て、以前中断した時点からゲームを再開することができ
る。
で、ユーザは、ゲーム開始後、データをセーブする指令
をＣＰＵ２０１に入力する操作をした後、ゲームを終了
することによって、次回は、電源ＯＮの後に、データを
ロードする指令をＣＰＵ２０１に入力する操作をすれ
ば、バックアップメモリ１０２からデータが読み出され
て、以前中断した時点からゲームを再開することができ
る。
【００４３】すなわち、バックアップメモリ１０２に対
してはその内部のＩＤメモリ１０に記憶されているデー
タを入力しなければ、バックアップメモリ１０２（メモ
リアレイ９）に対してデータの書き込み及び読み出しが
できないが、正規のカセットを使用している限り、ユー
ザは何等従来と変わらない操作でデータのセーブやロー
ドができるわけである。
してはその内部のＩＤメモリ１０に記憶されているデー
タを入力しなければ、バックアップメモリ１０２（メモ
リアレイ９）に対してデータの書き込み及び読み出しが
できないが、正規のカセットを使用している限り、ユー
ザは何等従来と変わらない操作でデータのセーブやロー
ドができるわけである。
【００４４】ここで、図５に示すように、正規のゲーム
カセット１００内のＲＯＭ１０１に記憶されているプロ
グラムが何らかの方法で不正にコピーされてしまった場
合について考えてみる。そのコピーした者が、コピーし
てきたＲＯＭ１０１’を用いて、実質的にプログラムを
実行する（ＲＯＭ１０１’を用いてゲームカセットを作
成することも含む）ためには、上述したプログラムの設
計内容からして、正規のカセット１００内のバックアッ
プメモリ１０２に記憶されているＩＤデータ（ＩＤメモ
リ１０に記憶されているデータ）を入手して、コピーさ
れた側のカセット１００が有するバックアップメモリ１
０２と同じバックアップメモリ１０２’を用意して、そ
のバックアップメモリ１０２’内のＩＤメモリ１０’に
入手したＩＤデータを記憶させる必要がある。
カセット１００内のＲＯＭ１０１に記憶されているプロ
グラムが何らかの方法で不正にコピーされてしまった場
合について考えてみる。そのコピーした者が、コピーし
てきたＲＯＭ１０１’を用いて、実質的にプログラムを
実行する（ＲＯＭ１０１’を用いてゲームカセットを作
成することも含む）ためには、上述したプログラムの設
計内容からして、正規のカセット１００内のバックアッ
プメモリ１０２に記憶されているＩＤデータ（ＩＤメモ
リ１０に記憶されているデータ）を入手して、コピーさ
れた側のカセット１００が有するバックアップメモリ１
０２と同じバックアップメモリ１０２’を用意して、そ
のバックアップメモリ１０２’内のＩＤメモリ１０’に
入手したＩＤデータを記憶させる必要がある。
【００４５】しかしながら、これを行うには非常に厄介
な作業を伴うことになる。というのは、バックアップメ
モリ１０２内のＩＤデータを入手するためには、コピー
してきたプログラムを解析するか、バックアップメモリ
１０２からＩＤデータを読み出すかをしなければならな
い。バックアップメモリ１０２からＩＤデータを読み出
すといっても、ＩＤリードコード（ＩＤメモリ１０に記
憶されているデータを読み出すためのオペコード）はプ
ログラム上にはないので、ＩＤデータを読み出すために
は、バックアップメモリ１０２を分解するなどして、Ｉ
Ｄリードコードを入手しなければならない。
な作業を伴うことになる。というのは、バックアップメ
モリ１０２内のＩＤデータを入手するためには、コピー
してきたプログラムを解析するか、バックアップメモリ
１０２からＩＤデータを読み出すかをしなければならな
い。バックアップメモリ１０２からＩＤデータを読み出
すといっても、ＩＤリードコード（ＩＤメモリ１０に記
憶されているデータを読み出すためのオペコード）はプ
ログラム上にはないので、ＩＤデータを読み出すために
は、バックアップメモリ１０２を分解するなどして、Ｉ
Ｄリードコードを入手しなければならない。
【００４６】さらに、ＩＤリードコードを入手して、そ
れをバックアップメモリ１０２に入力したとしても、ス
クランブル回路１２により、ＩＤデータ（例えば（１０
１１０））はスクランブルがかかった状態（例えば（０
００１０））で出力されるので、そのスクランブルを解
除する必要がある（そのためには、スクランブルがかか
っているということ自体を知る必要もある）。そして、
ＩＤライトコード（ＩＤメモリにデータを書き込むオペ
コード）自体も入手する必要がある。
れをバックアップメモリ１０２に入力したとしても、ス
クランブル回路１２により、ＩＤデータ（例えば（１０
１１０））はスクランブルがかかった状態（例えば（０
００１０））で出力されるので、そのスクランブルを解
除する必要がある（そのためには、スクランブルがかか
っているということ自体を知る必要もある）。そして、
ＩＤライトコード（ＩＤメモリにデータを書き込むオペ
コード）自体も入手する必要がある。
【００４７】尚、スクランブルがかかったデータ（００
０１０）をバックアップメモリ１０２’内のＩＤメモリ
１０’に記憶させたところで、コピーしてきたプログラ
ムに基づいて動作するＣＰＵ２０１’からは、そのスク
ランブルがかかったデータ（０００１０）がＩＤインコ
ードとともにバックアップメモリ１０２’に送信される
ことはない（ＣＰＵ２０１’からバックアップメモリ１
０２’へは、スクランブルのかかっていないＩＤデータ
（１０１１０）がＩＤインコードとともに送信される）
ので、ＣＰＵ２０１’からＩＤインされたときのデータ
とバックアップメモリ１０２’のＩＤデータとが一致せ
ず、バックアップメモリ１０２’に対してデータの読み
出しあるいは書き込みができない。
０１０）をバックアップメモリ１０２’内のＩＤメモリ
１０’に記憶させたところで、コピーしてきたプログラ
ムに基づいて動作するＣＰＵ２０１’からは、そのスク
ランブルがかかったデータ（０００１０）がＩＤインコ
ードとともにバックアップメモリ１０２’に送信される
ことはない（ＣＰＵ２０１’からバックアップメモリ１
０２’へは、スクランブルのかかっていないＩＤデータ
（１０１１０）がＩＤインコードとともに送信される）
ので、ＣＰＵ２０１’からＩＤインされたときのデータ
とバックアップメモリ１０２’のＩＤデータとが一致せ
ず、バックアップメモリ１０２’に対してデータの読み
出しあるいは書き込みができない。
【００４８】まとめると、上記実施形態の半導体メモリ
をバックアップメモリとして採用することによって、バ
ックアップメモリとセットで組み込まれるＲＯＭに記憶
させるプログラムを適切に組んでおけば、たとえＲＯＭ
に記憶されているプログラムが不正にコピーされようと
も、不正にコピーした者が上記した非常に厄介な作業を
行わない限り、プログラム実行中のデータのセーブやロ
ードができず、そのコピーしたプログラムが実質的に実
行されることはない。
をバックアップメモリとして採用することによって、バ
ックアップメモリとセットで組み込まれるＲＯＭに記憶
させるプログラムを適切に組んでおけば、たとえＲＯＭ
に記憶されているプログラムが不正にコピーされようと
も、不正にコピーした者が上記した非常に厄介な作業を
行わない限り、プログラム実行中のデータのセーブやロ
ードができず、そのコピーしたプログラムが実質的に実
行されることはない。
【００４９】尚、ゲームのカセットを例に挙げて、上記
実施形態の半導体メモリをバックアップメモリとして採
用することによる利点を述べたが、ゲームのカセットに
限らず、様々な用途のバックアップメモリとして採用し
て有効であることは勿論である。
実施形態の半導体メモリをバックアップメモリとして採
用することによる利点を述べたが、ゲームのカセットに
限らず、様々な用途のバックアップメモリとして採用し
て有効であることは勿論である。
【００５０】また、上記実施形態の半導体メモリでは、
ＩＤリードコードだけをＩＤデータに応じて変化させる
ようになっているが、ＩＤライトコードについても、同
様にして、ＩＤデータに応じて変化させるように構成し
てもよい。このように構成した半導体メモリを、バック
アップメモリとして採用すれば、バックアップメモリ内
のＩＤメモリにデータを書き込むこと自体にも２重のプ
ロテクトがかかり、コピーされたプログラムを実質的に
実行するのはより一層困難となる。
ＩＤリードコードだけをＩＤデータに応じて変化させる
ようになっているが、ＩＤライトコードについても、同
様にして、ＩＤデータに応じて変化させるように構成し
てもよい。このように構成した半導体メモリを、バック
アップメモリとして採用すれば、バックアップメモリ内
のＩＤメモリにデータを書き込むこと自体にも２重のプ
ロテクトがかかり、コピーされたプログラムを実質的に
実行するのはより一層困難となる。
【００５１】
【発明の効果】以上説明したように、本発明の請求項１
に記載の半導体メモリによれば、当該半導体メモリをバ
ックアップメモリとして採用することによって、バック
アップメモリとセットで組み込まれるＲＯＭに記憶され
ているデータが不正にコピーされたとしても、そのコピ
ーされたプログラムを実質的に実行することができない
ようにすることができる。
に記載の半導体メモリによれば、当該半導体メモリをバ
ックアップメモリとして採用することによって、バック
アップメモリとセットで組み込まれるＲＯＭに記憶され
ているデータが不正にコピーされたとしても、そのコピ
ーされたプログラムを実質的に実行することができない
ようにすることができる。
【００５２】また、請求項２に記載の半導体メモリによ
れば、回路構成をそれほど複雑なものとすることなく、
また、回路規模を増大させることなく、請求項１に記載
の半導体メモリを実現することができる。
れば、回路構成をそれほど複雑なものとすることなく、
また、回路規模を増大させることなく、請求項１に記載
の半導体メモリを実現することができる。
【００５３】また、請求項３に記載の半導体メモリによ
れば、請求項２に記載の半導体メモリを実現するにあた
って、従来からある回路を有効に活用して、部品点数の
増加及び回路面積の増大を防ぐことができる。
れば、請求項２に記載の半導体メモリを実現するにあた
って、従来からある回路を有効に活用して、部品点数の
増加及び回路面積の増大を防ぐことができる。
【００５４】また、請求項４に記載の半導体メモリで
は、請求項１に記載の半導体メモリによる効果はより一
層強固なものとなる。
は、請求項１に記載の半導体メモリによる効果はより一
層強固なものとなる。
【図１】 本発明の半導体メモリの一構成例のブロック
図である。
図である。
【図２】 コマンドデコーダ２の一構成例（ＰＬＡを用
いて構成したもの）を示す図である。
いて構成したもの）を示す図である。
【図３】 本発明の半導体メモリをバックアップメモリ
として採用したゲームカセット、及び、そのゲームカセ
ットが装着されるゲーム機の概略図である。
として採用したゲームカセット、及び、そのゲームカセ
ットが装着されるゲーム機の概略図である。
【図４】 ＲＯＭ１０１に記録されているプログラムに
基づく、ゲーム機内のＣＰＵ２０１の動作を説明するた
めのフローチャートである。
基づく、ゲーム機内のＣＰＵ２０１の動作を説明するた
めのフローチャートである。
【図５】 本発明の半導体メモリをバックアップメモリ
として採用することによる利点を説明するための図であ
る。
として採用することによる利点を説明するための図であ
る。
【図６】 データ入出力端子ＤＩＯから入出力されるシ
リアルデータのコマンドの構成例を示す図である。
リアルデータのコマンドの構成例を示す図である。
１ クロックコントロール＆データ入出力回路 ２ コマンドデコーダ ３ ＡＳＲ（アドレスシフトレジスタ） ４ ＤＳＲ（データシフトレジスタ） ５ Ｒ／Ｗコントロール回路 ６ アドレスデコーダ ７ Ｒ／Ｗアンプ ８ 高電圧発生回路 ９ メモリアレイ １０ ＩＤメモリ １１ ＩＤラッチ回路 １２ スクランブル回路 １３ 判定回路 ２１−１、２１−２、２１−３ 反転回路 ２２−１、２２−２、…、２２−６、２３、２４、２
５、２６、２７ｎチャネルＭＯＳ型ＦＥＴ ２８−１、２８−２、…、２８−８ ラッチ回路 ２９ 抵抗 ３０、３１ ＡＮＤ回路 ３２、３３ 反転回路 ８１ プログラムタイマ １００ ゲームカセット １０１、１０１’ ＲＯＭ １０２、１０２’ バックアップメモリ ２００ ゲーム機 ２０１、２０１’ ＣＰＵ
５、２６、２７ｎチャネルＭＯＳ型ＦＥＴ ２８−１、２８−２、…、２８−８ ラッチ回路 ２９ 抵抗 ３０、３１ ＡＮＤ回路 ３２、３３ 反転回路 ８１ プログラムタイマ １００ ゲームカセット １０１、１０１’ ＲＯＭ １０２、１０２’ バックアップメモリ ２００ ゲーム機 ２０１、２０１’ ＣＰＵ
Claims (4)
- 【請求項１】 データの記憶手段の１つとして不揮発性
にデータを記憶するＩＤメモリ部を有し、該ＩＤメモリ
部に記憶されているデータと入力されたデータとを比較
する比較手段を有し、該比較手段の比較結果に応じて前
記ＩＤメモリ部以外の記憶手段に対してアクセスが可能
となる半導体メモリにおいて、 前記ＩＤメモリ部にアクセスするためのＩＤ用オペコー
ドと、前記ＩＤメモリ部以外の記憶手段にアクセスする
ためのオペコードとが異なっているとともに、前記ＩＤ
用オペコードが前記ＩＤメモリ部に記憶されているデー
タに応じて変化することを特徴とする半導体メモリ。 - 【請求項２】 所定のオペコードに対する出力が前記Ｉ
Ｄメモリ部に記憶されているデータに応じて変化するよ
うに、オペコードをデコードするコマンドデコーダをＰ
ＬＡを用いて構成し、前記所定のオペコードを前記ＩＤ
用オペコードに割り当てたことを特徴とする請求項１に
記載の半導体メモリ。 - 【請求項３】 データを保持するラッチ手段を有し、電
源の立ち上がり後、所定のタイミングで前記ＩＤメモリ
部に記憶されているデータを読み出して前記ラッチ手段
に保持させるとともに、前記ラッチ手段に保持されてい
るデータに応じて前記コマンドデコーダの所定のオペコ
ードに対する出力が変化することを特徴とする請求項２
に記載の半導体メモリ。 - 【請求項４】 前記ＩＤメモリ部に記憶されているデー
タを出力する際には、そのデータをそのデータに応じて
変化させることを特徴とする請求項１乃至３に記載の半
導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17564797A JP3153155B2 (ja) | 1997-07-01 | 1997-07-01 | 半導体メモリ |
| US09/108,230 US6324626B1 (en) | 1997-07-01 | 1998-07-01 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17564797A JP3153155B2 (ja) | 1997-07-01 | 1997-07-01 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1124920A JPH1124920A (ja) | 1999-01-29 |
| JP3153155B2 true JP3153155B2 (ja) | 2001-04-03 |
Family
ID=15999761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17564797A Expired - Fee Related JP3153155B2 (ja) | 1997-07-01 | 1997-07-01 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6324626B1 (ja) |
| JP (1) | JP3153155B2 (ja) |
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| KR100748192B1 (ko) * | 1998-12-28 | 2007-08-10 | 가부시키가이샤 세가 | 백업 메모리 관리 장치, 백업 메모리 관리 방법, 게임장치 및 기록 매체 |
| JP2000288238A (ja) * | 1999-04-02 | 2000-10-17 | Konami Co Ltd | ゲームシステム |
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| ITRM20030198A1 (it) * | 2003-04-28 | 2004-10-29 | Micron Technology Inc | Monitor ad unita' di controllo basata su rom in un |
| JP2007109010A (ja) * | 2005-10-13 | 2007-04-26 | Fujitsu Ltd | データ記憶装置 |
| US9298521B1 (en) | 2013-04-29 | 2016-03-29 | Seagate Technology Llc | Command sets and functions |
| JP2014225309A (ja) * | 2013-05-16 | 2014-12-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
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| GB8621333D0 (en) * | 1986-09-04 | 1986-10-15 | Manitoba Telephone System | Key management system |
| US5491482A (en) * | 1992-12-29 | 1996-02-13 | David Sarnoff Research Center, Inc. | Electronic system and method for remote identification of coded articles and the like |
| DE4344476A1 (de) * | 1993-12-21 | 1995-06-22 | Francotyp Postalia Gmbh | Verfahren zur Verbesserung der Sicherheit von Frankiermaschinen |
| US5599231A (en) * | 1994-10-31 | 1997-02-04 | Nintendo Co., Ltd. | Security systems and methods for a videographics and authentication game/program fabricating device |
| US5991194A (en) * | 1997-10-24 | 1999-11-23 | Jigour; Robin J. | Method and apparatus for providing accessible device information in digital memory devices |
-
1997
- 1997-07-01 JP JP17564797A patent/JP3153155B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-01 US US09/108,230 patent/US6324626B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1124920A (ja) | 1999-01-29 |
| US6324626B1 (en) | 2001-11-27 |
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