JPH09312099A - 半導体記憶装置及びそのアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】記憶されているデータを違法な手段でコピーし
てもそのデータを利用することができない半導体記憶装
置を提供することを目的としている。 【解決手段】メモリセルアレイ１１中に暗号キーデータ
とこの暗号キーデータを用いて演算されたデータを予め
記憶し、暗号キーデータを記憶したメモリセルをアクセ
スしてラッチ回路にラッチした後、ラッチしたデータと
センスアンプ１８から出力されたデータとを演算回路２
０で演算してデコードし、演算結果を読み出しデータと
して出力することを特徴としている。メモリセルアレイ
中に予め記憶されているデータは演算処理したデータで
あるので、そのままコピーしても利用できない。データ
の読み出しに先だって、暗号キーデータを記憶したメモ
リセルをアクセスしないと、誤った演算処理が行われる
ので、読み出したデータは利用できない。よって、実質
的に記憶データを違法なコピーから保護できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、違法なコピーに
対するプロテクト機能を有する半導体記憶装置及びその
アクセス方法に関する。

【０００２】

【従来の技術】半導体記憶装置、例えば、マスクＲＯＭ
（Read Only Memory）のメモリセルアレイは、ＭＯＳト
ランジスタからなるメモリセルをマトリックス状に配置
し、各メモリセルのゲートを行方向に延びる複数のワー
ド線に行毎に接続するとともに、ドレインを列方向に延
びる複数のビット線に列毎に接続し、ソースを接地して
構成されている。各メモリセルへのデータの書き込みに
は、（ａ）拡散層プログラム方式、（ｂ）イオン注入プ
ログラム方式、（ｃ）コンタクトプログラム方式等が知
られており、ＭＯＳトランジスタの有無、ＭＯＳトラン
ジスタがデプレッション型かエンハンスメント型か、及
びコンタクトホールの有無等を記憶情報の“０”，
“１”に対応させ、製造工程の途中でフォトマスクを用
いて書き込みを行っている。一方、記憶データの読み出
しは、ビット線を選択して充電し、ワード線を選択して
高レベルにすることにより、この選択したビット線とワ
ード線に接続されたＭＯＳトランジスタ（メモリセル）
を介してビット線が放電されるか否かに応じて記憶情報
の“０”，“１”を判定し、読み出しを行っている。

【０００３】図１６は、上述したような従来のマスクＲ
ＯＭの概略構成を示すブロック図である。図１６におい
て、１１はメモリセルアレイ、１２はローアドレス信号
が入力され、／ＲＡＳ（符号の前に付した“／”は反転
信号すなわちバーを意味する）信号で制御されるローア
ドレスバッファ、１３はカラムアドレス信号が入力さ
れ、／ＣＡＳ信号で制御されるカラムアドレスバッフ
ァ、１４は上記ローアドレスバッファ１２から出力され
るローアドレス信号をデコードして上記メモリセルアレ
イ１１中のワード線を選択的に駆動することによりメモ
リセルのローを選択するローデコーダ、１５は／ＣＡＳ
信号で制御され、上記カラムアドレスバッファ１２の出
力に応答してカラムアドレス信号を生成するカラムアド
レスカウンタ、１６は上記メモリセルアレイ１１中のビ
ット線を選択するためのカラム選択ゲート、１７は上記
カラムアドレスカウンタ１５から出力されるカラムアド
レス信号をデコードし、上記カラム選択ゲート１６を制
御してメモリセルのカラムを選択するカラムデコーダ、
１８は上記メモリセルアレイ１１中の選択されたメモリ
セルから読み出されたデータを増幅するセンスアンプ、
１９は／ＯＥ信号で制御され、上記センスアンプ１８に
よる増幅信号をデータバスＤＢを介して出力するための
出力バッファである。

【０００４】上記のような構成において、ローアドレス
信号がローアドレスバッファ１２に、読み出しを開始す
るカラムを指定するカラムアドレス信号がカラムアドレ
スバッファ１３にそれぞれ入力されると、／ＲＡＳ信号
に応答してローアドレスバッファ１２からローデコーダ
１４にローアドレス信号が供給され、／ＣＡＳ信号に応
答してカラムアドレスバッファ１３からカラムアドレス
カウンタ１５へ読み出し開始カラムアドレス信号が供給
される。これによって、ローデコーダ１４でワード線が
選択されて駆動されるとともに、読み出し開始カラムア
ドレス信号がカラムデコーダ１７でデコードされ、カラ
ム選択ゲート１６が制御されてビット線が選択されて充
電される。選択されたワード線とビット線とに接続され
たメモリセルから読み出されたデータは、カラム選択ゲ
ート１６を介してセンスアンプ１８に供給されて増幅さ
れ、／ＯＥ信号に応答して出力バッファ１９からデータ
バスＤＢに出力される。

【０００５】上記カラムアドレスカウンタ１５は、／Ｃ
ＡＳ信号に応答してインクリメントされることによりカ
ラムアドレス信号を順次生成し、カラムデコーダ１７に
供給する。これによって、メモリセルアレイ１１中の選
択されたワード線に接続されたメモリセルから記憶デー
タが順次読み出される。

【０００６】その後、ワード線を順次選択し、同様な読
み出し動作を繰り返すことにより、メモリセルアレイ１
１中に記憶されたデータが読み出される。しかしなが
ら、上記のような構成では、ＲＯＭライタやパーソナル
コンピュータを用いてＲＯＭのアドレスを順次インクリ
メントすることにより、メモリセルアレイ中に記憶され
ているデータを容易に読み出すことができ、ハードディ
スクやフロッピーディスク等の記憶媒体に書き込むこと
で、記憶データが簡単にコピーされてしまうという問題
がある。

【０００７】

【発明が解決しようとする課題】上記のように従来の半
導体記憶装置及びそのアクセス方法は、メモリセルアレ
イ中に記憶されている情報が簡単にコピーされてしまう
という問題があった。この発明は上記のような事情に鑑
みてなされたもので、その目的とするところは、記憶さ
れているデータを違法な手段でコピーしてもそのデータ
を利用することができず、実質的に記憶データを違法な
コピーから保護できる半導体記憶装置及びそのアクセス
方法を提供することにある。

【０００８】

【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、メモリセルがマトリックス状
に配置されたメモリセルアレイと、前記メモリセルアレ
イ中のメモリセルの行を選択する行選択手段と、前記メ
モリセルアレイ中のメモリセルの列を指定する列指定手
段と、前記行選択手段と前記列指定手段とにより選択さ
れたメモリセルの記憶データを判定するためのセンスア
ンプ手段と、前記センスアンプ手段から出力されるデー
タを保持する保持手段と、前記保持手段に保持したデー
タと前記センスアンプ手段から出力されるデータとを演
算する演算手段とを具備し、前記行選択手段と前記列指
定手段で選択されたメモリセルから読み出したデータを
暗号キーデータとして前記保持手段に保持した後、前記
保持手段に保持したデータと前記センスアンプ手段から
出力されるデータとを演算手段で演算し、演算結果を読
み出しデータとして出力することを特徴としている。

【０００９】請求項２に記載したように、前記メモリセ
ルには、前記演算手段による演算によってデコードされ
るように、前記保持手段に保持したデータでエンコード
されたデータが記憶されることを特徴とする。

【００１０】請求項３に記載したように、前記メモリセ
ルアレイのメモリ空間は、複数の領域に分割され、各領
域に異なる暗号キーデータが記憶されるとともに、前記
演算手段による演算によってデコードされるように、対
応する暗号キーデータを用いてエンコードされたデータ
が記憶されることを特徴とする。

【００１１】請求項４に記載したように、前記保持手段
へのデータの入力は、外部から与えられた制御信号に応
答して行われることを特徴とする。請求項５に記載した
ように、前記メモリセルからのデータの読み出しを制御
する信号が複数回連続して入力された時に制御信号を生
成する信号生成手段を更に備え、前記保持手段へのデー
タの入力は、前記信号生成手段で生成された制御信号に
応答して行われることを特徴とする。

【００１２】請求項６に記載したように、前記保持手段
に保持されたデータは、外部から与えられた信号に応答
して増減し、前記メモリセルには、前記演算手段による
演算によってデコードされるように、前記保持手段に保
持された増減するデータでエンコードされたデータが記
憶されることを特徴とする。

【００１３】請求項７に記載したように、前記保持手段
に保持されたデータは、直前に読み出したデータとの演
算により変化し、前記メモリセルには、前記演算手段に
よる演算によってデコードされるように、前記保持手段
に保持した変化するデータでエンコードされたデータが
記憶されることを特徴とする。

【００１４】請求項８に記載したように、前記保持手段
に保持されたデータは、アドレスの遷移に応答して増減
し、前記メモリセルには、前記演算手段による演算によ
ってデコードされるように、前記保持手段に保持した増
減するデータでエンコードされたデータが記憶されるこ
とを特徴とする。

【００１５】この発明の請求項９に記載した半導体記憶
装置は、メモリセルがマトリックス状に配置され、暗号
キーデータ及びこの暗号キーデータを用いて演算された
データが記憶されるメモリセルアレイと、前記メモリセ
ルアレイ中のメモリセルのゲートが行毎にそれぞれ接続
されるワード線と、前記メモリセルアレイ中のメモリセ
ルのドレインが列毎にそれぞれ接続されるビット線と、
前記ワード線を選択するワード線選択手段と、前記ビッ
ト線を選択するビット線選択手段と、前記ワード線選択
手段と前記ビット線選択手段とで選択されたメモリセル
から読み出されたデータを増幅するセンスアンプ手段
と、制御信号に応答して前記センスアンプ手段から出力
されたデータをラッチするラッチ手段と、前記制御信号
に応答して前記ラッチ手段にラッチされたデータと前記
センスアンプ手段から出力されたデータとを演算する演
算手段と、前記演算手段による演算結果を出力する出力
手段とを具備し、前記ワード線選択手段と前記ビット線
選択手段で、前記メモリセルアレイ中の前記暗号キーデ
ータが記憶されたメモリセルのアドレスを選択し、前記
センスアンプ手段から出力された暗号キーデータを前記
ラッチ手段にラッチし、その後、前記ワード線選択手段
と前記ビット線選択手段で、前記メモリセルアレイ中の
メモリセルのアドレスを選択し、前記演算手段によって
前記センスアンプ手段から出力されたデータと前記ラッ
チ手段にラッチされた暗号キーデータとを演算し、この
演算結果を前記出力手段から読み出しデータとして出力
することを特徴としている。

【００１６】この発明の請求項１０に記載した半導体記
憶装置は、メモリセルがマトリックス状に配置され、暗
号キーデータ及びこの暗号キーデータを順次インクリメ
ントまたは順次デクリメントしたデータを用いて演算さ
れたデータが記憶されるメモリセルアレイと、前記メモ
リセルアレイ中のメモリセルのゲートが行毎にそれぞれ
接続されるワード線と、前記メモリセルアレイ中のメモ
リセルのドレインが列毎にそれぞれ接続されるビット線
と、前記ワード線を選択するワード線選択手段と、前記
ビット線を選択するビット線選択手段と、前記ワード線
選択手段と前記ビット線選択手段とで選択されたメモリ
セルから読み出されたデータを増幅するセンスアンプ手
段と、制御信号に応答して前記センスアンプ手段から出
力されたデータがセットされ、この制御信号に応答して
順次インクリメントまたは順次デクリメントされるカウ
ンター手段と、前記制御信号に応答して前記カウンター
手段のカウント値と前記センスアンプ手段から出力され
たデータとを演算する演算手段と、前記演算手段による
演算結果を出力する出力手段とを具備し、前記ワード線
選択手段と前記ビット線選択手段で、前記メモリセルア
レイ中の前記暗号キーデータが記憶されたメモリセルの
アドレスを選択し、前記センスアンプ手段から出力され
た暗号キーデータを前記カウンター手段にセットし、そ
の後、前記ワード線選択手段と前記ビット線選択手段
で、前記メモリセルアレイ中のメモリセルのアドレスを
選択し、前記演算手段によって前記センスアンプ手段か
ら出力されたデータと前記カウンター手段のカウント値
とを演算し、この演算結果を前記出力手段から読み出し
データとして出力することを特徴としている。

【００１７】この発明の請求項１１に記載した半導体記
憶装置は、メモリセルがマトリックス状に配置され、暗
号キーデータ及びこの暗号キーデータと記憶されるデー
タとを用いて順次演算されたデータが記憶されるメモリ
セルアレイと、前記メモリセルアレイ中のメモリセルの
ゲートが行毎にそれぞれ接続されるワード線と、前記メ
モリセルアレイ中のメモリセルのドレインが列毎にそれ
ぞれ接続されるビット線と、前記ワード線を選択するワ
ード線選択手段と、前記ビット線を選択するビット線選
択手段と、前記ワード線選択手段と前記ビット線選択手
段とで選択されたメモリセルから読み出されたデータを
増幅するセンスアンプ手段と、前記センスアンプ手段の
出力信号が供給される演算手段と、前記演算手段の演算
結果を出力する出力手段と、前記出力手段の出力データ
を一時記憶し、前記演算手段に供給するレジスター手段
とを具備し、前記ワード線選択手段と前記ビット線選択
手段で、前記メモリセルアレイ中の前記暗号キーデータ
が記憶されたメモリセルのアドレスを選択し、前記セン
スアンプ手段から出力された暗号キーデータを前記レジ
スター手段に一時記憶し、その後、前記ワード線選択手
段と前記ビット線選択手段で、前記メモリセルアレイ中
のメモリセルのアドレスを選択し、前記演算手段によっ
て前記センスアンプ手段から出力されたデータと前記レ
ジスター手段に一時記憶したデータとを演算し、この演
算結果を前記出力手段から読み出しデータとして出力す
るとともに、前記レジスター手段に一時記憶することを
特徴としている。

【００１８】この発明の請求項１２に記載した半導体記
憶装置は、メモリセルがマトリックス状に配置され、暗
号キーデータ及びこの暗号キーデータを順次インクリメ
ントまたは順次デクリメントしたデータを用いて演算さ
れたデータが記憶されるメモリセルアレイと、前記メモ
リセルアレイ中のメモリセルのゲートが行毎にそれぞれ
接続されるワード線と、前記メモリセルアレイ中のメモ
リセルのドレインが列毎にそれぞれ接続されるビット線
と、前記ワード線を選択するワード線選択手段と、前記
ビット線を選択するビット線選択手段と、前記ワード線
選択手段と前記ビット線選択手段とで選択されたメモリ
セルから読み出されたデータを増幅するセンスアンプ手
段と、前記センスアンプ手段の出力信号が供給される演
算手段と、前記演算手段の演算結果を出力する出力手段
と、アドレスの遷移を検出するアドレス遷移検出手段
と、前記アドレス遷移検出手段によってアドレスの遷移
が検出された時に順次インクリメントまたは順次デクリ
メントされ、カウント値を前記演算手段に供給するカウ
ンター手段とを具備し、前記ワード線選択手段と前記ビ
ット線選択手段で、前記メモリセルアレイ中の前記暗号
キーデータが記憶されたメモリセルのアドレスを選択
し、前記センスアンプ手段から出力された暗号キーデー
タを前記カウンター手段にセットし、その後、前記ワー
ド線選択手段と前記ビット線選択手段で、前記メモリセ
ルアレイ中のメモリセルのアドレスを選択し、前記演算
手段によって前記センスアンプ手段から出力されたデー
タと前記カウンター手段のカウント値とを演算し、この
演算結果を前記出力手段から読み出しデータとして出力
することを特徴としている。

【００１９】この発明の請求項１３に記載した半導体記
憶装置は、メモリセルがマトリックス状に配置され、暗
号キーデータ及びこの暗号キーデータを用いて演算され
たデータが記憶されるメモリセルアレイと、前記メモリ
セルアレイ中のメモリセルのゲートが行毎にそれぞれ接
続されるワード線と、前記メモリセルアレイ中のメモリ
セルのドレインが列毎にそれぞれ接続されるビット線
と、前記ワード線を選択するワード線選択手段と、前記
ビット線を選択するビット線選択手段と、前記ワード線
選択手段と前記ビット線選択手段とで選択されたメモリ
セルから読み出されたデータを増幅するセンスアンプ手
段と、前記センスアンプ手段の出力信号が供給される演
算手段と、前記演算手段の演算結果を出力する出力手段
と、アドレスの遷移を検出するアドレス遷移検出手段
と、前記アドレス遷移検出手段によってアドレスの遷移
が検出された時に前記出力手段の出力データを一時記憶
するレジスター手段とを具備し、前記ワード線選択手段
と前記ビット線選択手段で、前記メモリセルアレイ中の
前記暗号キーデータが記憶されたメモリセルのアドレス
を選択し、前記センスアンプ手段から出力された暗号キ
ーデータを前記レジスター手段に一時記憶し、その後、
前記ワード線選択手段と前記ビット線選択手段で、前記
メモリセルアレイ中のメモリセルのアドレスを選択し、
前記演算手段によって前記センスアンプ手段から出力さ
れたデータと前記レジスター手段に一時記憶したデータ
とを演算し、この演算結果を前記出力手段から読み出し
データとして出力するとともに、前記レジスター手段に
供給して一時記憶することを特徴としている。

【００２０】請求項１４に記載したように、前記メモリ
セルアレイのメモリ空間は、複数の領域に分割され、各
々の領域に異なる暗号キーデータが割り付けて記憶さ
れ、各々の領域に対応する暗号キーデータを用いて演算
されたデータが記憶されることを特徴とする。

【００２１】請求項１５に記載したように、前記暗号キ
ーデータとして、前記メモリセルアレイ中に記憶される
データを利用することを特徴とする。この発明の請求項
１６に記載した半導体記憶装置のアクセス方法は、メモ
リセルアレイ中に暗号キーデータ及びこの暗号キーデー
タを用いて演算されたデータを記憶する第１のステップ
と、前記メモリセルアレイの暗号キーデータが記憶され
たアドレスをアクセスする第２のステップと、読み出さ
れた暗号キーデータを保持する第３のステップと、前記
メモリセルアレイをアクセスしてデータを読み出す第４
のステップと、前記第３のステップで保持した暗号キー
データと前記第４のステップで読み出したデータとを演
算する第５のステップと、前記第５のステップの演算結
果をメモリセルからの読み出しデータとして出力する第
６のステップとを具備することを特徴としている。

【００２２】この発明の請求項１７に記載した半導体記
憶装置のアクセス方法は、メモリセルアレイ中にエンコ
ードしたデータを記憶する第１のステップと、前記メモ
リセルアレイに記憶されたデータのアドレスを暗号キー
データとしてアクセスする第２のステップと、読み出さ
れたデータを保持する第３のステップと、前記メモリセ
ルアレイをアクセスしてデータを読み出す第４のステッ
プと、前記第３のステップで保持したデータと前記第４
のステップで読み出したデータとを演算する第５のステ
ップと、前記第５のステップの演算結果をメモリセルか
らの読み出しデータとして出力する第６のステップとを
具備することを特徴としている。

【００２３】請求項１８に記載したように、前記第３の
ステップで保持したデータは、外部から入力された制御
信号に応答して変化することを特徴とする特徴とする。
請求項１９に記載したように、前記第３のステップで保
持したデータは、アドレスの遷移に応答して変化するこ
とを特徴とする。

【００２４】請求項２０に記載したように、前記第６の
ステップで出力されたデータを前記第３のステップで保
持したデータに入れ替える第７のステップを更に具備す
ることを特徴とする。

【００２５】請求項１のような構成によれば、暗号キー
データとなるデータのアドレスを最初にアクセスし、保
持手段に保持した状態で読み出しを行わなければ、誤っ
たデータで演算された演算結果が演算手段から出力さ
れ、正しいデータを読み出すことができない。従って、
記憶されているデータを違法な手段でコピーしてもその
データを利用することができず、実質的に記憶データを
違法なコピーから保護できる。

【００２６】請求項２に示すように、メモリセルアレイ
中には、暗号キーデータを用いて演算したデータを記憶
するので、メモリセルアレイ中の記憶データは演算処理
前のエンコードされたデータであり、単純にコピーした
だけでは利用できない。

【００２７】請求項３に示すように、メモリ空間を複数
の領域に分割し、各領域に異なる暗号キーデータとこれ
ら暗号キーデータを用いてエンコードされたデータを記
憶すれば、全てのメモリ空間を正しくコピーするために
は全ての暗号キーデータをアクセスしなければならず、
よりプロテクト機能を高めることができる。

【００２８】請求項４に示すように、上記保持手段への
データの入力は、外部から与えられた制御信号で制御す
れば良い。請求項５に示すように、制御信号を生成する
信号生成手段を設け、データの読み出しを制御する信号
を利用して保持手段へのデータの入力を制御する信号を
生成すれば、制御信号を入力するためのピンが不要とな
り、通常のピン数とピン配列を採用できるので、違法な
コピーを行うものにとって解析が困難になる。

【００２９】請求項６に示すように、保持手段に保持さ
れたデータを外部から与えられた信号に応答して増減、
あるいは請求項７に示すように、直前に読み出したデー
タとの演算により変化させれば、暗号キーデータを特定
するための解析が困難となり、より高いプロテクト機能
が得られる。

【００３０】請求項８に示すように、保持手段に保持し
たデータを、アドレスの遷移に応答して増減すれば、制
御信号を入力するためのピンが不要となり、通常のピン
数とピン配列を採用できるので、暗号キーデータを特定
するための解析もより困難となる。

【００３１】請求項９に示したような構成によれば、暗
号キーデータとなるデータのアドレスを最初にアクセス
し、ラッチ手段にラッチした状態で読み出しを行わなけ
れば、誤ったデータで演算された演算結果が出力され、
正しいデータを読み出すことができない。また、メモリ
セルアレイ中には、暗号キーデータを用いて演算したデ
ータが記憶されるので、メモリセルアレイ中の記憶デー
タは演算処理前のエンコードされたデータであり、単純
にコピーしただけでは利用できない。従って、記憶され
ているデータを違法な手段でコピーしてもそのデータを
利用することができず、実質的に記憶データを違法なコ
ピーから保護できる。

【００３２】請求項１０に示したような構成によれば、
暗号キーデータとなるデータのアドレスを最初にアクセ
スし、カウンター手段にセットした状態で読み出しを行
わなければ、誤ったデータで演算された演算結果が出力
され、正しいデータを読み出すことができない。しか
も、カウンター手段のカウント値は、制御信号に応答し
て順次インクリメントまたは順次デクリメントするの
で、上記暗号キーデータの特定が困難になる。また、メ
モリセルアレイ中には、暗号キーデータを順次インクリ
メントまたは順次デクリメントしたデータを用いて演算
されたデータが記憶されるので、メモリセルアレイ中の
記憶データは演算処理前のエンコードされたデータであ
り、単純にコピーしただけでは利用できない。従って、
記憶されているデータを違法な手段でコピーしてもその
データを利用することができず、実質的に記憶データを
違法なコピーから保護できる。

【００３３】請求項１１に示したような構成によれば、
暗号キーデータとなるデータのアドレスを最初にアクセ
スし、レジスター手段に一時記憶した状態で読み出しを
行わなければ、誤ったデータで演算された演算結果が出
力され、正しいデータを読み出すことができない。しか
も、レジスター手段は、データの読み出しを行う度に出
力データで更新されるので、上記暗号キーデータの特定
がより困難になる。また、メモリセルアレイ中には、暗
号キーデータと記憶されるデータとを用いて順次演算さ
れたデータが記憶されるので、メモリセルアレイ中の記
憶データは演算処理前のエンコードされたデータであ
り、単純にコピーしただけでは利用できない。従って、
記憶されているデータを違法な手段でコピーしてもその
データを利用することができず、実質的に記憶データを
違法なコピーから保護できる。

【００３４】請求項１２に示したような構成によれば、
暗号キーデータとなるデータのアドレスを最初にアクセ
スし、カウンター手段にセットした状態で読み出しを行
わなければ、誤ったデータで演算された演算結果が出力
され、正しいデータを読み出すことができない。しか
も、カウンター手段のカウント値は、アドレス遷移検出
手段によってアドレスの遷移が検出された時に順次イン
クリメントまたは順次デクリメントするので暗号キーデ
ータを特定するための解析が困難である。しかも、制御
信号を入力するためのピンが不要であり、通常のピン数
とピン配列を採用できるので、この点からも解析が困難
である。また、メモリセルアレイ中には、暗号キーデー
タを順次インクリメントまたは順次デクリメントしたデ
ータを用いて演算されたデータが記憶されるので、メモ
リセルアレイ中の記憶データは演算処理前のエンコード
されたデータであり、単純にコピーしただけでは利用で
きない。従って、記憶されているデータを違法な手段で
コピーしてもそのデータを利用することができず、実質
的に記憶データを違法なコピーから保護できる。

【００３５】請求項１３に示したような構成によれば、
暗号キーデータとなるデータのアドレスを最初にアクセ
スし、レジスター手段に一時記憶した状態で読み出しを
行わなければ、誤ったデータで演算された演算結果が出
力され、正しいデータを読み出すことができない。しか
も、レジスター手段の一時記憶値は、アドレス遷移検出
手段によってアドレスの遷移が検出された時に読み出し
データで更新されるので、暗号キーデータを特定するた
めの解析が困難である。しかも、制御信号を入力するた
めのピンが不要となり、通常のピン数とピン配列を採用
できるので、この点からも解析が困難である。また、メ
モリセルアレイ中には、暗号キーデータをレジスター手
段に一時記憶したデータを用いて順次演算されたデータ
が記憶されるので、メモリセルアレイ中の記憶データは
演算処理前のエンコードされたデータであり、単純にコ
ピーしただけでは利用できない。従って、記憶されてい
るデータを違法な手段でコピーしてもそのデータを利用
することができず、実質的に記憶データを違法なコピー
から保護できる。

【００３６】請求項１４に示すように、メモリ空間を複
数の領域に分割し、各領域に異なる暗号キーデータとこ
れら暗号キーデータを用いてエンコードされたデータを
記憶すれば、全てのメモリ空間を正しくコピーするため
には全ての暗号キーデータをアクセスしなければなら
ず、よりプロテクト機能を高めることができる。

【００３７】請求項１５に示すように、暗号キーデータ
として、メモリセルアレイ中に記憶されるデータを利用
すれば、暗号キーデータを記憶することによる記憶容量
の低下を防止でき、且つ違法なコピーを行うものにとっ
て、記憶データの配列からは暗号キーデータの存在が予
測できないので、暗号キーデータの特定がより困難にな
る。

【００３８】請求項１６のような方法によれば、暗号キ
ーデータが記憶されたメモリセルをアクセスした後、こ
の暗号キーデータを保持した状態で読み出しを行わなけ
れば、誤ったデータで演算された演算結果が読み出しデ
ータとして出力され、正しいデータを読み出すことがで
きない。従って、記憶されているデータを違法な手段で
コピーしてもそのデータを利用することができず、実質
的に記憶データを違法なコピーから保護できる。

【００３９】請求項１７のような方法によれば、メモリ
セルアレイに記憶されたデータを暗号キーデータとして
アクセスした後、このデータを保持した状態で読み出し
を行わなければ、誤ったデータで演算された演算結果が
読み出しデータとして出力され、正しいデータを読み出
すことができない。また、暗号キーデータを記憶するこ
とによる記憶容量の低下を防止でき、且つ違法なコピー
を行うものにとって、記憶されているデータの配列から
は暗号キーデータの存在が予測できないので、暗号キー
データの特定がより困難になる。従って、記憶されてい
るデータを違法な手段でコピーしてもそのデータを利用
することができず、実質的に記憶データを違法なコピー
から保護できる。

【００４０】請求項１８に示すように、暗号キーデータ
として保持したデータを外部から入力された制御信号に
応答して増減すれば、暗号キーデータを特定するための
解析が困難となり、より高いプロテクト機能が得られ
る。

【００４１】請求項１９に示すように、暗号キーデータ
として保持したデータをアドレスの遷移に応答して増減
すれば、暗号キーデータを特定するための解析が困難と
なる。しかも、制御信号を入力するためのピンが不要と
なり、通常のピン数とピン配列を採用できるので、この
点からも解析が困難である。

【００４２】請求項２０に示すように、出力されたデー
タを保持したデータに入れ替えれば、暗号キーデータを
特定するための解析がより困難となり、高いプロテクト
機能が得られる。

【００４３】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体記憶装置の概略構成を示すブ
ロック図であり、記憶データがシリアルに読み出される
シリアルアクセスのＲＯＭを例に取って示している。図
１において、１１はメモリセルアレイで、このメモリセ
ルアレイ１１中にはメモリセルがマトリックス状に配置
され、各メモリセルのゲートは行毎にワード線に接続さ
れ、各メモリセルのドレインは列毎にビット線に接続さ
れ、各メモリセルのソースは接地（フローティングの場
合もある）されている。このメモリセルアレイ１１に
は、任意のアドレスに暗号キーデータが書き込まれてい
る。また、上記メモリセルアレイ１１中には上記暗号キ
ーデータ（ここでは８ビットデータ）によりデコードさ
れるように、予めエンコードされたデータがフォトマス
クを用いて書き込まれている。これらのデータの書き込
みには、拡散層プログラム方式、イオン注入プログラム
方式、及びコンタクトプログラム方式等、いずれの方式
でも適用できる。１２はローアドレス信号が入力され、
／ＲＡＳ信号で制御されるローアドレスバッファ、１３
はカラムアドレス信号が入力され、／ＣＡＳ信号で制御
されるカラムアドレスバッファ、１４は上記ローアドレ
スバッファ１２から出力されるローアドレス信号をデコ
ードして上記メモリセルアレイ１１中のワード線を選択
的に駆動することによりメモリセルのローを選択するロ
ーデコーダ、１５は／ＣＡＳ信号で制御され、上記カラ
ムアドレスバッファ１２の出力に応答してカラムアドレ
ス信号を生成するカラムアドレスカウンタ、１６は上記
メモリセルアレイ１１中のビット線を選択するためのカ
ラム選択ゲート、１７は上記カラムアドレスカウンタ１
５から出力されるカラムアドレス信号をデコードし、上
記カラム選択ゲート１６を制御してメモリセルのカラム
を選択するカラムデコーダ、１８は上記メモリセルアレ
イ１１中のメモリセルから読み出されたデータを増幅す
るセンスアンプ、１９は／ＯＥ信号で制御され、上記セ
ンスアンプ１８による増幅信号をデータバスＤＢを介し
て出力する出力バッファ、２０は上記センスアンプ１８
の出力信号に対して所定の演算を行い、上記出力バッフ
ァ１９に供給する演算回路である。この演算回路２０内
にはラッチ回路が設けられており、信号ＧＥＴＫＥＹが
“Ｈ”レベルの時に上記センスアンプ１８の出力信号を
このラッチ回路にラッチし、“Ｌ”レベルの時には上記
ラッチ回路にラッチされたデータとセンスアンプ２０の
出力信号とを演算し、出力バッファ１９に供給するよう
になっている。

【００４４】次に、上記のような構成において図２のタ
イミングチャートを参照しつつデータの読み出し動作を
説明する。まず、演算回路２０に供給される信号ＧＥＴ
ＫＥＹを“Ｈ”レベルに設定する。次に、／ＲＡＳ信号
の立ち下がりに応答してローアドレスバッファ１２に暗
号キーデータが記憶されているメモリセルアレイ１１の
ローアドレスに対応するローアドレス信号をラッチす
る。次に、／ＣＡＳ信号の立ち上がりに応答してカラム
アドレスバッファ１３に暗号キーデータが記憶されてい
るメモリセルアレイ１１のカラムアドレスに対応するカ
ラムアドレス信号をラッチする。これによりメモリセル
アレイ１１の暗号キーデータが記憶されているアドレス
が選択され、読み出された暗号キーデータが、カラム選
択ゲート１６及びセンスアンプ１８を介して演算回路２
０中のラッチ回路に供給されてラッチされる。

【００４５】次に、信号ＧＥＴＫＥＹを“Ｌ”レベルに
し、今度は本体データの読み出しを開始するローアドレ
スとカラムアドレスを上記と同様に／ＲＡＳ信号と／Ｃ
ＡＳ信号の立ち下がりに応答してローアドレスバッファ
１２とカラムアドレスバッファ１３にそれぞれラッチす
る。そして、ローデコーダ１４によってローアドレスを
デコードすることによってワード線を選択して駆動し、
カラムアドレスカウンタ１５から出力されるカラムアド
レスをカラムデコーダ１７でデコードしてカラム選択ゲ
ート１６を制御することによりビット線を選択して充電
する。これによって、メモリセルアレイ１１中のメモリ
セルが選択される。

【００４６】本体データの読み出しが開始されると、選
択されたメモリセルに記憶されたデータはセンスアンプ
１８で増幅され、演算回路２０に入力される。この演算
回路２０では、入力されたデータと予めラッチされてい
たデータ（暗号キーデータ）との演算を行い、この演算
結果を／ＯＥ信号に応答して出力バッファ１９からデー
タバスＤＢに出力する。

【００４７】引き続き、／ＣＡＳ信号の立ち下がりに応
答してカラムアドレスカウンタ１５のカウント値を順次
インクリメントすることによりカラムアドレス信号を生
成し、ローデコーダ１４で選択されたワード線に接続さ
れているメモリセルから順次記憶データを読み出す。こ
の際にも上記と同様にしてセンスアンプ１８の出力信号
にラッチ回路にラッチされているデータを演算し、／Ｏ
Ｅ信号に応答して演算結果を出力バッファ１９からデー
タバスＤＢに出力する。

【００４８】以下、／ＲＡＳ信号の立ち下がりに応答し
て、読み出しを行う次のローに対応するローアドレス信
号をローアドレスバッファ１２に取り込み、上述した動
作と同様な動作を繰り返すことにより、メモリセルアレ
イ１１に記憶されているデータを読み出す。

【００４９】このような読み出し動作を行うことによ
り、メモリセルアレイ１１中に記憶されているデータ
は、暗号キーデータを用いてデコードされ、正常なデー
タとして外部に出力される。

【００５０】図３は、上記図１に示した演算回路２０の
構成例を示すもので、１ビットを抽出して示している。
この回路は、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ
６、Ｎチャネル型ＭＯＳトランジスタＱ７〜Ｑ１２、及
びインバータＩＮＶ１〜ＩＮＶ４から構成されている。
センスアンプ１８の出力信号は、ＭＯＳトランジスタＱ
１，Ｑ７からなるトランスファゲートＴＲ１の一端、及
びＭＯＳトランジスタＱ２，Ｑ８からなるトランスファ
ゲートＴＲ２の一端にそれぞれ供給される。上記ＭＯＳ
トランジスタＱ１，Ｑ８のゲートには信号ＧＥＴＫＥＹ
が供給され、上記ＭＯＳトランジスタＱ７，Ｑ２のゲー
トには信号ＧＥＴＫＥＹをインバータＩＮＶ１で反転し
た信号が供給される。上記ＭＯＳトランジスタＱ３，Ｑ
４，Ｑ９，Ｑ１０の電流通路は電源Ｖccと接地点Ｖss間
に直列接続され、上記ＭＯＳトランジスタＱ５，Ｑ６，
Ｑ１１，Ｑ１２の電流通路は電源Ｖccと接地点Ｖss間に
直列接続される。上記トランスファゲートＴＲ１の他端
には、インバータＩＮＶ２の入力端、及びＭＯＳトラン
ジスタＱ６，Ｑ１１のゲートがそれぞれ接続され、上記
インバータＩＮＶ２の出力端にはＭＯＳトランジスタＱ
４，Ｑ９のゲートが接続されている。また、上記トラン
スファゲートＴＲ２の他端には、ＭＯＳトランジスタＱ
１０，Ｑ５のゲート、インバータＩＮＶ３の入力端、及
びインバータＩＮＶ４の出力端がそれぞれ接続されてい
る。上記インバータＩＮＶ３の出力端と上記インバータ
ＩＮＶ４の入力端は共通接続され、この共通接続点には
ＭＯＳトランジスタＱ３，Ｑ１２のゲートが接続され
る。そして、上記ＭＯＳトランジスタＱ４，Ｑ９の接続
点とＭＯＳトランジスタＱ６，Ｑ１１の接続点とが共通
接続され、出力バッファ１９の入力端に接続される。

【００５１】上記構成において、信号ＧＥＴＫＥＹが
“Ｈ”レベルの時には、トランスファゲートＴＲ２がオ
ンし、トランスファゲートＴＲ１がオフする。これによ
って、センスアンプ１８の出力信号は、トランスファゲ
ートＴＲ２を介してインバータＩＮＶ３，ＩＮＶ４から
なるラッチ回路ＬＡに入力されてラッチされる。一方、
信号ＧＥＴＫＥＹが“Ｌ”レベルの時には、トランスフ
ァゲートＴＲ１がオンし、トランスファゲートＴＲ２が
オフする。よって、センスアンプ１８の出力信号は、ト
ランスファゲートＴＲ１及びインバータＩＮＶ２を介し
てＭＯＳトランジスタＱ４，Ｑ９のゲートに供給される
とともに、トランスファゲートＴＲ１を介してＭＯＳト
ランジスタＱ６，Ｑ１１のゲートに供給される。このと
き、ラッチ回路ＬＡにラッチされていたデータが“１”
の場合、すなわちインバータＩＮＶ４の出力が“Ｈ”レ
ベル、インバータＩＮＶ３の出力が“Ｌ”レベルの場合
には、ＭＯＳトランジスタＱ３，Ｑ１０がオン状態、Ｍ
ＯＳトランジスタＱ５，Ｑ１２がオフ状態となるので、
センスアンプ１８の出力信号は、トランスファゲートＴ
Ｒ１、インバータＩＮＶ２、及びＭＯＳトランジスタＱ
４，Ｑ９からなるインバータを介して出力バッファ１９
に供給される。これに対し、ラッチ回路ＬＡにラッチさ
れていたデータが“０”の場合、すなわちインバータＩ
ＮＶ３の出力が“Ｈ”レベル、インバータＩＮＶ４の出
力が“Ｌ”レベルの場合には、ＭＯＳトランジスタＱ
３，Ｑ１０がオフ状態、ＭＯＳトランジスタＱ５，Ｑ１
２がオン状態となるので、センスアンプ１８の出力信号
は、トランスファゲートＴＲ１及びＭＯＳトランジスタ
Ｑ６，Ｑ１１からなるインバータを介して出力バッファ
１９に供給される。

【００５２】従って、この演算回路２０は、ラッチされ
ていたデータが“１”であればそのまま出力し、“０”
であればデータを反転して出力する演算処理を行うこと
になる。

【００５３】例えば、図４（ａ）に示すように、暗号キ
ーデータが“Ａ８ｈ”（ｈは１６進数であることを示
す）である場合、“２９ｈ”をプログラムするには、図
４（ｂ）に示すようにメモリセルに暗号キーデータ“Ａ
８ｈ”で逆演算処理したデータである“７Ｅｈ”を書き
込めば良いことがわかる。同様に、“Ａ９ｈ”、“５Ｆ
ｈ”をプログラムするには、メモリセルに“ＦＥｈ”、
“２８ｈ”をそれぞれ書き込めば良い。

【００５４】従来のマスクＲＯＭでは、特定のアドレス
からデータを読み出した場合には、必ず記憶したデータ
が出力される。しかし、この発明のマスクＲＯＭでは、
メモリセルアレイ１１中にはエンコードされたデータが
記憶されているので、単純にコピーを行うとこのデータ
がコピーされるので、コピーしたデータは利用できな
い。また、暗号キーデータを誤って入力した場合（図４
（ａ）では暗号キーデータとして“８２ｈ”を入力した
場合を示す）には、この誤った暗号キーデータとメモリ
セルアレイ１１から読み出されたデータとが演算され、
その演算結果が出力されるので、コピーしたデータを利
用することはできない。

【００５５】このように、上述した第１の実施の形態の
半導体記憶装置では、まず、メモリセルアレイ１１の暗
号キーデータを記憶したアドレスをアクセスし、この暗
号キーデータを演算回路２０にラッチしてからデータを
読み出さないと正確なデータが得られない。従って、記
憶されているデータを違法な手段でコピーしてもそのデ
ータを利用することができず、実質的に記憶データを違
法なコピーから保護できる。

【００５６】なお、上記第１の実施の形態では、メモリ
セルアレイ１１の特定のアドレスに暗号キーデータを書
き込む場合を例にとって説明したが、メモリセルアレイ
１１中に記憶されている通常の文字列データや数値列デ
ータを暗号キーデータとして利用しても良い。この場合
には、暗号キーデータを記憶する領域が不要になるので
記憶容量の低下を防止できるとともに、違法なコピーを
行うものにとっては、記憶データの配列から暗号キーデ
ータの存在が予測できないので、暗号キーデータの特定
がより困難になり、プロテクト機能を高めることができ
る。

【００５７】図５は、この発明の第２の実施の形態に係
る半導体記憶装置について説明するためのもので、メモ
リセルアレイ１１のメモリ空間を示している。この第２
の実施の形態の半導体記憶装置の基本構成は、図１に示
した回路と同様であが、メモリセルアレイ１１のメモリ
空間を複数の領域に分割し、これら複数の領域にそれぞ
れ異なる暗号キーデータを割り付けている。すなわち、
アドレス“００００ｈ”から“３ＦＦＦｈ”の領域１１
ａに暗号キーデータとして“Ａ８ｈ”、アドレス“３Ｆ
ＦＦｈ”から“７ＦＦＦｈ”の領域１１ｂに暗号キーデ
ータとして“８２ｈ”、アドレス“７ＦＦＦｈ”から
“ＡＦＦＦｈ”の領域１１ｃに暗号キーデータとして
“７Ｅｈ”、及びアドレス“ＡＦＦＦｈ”から“ＦＦＦ
Ｆｈ”の領域１１ｄに暗号キーデータとして“Ｆ０ｈ”
をそれぞれプログラムし、各アドレス領域１１ａ，１１
ｂ，１１ｃ，１１ｄにそれぞれ対応する暗号キーデータ
によりデコードされるようにエンコードされたデータが
書き込まれている。

【００５８】このような構成では、各アドレス領域から
データを読み出す場合には、それぞれ対応した暗号キー
データを入力する必要があり、全てのメモリ空間をコピ
ーするためには全ての暗号キーデータを解析しなければ
ならず、暗号キーデータの解析はより困難になる。

【００５９】なお、この第２の実施の形態のようにメモ
リ空間を複数の領域に分割する場合でも、上述した第１
の実施の形態で説明したように暗号キーデータとしてメ
モリセルアレイ中に記憶されている通常の文字列データ
や数値列データを利用できるのは勿論である。

【００６０】図６は、この発明の第３の実施の形態に係
る半導体記憶装置について説明するためのもので、記憶
データの読み出し動作を示すタイミングチャートであ
る。上記第１，第２の実施の形態では、演算回路２０の
動作を制御するための信号ＧＥＴＫＥＹを外部から入力
したのに対し、この第３の実施の形態では、信号ＧＥＴ
ＫＥＹをチップの内部の信号を利用して生成するように
している。すなわち、この例では、／ＲＡＳ信号を連続
して２回入力（“Ｌ”レベルに設定）したときに、暗号
キーアドレスの入力と定義している。

【００６１】このように、データの読み出しを制御する
ための信号（ここでは／ＲＡＳ信号）を利用して演算回
路２０内に設けたラッチ回路への暗号キーデータのラッ
チと演算を制御すれば、信号ＧＥＴＫＥＹを入力するた
めのピンが不要となり、通常のピン数とピン配列を採用
できるので、違法なコピーを行うものにとって解析が困
難になる。

【００６２】図７は、上記図６のタイミングチャートに
示したような読み出し動作を実現するための信号ＧＥＴ
ＫＥＹの生成回路の構成例を示している。図７におい
て、２１，２２はＤ型フリップフロップ回路、２３はパ
ルス信号生成回路で、このパルス信号生成回路２３は、
遅延回路２４、ナンドゲート２５及びインバータ２６−
１，２６−２から構成され、／ＣＡＳ信号に応答して上
記フリップフロップ回路２１，２２をリセットするよう
になっている。上記フリップフロップ回路２１のクロッ
ク入力端ＣＬＫには／ＲＡＳ信号が供給され、データ入
力端Ｄには当該フリップフロップ回路２１の出力端／Ｑ
が接続される。また、フリップフロップ回路２１の出力
端Ｑにはフリップフロップ回路２２のクロック入力端Ｃ
ＬＫが接続されている。フリップフロップ回路２２のデ
ータ入力端Ｄには当該フリップフロップ回路２２の出力
端／Ｑが接続され、このフリップフロップ回路２２のデ
ータ出力端Ｑから信号ＧＥＴＫＥＹを出力するようにな
っている。

【００６３】一方、／ＣＡＳ信号は、遅延回路２４の入
力端及びナンドゲート２５の一方の入力端に供給され
る。上記ナンドゲート２５の他方の入力端には、上記遅
延回路２４の出力信号がインバータ２６−１を介して供
給され、このナンドゲート２５の出力信号がインバータ
２６−２を介して各フリップフロップ回路２１，２２の
リセット入力端Ｒに供給される。

【００６４】図８は、上記図７に示した回路におけるフ
リップフロップ回路２１，２２の構成例を示している。
このフリップフロップ回路は、インバータ２７〜３２、
トランスファゲート３３〜３６、及びノアゲート３７，
３８等から構成されている。クロック入力端ＣＬＫに
は、インバータ２７の入力端が接続され、このインバー
タ２７の出力端はインバータ２８の入力端、トランスフ
ァゲート３３，３６を構成するＰチャネル型ＭＯＳトラ
ンジスタのゲート、及びトランスファゲート３４，３５
を構成するＮチャネル型ＭＯＳトランジスタのゲートに
それぞれ接続される。また、上記インバータ２８の出力
端は、トランスファゲート３３，３６を構成するＮチャ
ネル型ＭＯＳトランジスタのゲート、及びトランスファ
ゲート３４，３５を構成するＰチャネル型ＭＯＳトラン
ジスタのゲートにそれぞれ接続される。上記トランスフ
ァゲート３３〜３６は直列接続され、トランスファゲー
ト３３の一端にデータ入力端Ｄが接続される。トランス
ファゲート３６の一端はインバータ２９の入力端に接続
され、このインバータ２９の出力端は出力端／Ｑ、及び
インバータ３０の入力端にそれぞれ接続される。このイ
ンバータ３０の出力端は出力端Ｑに接続されている。

【００６５】また、インバータ３１の入力端は、トラン
スファゲート３３，３４の接続点に接続され、出力端は
ノアゲート３７の一方の入力端に接続される。上記ノア
ゲート３７の他方の入力端はリセット入力端Ｒに接続さ
れ、出力端はトランスファゲート３４，３５の接続点に
接続される。インバータ３２の入力端は、トランスファ
ゲート３５，３６の接続点に接続され、出力端はノアゲ
ート３８の一方の入力端に接続される。上記ノアゲート
３８の他方の入力端はリセット入力端Ｒに接続され、出
力端は上記インバータ２９の入力端に接続される。

【００６６】上記のような構成において、図９のタイミ
ングチャートに示すように、／ＲＡＳ信号が“Ｌ”レベ
ルに立ち下がると、フリップフロップ回路２１がセット
され、このフリップフロップ回路２１の出力信号ＱＡが
“Ｈ”レベルとなり、フリップフロップ回路２２のクロ
ック入力端ＣＬＫに供給される。所定時間後、／ＲＡＳ
信号が“Ｈ”レベルに立上がり、再び／ＲＡＳ信号が
“Ｌ”レベルに立ち下がると、フリップフロップ回路２
１の出力信号ＱＡが“Ｌ”レベルとなり、フリップフロ
ップ回路２２がセットされて信号ＧＥＴＫＥＹが“Ｈ”
レベルとなる。

【００６７】これによって、演算回路２０のラッチ回路
に暗号キーデータがラッチ可能となるので、この暗号キ
ーデータが記憶されたメモリセルアレイ１１のアドレス
に対応するローアドレス信号及びカラムアドレス信号を
入力して暗号キーデータをラッチする。

【００６８】その後、／ＣＡＳ信号が“Ｌ”レベルに立
ち下がると、パルス信号生成回路２３からパルス信号が
出力され、フリップフロップ回路２１，２２がリセット
され、信号ＧＥＴＫＥＹが“Ｌ”レベルとなる。この状
態で本体データの読み出しの準備が整い、メモリセルア
レイ１１をアクセスしてデータを読み出す。

【００６９】このような構成によれば、信号ＧＥＴＫＥ
Ｙを入力するための外部パッドが不要となるので、従来
の半導体記憶装置とパッド数やパッドの配置が同じにで
き、違法なコピーを行う者にとってより解析が困難にな
る。

【００７０】図１０は、この発明の第４の実施の形態に
係る半導体記憶装置を示すブロック図である。この回路
は、上記図１に示した回路における演算回路２０に代え
て演算回路２０´を設けるとともにカウンター３９を設
けたものである。演算回路２０´内にはラッチ回路が設
けられておらず、ラッチ回路に代えてカウンター３９が
同様な作用を行うようになっている。すなわち、上記カ
ウンター３９には、本体データの読み出しに先だって、
上述した各実施の形態と同様な動作で暗号キーデータが
予めセットされ、このカウンター３９のカウント値とセ
ンスアンプ１８の出力とが演算回路２０´で演算され、
演算結果が出力バッファ１９からデータバスＤＢに出力
されるようになっている。また、このカウンター３９
は、読み出しのための制御信号（図１０では／ＣＡＳ信
号）により、順次インクリメントあるいは順次デクリメ
ントされる。

【００７１】上記メモリセルアレイ１１中には、暗号キ
ーデータ（本体データの一部を利用しても良い）及びこ
の暗号キーデータを順次インクリメントまたは順次デク
リメントしたデータを用いて演算されたエンコードされ
たデータが記憶されており、演算回路２０´で演算する
ことによってデコードされるようになっている。

【００７２】このような構成によれば、カウンター３９
のカウント値が／ＣＡＳ信号に応答して順次インクリメ
ントまたは順次デクリメントされ、暗号キーデータが／
ＣＡＳ信号に応答して変化することになるので、暗号キ
ーデータを特定する解析はより困難になる。

【００７３】図１１は、この発明の第５の実施の形態に
係る半導体記憶装置を示すブロック図である。この回路
は、上記図１に示した回路における演算回路２０に代え
て演算回路２０´を設けるとともに、レジスター４０を
設けたものである。演算回路２０´にはラッチ回路が設
けられておらず、ラッチ回路に代えてレジスター４０が
同様な作用を行うようになっている。上記レジスター４
０には、データの読み出しに先だって、上述した各実施
の形態と同様な動作で暗号キーデータが一時記憶され、
このレジスター４０の一時記憶値とセンスアンプ１８の
出力信号とが演算回路２０´で演算され、演算結果が出
力バッファ１９からデータバスＤＢに出力されるととも
に、レジスター４０に再び一時記憶されるようになって
いる。

【００７４】上記メモリセルアレイ１１中には、暗号キ
ーデータ（本体データの一部を利用しても良い）及びこ
の暗号キーデータと記憶されるデータとを用いて順次演
算されたエンコードデータが記憶されており、演算回路
２０´によってデコードされるようになっている。

【００７５】このような構成では、データの読み出しを
行う度にレジスター４０に一時記憶された暗号キーデー
タが更新されて変化するので、暗号キーデータを特定す
る解析はより困難になる。

【００７６】図１２は、この発明の第６の実施の形態に
係る半導体記憶装置について説明するためのもので、こ
の発明をランダムにアクセスされるＲＯＭに適用したも
のである。図１２において、前記図１に対応する部分に
は同一の符号を付している。ランダムアクセスのＲＯＭ
では、カラムアドレス信号がアドレスバスＡＢを介して
外部から入力されるので、カラムアドレスカウンタ１５
は不要となる。

【００７７】図１３のタイミングチャートに示すよう
に、まず信号ＧＥＴＫＥＹを“Ｈ”レベルに設定し、／
ＣＥ信号を“Ｌ”レベルに設定して、暗号キーデータが
記憶されたアドレスをアクセスし、演算回路２０内に設
けたラッチ回路にこの暗号キーデータをラッチする。そ
の後、本体メモリセルの読み出し動作を開始し、／ＣＥ
信号の立ち下がりに応答してローアドレスとカラムアド
レスを入力し、メモリセルアレイ１１中の選択されたメ
モリセルからセンスアンプ１８にデータを読み出す。そ
して、センスアンプ１８の出力信号とラッチした暗号キ
ーデータを演算回路で演算し、／ＯＥ信号の立ち下がり
に応答して出力バッファ１９からデータＤｏｕｔを出力
する。

【００７８】こような構成によれば、暗号キーデータと
なるデータのアドレスを最初にアクセスし、ラッチ回路
にラッチした状態で読み出しを行わなければ、誤ったデ
ータで演算された演算結果が出力され、正しいデータを
読み出すことができない。また、メモリセルアレイ１１
中には、暗号キーデータを用いて演算したデータが記憶
されているので、メモリセルアレイ１１中の記憶データ
は演算処理前のエンコードされたデータであり、単純に
コピーしただけでは利用できない。

【００７９】従って、ランダムアクセスのＲＯＭであっ
ても、上述した第１ないし第５の実施の形態で説明した
シリアルアクセスのＲＯＭと同様な高いプロテクト機能
が得られる。

【００８０】図１４は、この発明の第７の実施の形態に
係る半導体記憶装置を示すブロック図である。この回路
はランダムにアクセスされるＲＯＭであり、上記図１２
に示した回路にカウンター３９とＡＴＤパルス発生器４
１を設けている。カウンター３９には、通常のデータの
読み出しに先だって、メモリセルアレイ１１中に記憶さ
れている暗号キーデータがセットされる。上記ＡＴＤパ
ルス発生器４１は、アドレスの遷移を検出してパルス信
号を出力するもので、カラムアドレスバッファ１３の出
力信号を受け、上記カウンター３９にセットされたカウ
ント値を順次インクリメントあるいは順次デクリメント
させるようになっている。

【００８１】このような構成によれば、ＡＴＤパルス発
生器４１によってアドレスの遷移が検出される度にカウ
ンター３９にセットされた暗号キーデータが増減するこ
とになるので、暗号キーデータを特定する解析はより困
難になる。しかも、制御信号を入力するためのピンが不
要であり、通常のピン数とピン配列を採用できるので、
この点からも解析を困難にできる。

【００８２】図１５は、この発明の第８の実施の形態に
係る半導体記憶装置を示すブロック図である。この回路
はランダムにアクセスされるＲＯＭであり、上記図１２
に示した回路にレジスター４０とＡＴＤパルス発生器４
１を設けている。上記レジスター４０には、データの読
み出しに先だって、上述した各実施の形態と同様な動作
で暗号キーデータが一時記憶され、このレジスター４０
の一時記憶値とセンスアンプ１８の出力信号とが演算回
路２０´で演算され、演算結果が出力バッファ１９から
出力されるとともに、ＡＴＤパルス発生器４１によって
アドレスの遷移が検出された時に、上記出力バッファ１
９の出力信号がレジスター４０に再び一時記憶されるよ
うになっている。

【００８３】このような構成によれば、アドレスの遷移
が検出される度にレジスター４０に一時記憶された暗号
キーデータが更新されて変化するので、暗号キーデータ
を特定する解析は困難である。しかも、制御信号を入力
するためのピンが不要であり、通常のピン数とピン配列
を採用できるので、この点からも解析を困難にできる。

【００８４】なお、この発明は上述した各実施の形態に
限定されるものではなく、要旨を逸脱しない範囲で種々
変形して実施することが可能である。例えば、第２の実
施の形態で説明したようにメモリ空間を複数に分割し、
それぞれに異なる暗号キーデータを付与する構成は、第
３ないし第８の実施の形態の構成にも適用可能である。
また、上記各実施の形態ではマスクＲＯＭを例にとって
説明したが、他のＲＯＭやＳＲＡＭ、ＤＲＡＭ等にも同
様にして応用できる。

【００８５】

【発明の効果】以上説明したように、この発明によれ
ば、記憶されているデータを違法な手段でコピーしても
そのデータを利用することができず、実質的に記憶デー
タを違法なコピーから保護できる半導体記憶装置及びそ
のアクセス方法が得られる。

【図面の簡単な説明】

【図１】この発明の第１の形態に係る半導体記憶装置の
概略構成を示すブロック図。

【図２】図１に示した半導体記憶装置のデータ読み出し
動作について説明するためのタイミングチャート。

【図３】図１に示した回路における演算回路の構成例に
ついて説明するためのもので、１ビットを抽出して示す
回路図。

【図４】図３に示した演算回路による演算の一例、及び
プログラムデータの生成方法について説明するための
図。

【図５】この発明の第２の実施の形態に係る半導体記憶
装置について説明するためのもので、メモリセルアレイ
のアドレス空間を示す図。

【図６】この発明の第３の実施の形態に係る半導体記憶
装置について説明するためのもので、データの読み出し
動作について説明するためのタイミングチャート。

【図７】図６に示したデータの読み出し動作を実現する
ための信号生成回路の構成例を示す回路図。

【図８】図７に示した回路におけるフリップフロップ回
路の構成例を示す回路図。

【図９】図７及び図８に示した回路の動作について説明
するためのタイミングチャート。

【図１０】この発明の第４の実施の形態に係る半導体記
憶装置を示すブロック図。

【図１１】この発明の第５の実施の形態に係る半導体記
憶装置を示すブロック図。

【図１２】この発明の第６の実施の形態に係る半導体記
憶装置について説明するためのもので、この発明をラン
ダムアクセスのＲＯＭに適用する場合のブロック図。

【図１３】図１２に示した回路の動作を説明するための
タイミングチャート。

【図１４】この発明の第７の実施の形態に係る半導体記
憶装置を示すブロック図。

【図１５】この発明の第８の実施の形態に係る半導体記
憶装置を示すブロック図。

【図１６】従来の半導体記憶装置について説明するため
のもので、マスクＲＯＭの概略構成を示すブロック図。

【符号の説明】

１１…メモリセルアレイ、１２…ローアドレスバッフ
ァ、１３…カラムアドレスバッファ、１４…ローデコー
ダ、１５…カラムアドレスカウンタ、１６…カラム選択
ゲート、１７…カラムデコーダ、１８…センスアンプ、
１９…出力バッファ、２０，２０´…演算回路、３９…
カウンター、４０…レジスター、４１…ＡＴＤパルス発
生器、ＬＡ…ラッチ回路。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 メモリセルがマトリックス状に配置され
   たメモリセルアレイと、前記メモリセルアレイ中のメモ
   リセルの行を選択する行選択手段と、前記メモリセルア
   レイ中のメモリセルの列を指定する列指定手段と、前記
   行選択手段と前記列指定手段とにより選択されたメモリ
   セルの記憶データを判定するためのセンスアンプ手段
   と、前記センスアンプ手段から出力されるデータを保持
   する保持手段と、前記保持手段に保持したデータと前記
   センスアンプ手段から出力されるデータとを演算する演
   算手段とを具備し、前記行選択手段と前記列指定手段で
   選択されたメモリセルから読み出したデータを暗号キー
   データとして前記保持手段に保持した後、前記保持手段
   に保持したデータと前記センスアンプ手段から出力され
   るデータとを演算手段で演算し、演算結果を読み出しデ
   ータとして出力することを特徴とする半導体記憶装置。
2. 【請求項２】 前記メモリセルには、前記演算手段によ
   る演算によってデコードされるように、前記保持手段に
   保持したデータでエンコードされたデータが記憶される
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記メモリセルアレイのメモリ空間は、
   複数の領域に分割され、各領域に異なる暗号キーデータ
   が記憶されるとともに、前記演算手段による演算によっ
   てデコードされるように、対応する暗号キーデータを用
   いてエンコードされたデータが記憶されることを特徴と
   する請求項１に記載の半導体記憶装置。
4. 【請求項４】 前記保持手段へのデータの入力は、外部
   から与えられた制御信号に応答して行われることを特徴
   とする請求項１ないし３いずれか１つの項に記載の半導
   体記憶装置。
5. 【請求項５】 前記メモリセルからのデータの読み出し
   を制御する信号が複数回連続して入力された時に制御信
   号を生成する信号生成手段を更に備え、前記保持手段へ
   のデータの入力は、前記信号生成手段で生成された制御
   信号に応答して行われることを特徴とする請求項１ない
   し３いずれか１つの項に記載の半導体記憶装置。
6. 【請求項６】 前記保持手段に保持されたデータは、外
   部から与えられた信号に応答して増減し、前記メモリセ
   ルには、前記演算手段による演算によってデコードされ
   るように、前記保持手段に保持された増減するデータで
   エンコードされたデータが記憶されることを特徴とする
   請求項１に記載の半導体記憶装置。
7. 【請求項７】 前記保持手段に保持されたデータは、直
   前に読み出したデータとの演算により変化し、前記メモ
   リセルには、前記演算手段による演算によってデコード
   されるように、前記保持手段に保持した変化するデータ
   でエンコードされたデータが記憶されることを特徴とす
   る請求項１に記載の半導体記憶装置。
8. 【請求項８】 前記保持手段に保持されたデータは、ア
   ドレスの遷移に応答して増減し、前記メモリセルには、
   前記演算手段による演算によってデコードされるよう
   に、前記保持手段に保持した増減するデータでエンコー
   ドされたデータが記憶されることを特徴とする請求項１
   に記載の半導体記憶装置。
9. 【請求項９】 メモリセルがマトリックス状に配置さ
   れ、暗号キーデータ及びこの暗号キーデータを用いて演
   算されたデータが記憶されるメモリセルアレイと、前記
   メモリセルアレイ中のメモリセルのゲートが行毎にそれ
   ぞれ接続されるワード線と、前記メモリセルアレイ中の
   メモリセルのドレインが列毎にそれぞれ接続されるビッ
   ト線と、前記ワード線を選択するワード線選択手段と、
   前記ビット線を選択するビット線選択手段と、前記ワー
   ド線選択手段と前記ビット線選択手段とで選択されたメ
   モリセルから読み出されたデータを増幅するセンスアン
   プ手段と、制御信号に応答して前記センスアンプ手段か
   ら出力されたデータをラッチするラッチ手段と、前記制
   御信号に応答して前記ラッチ手段にラッチされたデータ
   と前記センスアンプ手段から出力されたデータとを演算
   する演算手段と、前記演算手段による演算結果を出力す
   る出力手段とを具備し、 前記ワード線選択手段と前記ビット線選択手段で、前記
   メモリセルアレイ中の前記暗号キーデータが記憶された
   メモリセルのアドレスを選択し、前記センスアンプ手段
   から出力された暗号キーデータを前記ラッチ手段にラッ
   チし、 その後、前記ワード線選択手段と前記ビット線選択手段
   で、前記メモリセルアレイ中のメモリセルのアドレスを
   選択し、前記演算手段によって前記センスアンプ手段か
   ら出力されたデータと前記ラッチ手段にラッチされた暗
   号キーデータとを演算し、この演算結果を前記出力手段
   から読み出しデータとして出力することを特徴とする半
   導体記憶装置。
10. 【請求項１０】 メモリセルがマトリックス状に配置さ
    れ、暗号キーデータ及びこの暗号キーデータを順次イン
    クリメントまたは順次デクリメントしたデータを用いて
    演算されたデータが記憶されるメモリセルアレイと、前
    記メモリセルアレイ中のメモリセルのゲートが行毎にそ
    れぞれ接続されるワード線と、前記メモリセルアレイ中
    のメモリセルのドレインが列毎にそれぞれ接続されるビ
    ット線と、前記ワード線を選択するワード線選択手段
    と、前記ビット線を選択するビット線選択手段と、前記
    ワード線選択手段と前記ビット線選択手段とで選択され
    たメモリセルから読み出されたデータを増幅するセンス
    アンプ手段と、制御信号に応答して前記センスアンプ手
    段から出力されたデータがセットされ、この制御信号に
    応答して順次インクリメントまたは順次デクリメントさ
    れるカウンター手段と、前記制御信号に応答して前記カ
    ウンター手段のカウント値と前記センスアンプ手段から
    出力されたデータとを演算する演算手段と、前記演算手
    段による演算結果を出力する出力手段とを具備し、 前記ワード線選択手段と前記ビット線選択手段で、前記
    メモリセルアレイ中の前記暗号キーデータが記憶された
    メモリセルのアドレスを選択し、前記センスアンプ手段
    から出力された暗号キーデータを前記カウンター手段に
    セットし、 その後、前記ワード線選択手段と前記ビット線選択手段
    で、前記メモリセルアレイ中のメモリセルのアドレスを
    選択し、前記演算手段によって前記センスアンプ手段か
    ら出力されたデータと前記カウンター手段のカウント値
    とを演算し、この演算結果を前記出力手段から読み出し
    データとして出力することを特徴とする半導体記憶装
    置。
11. 【請求項１１】 メモリセルがマトリックス状に配置さ
    れ、暗号キーデータ及びこの暗号キーデータと記憶され
    るデータとを用いて順次演算されたデータが記憶される
    メモリセルアレイと、前記メモリセルアレイ中のメモリ
    セルのゲートが行毎にそれぞれ接続されるワード線と、
    前記メモリセルアレイ中のメモリセルのドレインが列毎
    にそれぞれ接続されるビット線と、前記ワード線を選択
    するワード線選択手段と、前記ビット線を選択するビッ
    ト線選択手段と、前記ワード線選択手段と前記ビット線
    選択手段とで選択されたメモリセルから読み出されたデ
    ータを増幅するセンスアンプ手段と、前記センスアンプ
    手段の出力信号が供給される演算手段と、前記演算手段
    の演算結果を出力する出力手段と、前記出力手段の出力
    データを一時記憶し、前記演算手段に供給するレジスタ
    ー手段とを具備し、 前記ワード線選択手段と前記ビット線選択手段で、前記
    メモリセルアレイ中の前記暗号キーデータが記憶された
    メモリセルのアドレスを選択し、前記センスアンプ手段
    から出力された暗号キーデータを前記レジスター手段に
    一時記憶し、 その後、前記ワード線選択手段と前記ビット線選択手段
    で、前記メモリセルアレイ中のメモリセルのアドレスを
    選択し、前記演算手段によって前記センスアンプ手段か
    ら出力されたデータと前記レジスター手段に一時記憶し
    たデータとを演算し、この演算結果を前記出力手段から
    読み出しデータとして出力するとともに、前記レジスタ
    ー手段に一時記憶することを特徴とする半導体記憶装
    置。
12. 【請求項１２】 メモリセルがマトリックス状に配置さ
    れ、暗号キーデータ及びこの暗号キーデータを順次イン
    クリメントまたは順次デクリメントしたデータを用いて
    演算されたデータが記憶されるメモリセルアレイと、前
    記メモリセルアレイ中のメモリセルのゲートが行毎にそ
    れぞれ接続されるワード線と、前記メモリセルアレイ中
    のメモリセルのドレインが列毎にそれぞれ接続されるビ
    ット線と、前記ワード線を選択するワード線選択手段
    と、前記ビット線を選択するビット線選択手段と、前記
    ワード線選択手段と前記ビット線選択手段とで選択され
    たメモリセルから読み出されたデータを増幅するセンス
    アンプ手段と、前記センスアンプ手段の出力信号が供給
    される演算手段と、前記演算手段の演算結果を出力する
    出力手段と、アドレスの遷移を検出するアドレス遷移検
    出手段と、前記アドレス遷移検出手段によってアドレス
    の遷移が検出された時に順次インクリメントまたは順次
    デクリメントされ、カウント値を前記演算手段に供給す
    るカウンター手段とを具備し、 前記ワード線選択手段と前記ビット線選択手段で、前記
    メモリセルアレイ中の前記暗号キーデータが記憶された
    メモリセルのアドレスを選択し、前記センスアンプ手段
    から出力された暗号キーデータを前記カウンター手段に
    セットし、 その後、前記ワード線選択手段と前記ビット線選択手段
    で、前記メモリセルアレイ中のメモリセルのアドレスを
    選択し、前記演算手段によって前記センスアンプ手段か
    ら出力されたデータと前記カウンター手段のカウント値
    とを演算し、この演算結果を前記出力手段から読み出し
    データとして出力することを特徴とする半導体記憶装
    置。
13. 【請求項１３】 メモリセルがマトリックス状に配置さ
    れ、暗号キーデータ及びこの暗号キーデータを用いて演
    算されたデータが記憶されるメモリセルアレイと、前記
    メモリセルアレイ中のメモリセルのゲートが行毎にそれ
    ぞれ接続されるワード線と、前記メモリセルアレイ中の
    メモリセルのドレインが列毎にそれぞれ接続されるビッ
    ト線と、前記ワード線を選択するワード線選択手段と、
    前記ビット線を選択するビット線選択手段と、前記ワー
    ド線選択手段と前記ビット線選択手段とで選択されたメ
    モリセルから読み出されたデータを増幅するセンスアン
    プ手段と、前記センスアンプ手段の出力信号が供給され
    る演算手段と、前記演算手段の演算結果を出力する出力
    手段と、アドレスの遷移を検出するアドレス遷移検出手
    段と、前記アドレス遷移検出手段によってアドレスの遷
    移が検出された時に前記出力手段の出力データを一時記
    憶するレジスター手段とを具備し、 前記ワード線選択手段と前記ビット線選択手段で、前記
    メモリセルアレイ中の前記暗号キーデータが記憶された
    メモリセルのアドレスを選択し、前記センスアンプ手段
    から出力された暗号キーデータを前記レジスター手段に
    一時記憶し、 その後、前記ワード線選択手段と前記ビット線選択手段
    で、前記メモリセルアレイ中のメモリセルのアドレスを
    選択し、前記演算手段によって前記センスアンプ手段か
    ら出力されたデータと前記レジスター手段に一時記憶し
    たデータとを演算し、この演算結果を前記出力手段から
    読み出しデータとして出力するとともに、前記レジスタ
    ー手段に供給して一時記憶することを特徴とする半導体
    記憶装置。
14. 【請求項１４】 前記メモリセルアレイのメモリ空間
    は、複数の領域に分割され、各々の領域に異なる暗号キ
    ーデータが割り付けて記憶され、各々の領域に対応する
    暗号キーデータを用いて演算されたデータが記憶される
    ことを特徴とする請求項９ないし１３いずれか１つの項
    に記載の半導体記憶装置。
15. 【請求項１５】 前記暗号キーデータとして、前記メモ
    リセルアレイ中に記憶されるデータを利用することを特
    徴とする請求項１ないし１４いずれか１つの項に記載の
    半導体記憶装置。
16. 【請求項１６】 メモリセルアレイ中に暗号キーデータ
    及びこの暗号キーデータを用いて演算されたデータを記
    憶する第１のステップと、前記メモリセルアレイの暗号
    キーデータが記憶されたアドレスをアクセスする第２の
    ステップと、読み出された暗号キーデータを保持する第
    ３のステップと、前記メモリセルアレイをアクセスして
    データを読み出す第４のステップと、前記第３のステッ
    プで保持した暗号キーデータと前記第４のステップで読
    み出したデータとを演算する第５のステップと、前記第
    ５のステップの演算結果をメモリセルからの読み出しデ
    ータとして出力する第６のステップとを具備することを
    特徴とする半導体記憶装置のアクセス方法。
17. 【請求項１７】 メモリセルアレイ中にエンコードした
    データを記憶する第１のステップと、前記メモリセルア
    レイに記憶されたデータのアドレスを暗号キーデータと
    してアクセスする第２のステップと、読み出されたデー
    タを保持する第３のステップと、前記メモリセルアレイ
    をアクセスしてデータを読み出す第４のステップと、前
    記第３のステップで保持したデータと前記第４のステッ
    プで読み出したデータとを演算する第５のステップと、
    前記第５のステップの演算結果をメモリセルからの読み
    出しデータとして出力する第６のステップとを具備する
    ことを特徴とする半導体記憶装置のアクセス方法。
18. 【請求項１８】 前記第３のステップで保持したデータ
    は、外部から入力された制御信号に応答して変化するこ
    とを特徴とする請求項１６または１７に記載の半導体記
    憶装置のアクセス方法。
19. 【請求項１９】 前記第３のステップで保持したデータ
    は、アドレスの遷移に応答して変化することを特徴とす
    る請求項１６または１７に記載の半導体記憶装置のアク
    セス方法。
20. 【請求項２０】 前記第６のステップで出力されたデー
    タを前記第３のステップで保持したデータに入れ替える
    第７のステップを更に具備することを特徴とする請求項
    １６ないし１９いずれか１つの項に記載の半導体記憶装
    置のアクセス方法。