JP3105872B2 - ベリファイ装置およびベリファイ方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ベリファイ装置お
よびベリファイ方法に関し、特に、不揮発性半導体メモ
リ装置の書き込み等のベリファイを行うベリファイ装置
およびベリファイ方法に関する。

【０００２】

【従来の技術】近年、フロッピーディスクやハードディ
スクといった磁気メモリに変わる可能性を有するメモリ
として、不揮発性メモリであるフラッシュＥＥＰＲＯＭ
が盛んに研究されている。フラッシュＥＥＰＲＯＭにお
いては、フローティングゲートに電子を注入したり放出
させたりして、１ビットの情報の書込と消去を行ってい
る。これらの状態の作り込みを行うときには期待する状
態になったかどうかベリファイを行う必要があり、メモ
リセルのコントロールゲートに所定の電圧を印加して、
ドレイン電流が流れるか否かを判定するなどしてベリフ
ァイを行う。

【０００３】そして、従来、この種のベリファイ装置に
おいては、図５に示すフローチャートに従ってベリファ
イを行っていた。すなわち、メモリセルの書込の実行モ
ードにはいると（ステップＳ９０１）、まず最上位アド
レスを設定し（ステップＳ９０２）、ベリファイを行う
（ステップＳ９０３）。ここでベリファイがＮＧであっ
たときには、再びステップＳ９０１に戻って書き込みを
繰り返す。ベリファイがＯＫであったときには、ベリフ
ァイを行ったアドレスが最下位アドレスか否か判別し
（ステップＳ９０４）、最下位アドレスであれば書込を
終了する。最下位アドレスでなければアドレスを１増や
し（ステップＳ９０５）、ステップＳ９０３に戻って最
下位アドレスになるまでベリファイを繰り返す。

【０００４】このようなフローに従ってベリファイを行
うと、一つでもＮＧビットがあるときには、再度最上位
アドレスからベリファイを行うことになる。従って、す
でに書き込みベリファイを行ったビットも含めてベリフ
ァイを行うことになり、ベリファイ動作に余分な時間が
かかってしまう。このベリファイ時間を短縮するため
に、例えば、特開平第６−２５９９７７号公報に開示さ
れたような技術が開発されている。この特開平第６−２
５９９７７号公報に開示された技術においては、ベリフ
ァイを行ってＮＧビットがあると判別したときには、そ
のアドレスを記憶する。そして、再ベリファイは記憶し
たアドレスから行うようにしている。

【０００５】

【発明が解決しようとする課題】上述したベリファイ装
置およびベリファイ方法においては、次のような課題が
あった。すなわち、外部のノイズ等により電源電圧の電
圧レベルが変動した場合、ベリファイを行う際にワード
電位が変動してメモリセルのしきい値も変動することに
なる。このため、ベリファイの判定基準値の近傍でＯＫ
になっていたようなビットがＮＧと判定されてしまうこ
とがあった。

【０００６】本発明は、上記課題にかんがみてなされた
もので、簡易に電位の揺れ等の影響を考慮してベリファ
イをすることが可能なベリファイ装置およびベリファイ
方法の提供を目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、所定のアドレスのメモリ
セルに対して、書き込み回路の制御により書き込み等を
行う半導体記憶装置に対して、書き込み等が正常に行わ
れたか否かを判定するベリファイ装置であって、上記メ
モリセルに記憶された情報を、読み出し信号として取得
する読み出し信号取得手段と、上記メモリセルに書き込
む情報を表す書き込みデータを取得する書き込みデータ
取得手段と、上記読み出し信号と書き込みデータに基づ
いて、書き込み等が正常に行われたか否かを判定し、正
常と判定されたメモリセルに対しては再書き込み不可に
なるように設定する判定・出力手段とを具備し、上記判
定・出力手段は、書き込みデータのバッファを介した出
力を二経路に分岐して、それぞれを判定用と書き込み用
の二つのラッチ回路のセット端子に入力し、判定用ラッ
チ回路のリセット端子には、全てのベリファイが終了し
たときにデータを初期状態にするための信号を入力し、
書き込み用ラッチ回路の出力は書き込みデータとし、書
き込み用ラッチ回路の反転出力と、判定用ラッチ回路の
出力と反転出力とは、組み合わせ回路に入力し、かつ、
組み合わせ回路は、判定用ラッチ回路の出力と書き込み
用ラッチ回路の反転出力とを第一の２ＮＡＮＤ回路に入
力し、第一の２ＮＡＮＤ回路の出力と上記読み出し信号
とを第二の２ＮＡＮＤ回路に入力し、第二の２ＮＡＮＤ
回路の出力をインバータを介して出力したものと判定用
ラッチ回路の反転出力とをＥＸＯＲ回路に入力し、ＥＸ
ＯＲ回路の出力を書き込み用ラッチ回路のリセット端子
に入力する構成としてある。

【０００８】ここで、判定・出力手段は、書き込みデー
タのバッファを介した出力を二経路に分岐し、それぞれ
を判定用と書き込み用の二つのラッチ回路のセット端子
に入力し、判定用ラッチ回路のリセット端子には、全て
のベリファイが終了したときにデータを初期状態にする
ための信号を入力し、書き込み用ラッチ回路のリセッ ト
端子には、ベリファイ結果が正常か否かを示す信号を入
力し、書き込み用ラッチ回路の出力は書き込みデータと
し、書き込み用ラッチ回路の反転出力と、判定用ラッチ
回路の出力と反転出力とは、組み合わせ回路に入力する
構成としてある。

【０００９】さらに、組み合わせ回路は、判定用ラッチ
回路の出力と書き込み用ラッチ回路の反転出力とを第一
の２ＮＡＮＤ回路に入力し、第一の２ＮＡＮＤ回路の出
力と上記読み出し信号とを第二の２ＮＡＮＤ回路に入力
し、第二の２ＮＡＮＤ回路の出力をインバータを介して
出力したものと判定用ラッチ回路の反転出力とをＥＸＯ
Ｒ回路に入力し、ＥＸＯＲ回路の出力を書き込み用ラッ
チ回路のリセット端子に入力する構成としてある。

【００１０】 すなわち、まず、信号取得手段がメモリセ
ルに記憶された情報を読み出し信号として取得し、書き
込みデータ取得手段が上記メモリセルに書き込む情報を
表す書き込みデータを取得する。判定・出力手段は、上
記読み出し信号と書き込みデータに基づいて、書き込み
等が正常に行われたか否かを判定し、正常と判定された
メモリセルに対しては再書き込み不可になるように設定
する。そして、再書き込み不可になっていないときにの
み上記書き込み回路に書き込みデータを出力する。

【００１１】 ここで、読み出し信号はメモリセルに記憶
された情報を表す信号であり、メモリセルにすでに書き
込みがされているか否か示すものであればよく、メモリ
セルアレイの読み出し信号をロジックレベルに増幅する
センスアンプから取得するなどすればよい。また、書き
込みデータは、あるメモリセルに情報を書き込むか否か
を示すものであり、信号レベルが変化することによって
書き込みを示すような信号である。

【００１２】 そして、すでに書き込みがなされているメ
モリセルであって、書き込みが正常であると判定された
ものに対しては、書き込み回路に書き込みデータが出力
されない。従って、一度ＯＫと判定されたメモリセルに
は再書き込みされないこととなる。

【００１３】具体的には、判定・出力手段において判定
を行う組み合わせ回路では、ＥＸＯＲ回路の２入力が異
レベルで、ハイレベルを出力するときには書き込みが正
常でないと判定される。また、ＥＸＯＲ回路の２入力が
同一レベルで、ローレベルを出力するときには書き込み
が正常であると判定される。そして、ＥＸＯＲ回路の出
力がローレベルのときに書き込み用ラッチ回路がリセッ
トされ、第一の２ＮＡＮＤ回路の２入力がハイレベルと
なって出力がローレベルであるときには、第二の２ＮＡ
ＮＤ回路の一方の入力はローレベルとなる。

【００１４】従って、読み出し信号の如何に拘わらず第
二の２ＮＡＮＤ回路からはハイレベルが出力され、ＥＸ
ＯＲ回路にローレベルが入力される。この結果書き込み
データにより判定用の反転出力がローレベルのときに
は、ＥＸＯＲ回路の出力がローレベルであるので、書き
込みが正常とされたままである。つまり、一度正常と判
定したメモリセルに対する再度の書き込みは行われな
い。

【００１５】このように、一度ＯＫと判定されたメモリ
セルに再書き込みをしないように設定するには様々な態
様が考えられる。そこで、このような構成の具体例とし
て、請求項２にかかる発明は、請求項１に記載のベリフ
ァイ装置において、上記請求項１記載のベリファイ装置
において、上記判定・出力手段の組み合わせ回路は、ベ
リファイ結果を正常と判定されたときに、ＥＸＯＲ回路
から書き込み用ラッチ回路のリセット端子にリセット信
号を出力する構成としてある。

【００１６】 すなわち、書き込み用のラッチ回路の出力
を書き込み回路に入力し、書き込み回路はこの出力に応
じてメモリセルに書き込みを行うように構成する。そし
て、組み合わせ回路により書き込み等が正常に行われた
か否かを判定し、組み合わせ回路の出力信号にてメモリ
セルの書き込みが正常であると判定したときに、書き込
み用のラッチ回路をリセットする。この結果、メモリセ
ルの書き込みが正常であると判定された後は、メモリセ
ルに書き込みがなされない。

【００１７】さらに、組み合わせ回路によりメモリセル
の書き込みが正常であるか否か判定するには様々な態様
が考えられる。かかる構成の具体例として、請求項３に
記載の発明は、請求項２に記載のベリファイ装置におい
て、上記書き込み用ラッチ回路は、リセット端子にリセ
ット信号が入力されると組み合わせ回路に信号を出力
し、メモリセルの状態に関係なくＥＸＯＲ回路からリセ
ット信号を出力させる構成としてある。

【００１８】 すなわち、書き込みが正常であることを示
す信号により、読み出し信号によって表される情報の如
何に拘わらず、出力が一定になるような素子を用いて組
み合わせ回路を構成する。例えば、２ＮＡＮＤ回路の一
方の入力に読み出し信号によって表される情報を入力
し、書き込みが正常であると判定したときには他方の入
力をローレベルに固定する。この結果、読み出し信号に
よって表される情報の如何に拘わらず２ＮＡＮＤ回路の
出力はハイレベルで一定になる。このような状況下で、
書き込み用のラッチ回路をリセットするようにすると、
書き込みが正常であると判定した後には、再書き込みは
行われない。

【００１９】上述したようにベリファイによって書き込
みが正常であると判定されたメモリセルに対して、再度
の書き込みを行わないようにする手法は、実体のある装
置に限定される必要はなくその方法としても機能するこ
とは容易に理解できる。

【００２０】そこで、請求項４にかかる発明は、上記請
求項１記載のベリファイ装置を用いたベリファイ方法に
おいて、ベリファイ結果が正常か否かを示す信号を書き
込み用ラッチ回路のリセット端子に入力し、ベリファイ
結果が正常のときは再書き込み不可とし、ベリファイ結
果が正常でないときは再書き込み可とする方法としてあ
る。すなわち、必ずしも実体のある装置に限らず、その
方法としても有効であることに相違はない。

【００２１】

【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の実施形態のベリ
ファイ装置とメモリセルとの関係を示した概略構成であ
る。本実施例においては、Ｉ／Ｏバッファ２０１により
メモリセルに対する書き込みデータが出力され、センス
アンプ３０２によりメモリセルからの読み出し信号が出
力される。ベリファイ装置１００にはＩ／Ｏバッファ２
０１とセンスアンプ３０２の出力信号が入力される。そ
してベリファイ装置１００ではこれらの信号により書き
込みベリファイがなされ、メモリセルに対する書き込み
を要するときには、書き込み回路３０１に書き込みデー
タが出力される。

【００２２】書き込み時やベリファイ時には、アドレス
バッファ２０３からの出力信号によりＸデコーダ３０４
とＹデコーダ３０３にて、メモリセルアレイ３０５から
目的のメモリセルが選択される。そして、書き込み回路
３０１においてはコントロールバッファ２０２の信号と
書き込みデータに従って、書き込み時やベリファイ時に
メモリセルに印加する電圧が制御される。

【００２３】図２は、本実施形態の回路図を示してい
る。この図において、書き込みデータはバッファを介し
て判定用ラッチ回路１１０と書き込み用ラッチ回路１１
１のセット端子に入力される。また、判定用ラッチ回路
１１０のリセット端子には、全てのベリファイが終了し
たときにデータを初期状態にするための信号が入力され
る。判定用ラッチ回路１１０の出力と書き込み用ラッチ
回路１１１の反転出力とは２ＮＡＮＤ回路１０１に入力
され、２ＮＡＮＤ回路１０１の出力は２ＮＡＮＤ回路１
０２に入力される。また、２ＮＡＮＤ回路１０１にはセ
ンスアンプからの読み出し信号も入力される。

【００２４】２ＮＡＮＤ回路１０２の出力はインバータ
１０３を介してＥＸＯＲ回路１０４に入力され、判定用
ラッチ回路１１０の反転出力もＥＸＯＲ回路１０４に入
力される。ＥＸＯＲ回路１０４の出力は、書き込み用ラ
ッチ回路１１１のリセット端子に入力され、さらに、書
き込み用ラッチ回路１１１の出力は書き込み回路３０１
に入力されるようになっている。

【００２５】ここで、書き込み用ラッチ回路１１１のリ
セット端子においては入力信号の反転信号によってリセ
ットを行うように構成されている。すなわち、入力信号
がローレベルのときに書き込み用ラッチ回路１１１がリ
セットされるようになっている。従って、ＥＸＯＲ回路
１０４の入力信号のレベルが同一であって、出力がロー
レベルになるときに書き込み用ラッチ回路１１１がリセ
ットされるので、書き込みデータは出力されない。ま
た、このＥＸＯＲ回路１０４の出力がローレベルのとき
はベリファイＯＫであり、ハイレベルのときはベリファ
イＮＧの状態である。

【００２６】図３は本実施形態におけるフローチャート
である。この図において、データの書き込みを行い（ス
テップＳ４０１）、その後にベリファイを行う（ステッ
プＳ４０２）。ステップＳ４０２にてベリファイがＮＧ
であるときには、すでにＯＫとなっているビットに対し
ては再書き込みを行わないようにして（ステップＳ４０
３）ステップＳ４０１に戻って書き込みを行う。そし
て、ステップＳ４０２にて全てのビットがＯＫになるま
で、この処理を繰り返す。

【００２７】次に、上記のように構成した本実施形態の
動作を説明する。図４は書き込みデータや各素子の出力
信号およびワード電位のタイミングチャートを示してい
る。ここで、ワード電位は、メモリセルのコントロール
ゲートに印加される電圧を示している。尚、本実施形態
においてはメモリセルにデータが書かれていないときの
センスアンプ３０２からの読み出し信号は、ハイレベル
となっている。

【００２８】まず、メモリセルにデータが書かれていな
い状態で書き込みデータであるローレベルを入力する
と、クロック信号により判定用ラッチ回路１１０と書き
込み用ラッチ回路１１１はデータをラッチする。すなわ
ち図４に示すように判定用ラッチ回路１１０と書き込み
用ラッチ回路１１１の出力Ｔｒｕｅ信号はローレベルか
らハイレベルになる。

【００２９】このとき、２ＮＡＮＤ回路１０１の入力信
号のうち、判定用ラッチ回路１１０の出力Ｔｒｕｅ信号
はハイレベル、書き込み用ラッチ回路１１１の反転出力
Ｂａｒ信号はローレベルなので２ＮＡＮＤ回路１０１の
出力はハイレベルとなる。また、２ＮＡＮＤ回路１０２
の入力信号のうち、センスアンプ３０２からの読み出し
信号はハイレベルであり、２ＮＡＮＤ回路１０１の出力
がハイレベルなので、２ＮＡＮＤ回路１０２の出力はロ
ーレベルとなる。

【００３０】従って、ＥＸＯＲ回路１０４の入力信号の
うち、インバータ１０３の出力はハイレベルであり、判
定用ラッチ回路１１０の反転出力Ｂａｒ信号はローレベ
ルなので、ＥＸＯＲ回路１０４の出力はハイレベルとな
る。このときは、書き込み用ラッチ回路１１１がリセッ
トされないため、書き込みデータが出力される。そし
て、図のワード電位に示すようにメモリセルのコントロ
ールゲートには、書き込み用電圧のＨＶが印加されて、
メモリセルに対する書き込みが行われる。

【００３１】この状態においてベリファイをした場合、
つまりデータが書き込まれた状態でベリファイを行う場
合について説明する。この場合は図４のタイミングチャ
ートの領域Ａである。２ＮＡＮＤ回路１０１の入力信号
のうち、判定用ラッチ回路１１０の出力Ｔｒｕｅ信号は
ハイレベル、書き込み用ラッチ回路１１１の反転出力Ｂ
ａｒ信号はローレベルのままなので２ＮＡＮＤ回路１０
１の出力はハイレベルとなる。また、２ＮＡＮＤ回路１
０２の入力信号のうち、センスアンプ３０２からの読み
出し信号はローレベルであり、２ＮＡＮＤ回路１０１の
出力がハイレベルなので、２ＮＡＮＤ回路１０２の出力
はハイレベルとなる。

【００３２】従って、ＥＸＯＲ回路１０４の入力信号の
うち、インバータ１０３の出力はローレベルであり、判
定用ラッチ回路１１０の反転出力Ｂａｒ信号はローレベ
ルなので、ＥＸＯＲ回路１０４の出力はローレベルとな
る。このときは、ベリファイはＯＫであり、書き込み用
ラッチ回路１１１がリセットされるため、書き込みデー
タは出力されないようになり、書き込みの動作は行われ
なくなる。

【００３３】ここで、ＥＸＯＲ回路１０４の出力がロー
レベルのときは、この反転信号により、書き込み用ラッ
チ回路１１１がリセットされ、書き込み用ラッチ回路１
１１の反転出力Ｂａｒ信号はローレベルからハイレベル
に固定される。このため、２ＮＡＮＤ回路１０１の入力
信号は両方ともハイレベルとなり、出力はローレベルと
なる。この結果、２ＮＡＮＤ回路１０２の入力の少なく
とも一つは常にローレベルとなり、２ＮＡＮＤ回路１０
２の出力はメモリセルの状態を示す読み出し信号がハイ
レベル、ローレベルのどちらであろうと必ずハイレベル
になる。

【００３４】従って、ＥＸＯＲ回路１０４の入力信号の
両方ともがローレベルとなり、ベリファイはＯＫとな
る。このようにベリファイが一度ＯＫになれば次のベリ
ファイではメモリセルの状態に関係なくベリファイがＯ
Ｋとなる。この結果、領域Ｂで再ベリファイをしたとき
に、図のように上述のような電位の揺れに起因してセン
スアンプ３０２からの読み出し信号が不安定になって
も、ベリファイはＯＫであり、再書き込みは行われな
い。

【００３５】このように、本発明では、書き込みデータ
を入力とするラッチ回路とセンスアンプからの読み出し
信号とを組み合わせ回路に入力し、組み合わせ回路の出
力がベリファイのＯＫまたはＮＧとなるように構成す
る。そして、この組み合わせ回路の出力によりラッチ回
路のリセットを行うことにより書き込み回路への書き込
みデータの出力を制御する。この結果、簡易に電位の揺
れ等の影響を考慮したベリファイをすることが可能とな
る。

【００３６】

【発明の効果】以上のように、本発明は、簡易に電位の
揺れ等の影響を考慮してベリファイをすることが可能で
あり、また、簡易な構成の装置でベリファイをすること
が可能である。 さらに、ベリファイＯＫのときに簡易な
構成で読み出し信号の如何に拘わらず処理を行うことが
可能である。

【００３７】さらに、請求項４にかかる発明によれば、
簡易に電位の揺れ等の影響を考慮してベリファイをする
ことが可能なベリファイ方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態のベリファイ装置とメモリセ
ルとの関係を示した概略構成である。

【図２】本実施形態の回路図である。

【図３】本実施形態のフローチャートである。

【図４】本実施形態におけるタイミングチャートであ
る。

【図５】従来例のフローチャートである。

【符号の説明】

１００ ベリファイ装置 １０１ ＮＡＮＤ回路 １０２ ＮＡＮＤ回路 １０３ インバータ １０４ ＥＸＯＲ回路 １１０ 判定用ラッチ回路 １１１ 書き込み用ラッチ回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 所定のアドレスのメモリセルに対して、
   書き込み回路の制御により書き込み等を行う半導体記憶
   装置に対して、書き込み等が正常に行われたか否かを判
   定するベリファイ装置であって、 上記メモリセルに記憶された情報を、読み出し信号とし
   て取得する読み出し信号取得手段と、 上記メモリセルに書き込む情報を表す書き込みデータを
   取得する書き込みデータ取得手段と、 上記読み出し信号と書き込みデータに基づいて、書き込
   み等が正常に行われたか否かを判定し、正常と判定され
   たメモリセルに対しては再書き込み不可になるように設
   定する判定・出力手段とを具備し、 上記判定・出力手段は、書き込みデータのバッファを介
   した出力を二経路に分岐して、それぞれを判定用と書き
   込み用の二つのラッチ回路のセット端子に入力し、 判定用ラッチ回路のリセット端子には、全てのベリファ
   イが終了したときにデータを初期状態にするための信号
   を入力し、 書き込み用ラッチ回路の出力は書き込みデータとし、 書き込み用ラッチ回路の反転出力と、判定用ラッチ回路
   の出力と反転出力とは、組み合わせ回路に入力し、 かつ、組み合わせ回路は、判定用ラッチ回路の出力と書
   き込み用ラッチ回路の反転出力とを第一の２ＮＡＮＤ回
   路に入力し、第一の２ＮＡＮＤ回路の出力と上記読み出
   し信号とを第二の２ＮＡＮＤ回路に入力し、第二の２Ｎ
   ＡＮＤ回路の出力をインバータを介して出力したものと
   判定用ラッチ回路の反転出力とをＥＸＯＲ回路に入力
   し、ＥＸＯＲ回路の出力を書き込み用ラッチ回路のリセ
   ット端子に入力する ことを特徴とするベリファイ装置。
2. 【請求項２】 上記請求項１記載のベリファイ装置にお
   いて、 上記判定・出力手段の組み合わせ回路は、ベリファイ結
   果が正常と判定されたときに、ＥＸＯＲ回路から書き込
   み用ラッチ回路のリセット端子にリセット信号を出力す
   ることを特徴とした ベリファイ装置。
3. 【請求項３】 上記請求項２記載のベリファイ装置にお
   いて、 上記書き込み用ラッチ回路は、リセット端子にリセット
   信号が入力されると組み合わせ回路に信号を出力し、メ
   モリセルの状態に関係なくＥＸＯＲ回路からリセット信
   号を出力させることを特徴とした ベリファイ装置。
4. 【請求項４】 上記請求項１記載のベリファイ装置を用
   いたベリファイ方法であって、 ベリファイ結果が正常か否かを示す信号を書き込み用ラ
   ッチ回路のリセット端子に入力し、ベリファイ結果が正
   常のときは再書き込み不可とし、ベリファイ結果が正常
   でないときは再書き込み可とすることを特徴としたベリ
   ファイ方法。