TWI721770B - 記憶體裝置及復位記憶體裝置的方法 - Google Patents

記憶體裝置及復位記憶體裝置的方法 Download PDF

Info

Publication number
TWI721770B
TWI721770B TW109103282A TW109103282A TWI721770B TW I721770 B TWI721770 B TW I721770B TW 109103282 A TW109103282 A TW 109103282A TW 109103282 A TW109103282 A TW 109103282A TW I721770 B TWI721770 B TW I721770B
Authority
TW
Taiwan
Prior art keywords
cells
reset
signal
bit value
memory device
Prior art date
Application number
TW109103282A
Other languages
English (en)
Other versions
TW202117724A (zh
Inventor
呂士濂
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI721770B publication Critical patent/TWI721770B/zh
Publication of TW202117724A publication Critical patent/TW202117724A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一種記憶體裝置。記憶體裝置包含具有多個胞的胞陣列，多個胞中之每一者可操作以儲存位元值。記憶體裝置更包含連接至胞陣列的復位電路。復位電路可操作以將儲存於多個胞中之每一者中的位元值並行地復位至預定位元值。

Description

記憶體裝置及復位記憶體裝置的方法
本發明的實施例是有關於記憶體裝置，且特別是有關於一種記憶體裝置及復位記憶體裝置的方法。
積體電路記憶體的一種常見類型為靜態隨機存取記憶體(static random access memory；SRAM)裝置。典型SRAM記憶體裝置具有記憶胞陣列。記憶胞使用連接於較高參考電位與較低參考電位(通常為接地)之間的六個電晶體，使得兩個儲存節點中的一者可由待儲存的資訊佔據，其中互補資訊儲存於另一儲存節點處。
功率閘控及電壓保留技術一般實施於記憶體陣列以降低功率消耗。舉例而言，功率閘極可用於切斷深睡模式中的記憶體邊緣物件，以及關閉模式中邊緣物件及記憶體陣列兩者。一般而言，當退出斷電模式或關閉模式時，晶片上SRAM保留儲存於SRAM中的一些位元值。此可為安全危險，因為內容可由惡意程式讀取。另外，一些應用程序需要在全部位元值設定為值零的情況下啟動SRAM。舉例而言，應用程序可能需要以明確的SRAM開啟且設定個別位元。
本發明實施例提供一種記憶體裝置，包括：胞陣列，包括多個胞，所述多個胞中之每一者可操作以儲存位元值；以及復位電路，連接至所述胞陣列，其中所述復位電路可操作以將儲存於所述多個胞中之每一者中的所述位元值並行地復位至預定位元值。
本發明實施例提供一種記憶體裝置，包括：胞陣列，包括多個胞，所述多個胞中之每一者可操作以儲存一位元值；功率控制電路，可操作以產生指示所述多個胞的通電持續時間開始的第一訊號以及指示所述多個胞的所述通電持續時間完成的第二訊號；以及復位電路，可操作以在所述通電持續時間期間將儲存於所述多個胞中之每一者中的所述位元值並行地復位至預定位元值。
本發明實施例提供一種復位記憶體裝置的方法，所述方法包括：產生作為第一訊號以及第二訊號的邏輯析取的復位訊號，所述第一訊號指示多個胞的通電持續時間開始，所述第二訊號指示所述記憶體裝置中所述多個胞的所述通電持續時間完成；以及在所述通電持續時間期間，經由所述訊號觸發儲存於所述記憶體裝置的胞陣列的多個胞中的每一者中的位元值至預定位元值的並行復位。
100:記憶體裝置
110、119:胞陣列
120:解碼器電路
130:局部輸入/輸出電路
140:局部控制電路
150:全局IO電路
160:全局控制電路
170:功率控制電路
180、180a、180n:復位電路
202a1、202a2、202an、202m1、202m2、202mn:多個胞
302:復位訊號產生器電路
304、320:多個偏壓電路
304a、320a:第一偏壓電路
304b、320b:第二偏壓電路
304n、320n:第n偏壓電路
306:OR邏輯閘極
308a:第一復原電路
308m:第m復原電路
310a、310m、314a、314m:NAND邏輯閘極
312a1、312b1、312n1、322a1、322b1、322n1:第一電晶體
312a2、312b2、312n2、322a2、322b2、322n2:第二電晶體
312a3、312b3、312n3、322a3、322b3、322n3:反相器
350a、350n:子區塊
360:有限狀態機
400:時序圖
404:SD訊號
406:RDY訊號
408:CLRall訊號
410:關閉持續時間
412:通電持續時間
414:準備持續時間
500:方法
510、520、530、540:區塊
BL0、BL1、BLn:第一位元線
BLB0、BLB1、BLBn:第二位元線
WL1:第一字元線
WLm:字元線
當結合隨附圖式閱讀時自以下詳細描述最佳地理解本揭 露內容的各態樣。應注意，根據業界中之標準慣例，各種特徵未按比例繪製。事實上，出於論述清晰起見，可任意地增大或減小各種特徵的尺寸。
圖1是示出根據一些實施例的實例記憶體裝置的方塊圖。
圖2是示出根據一些實施例的實例胞陣列的圖。
圖3A是示出根據一些實施例的具有復位電路的記憶體裝置的圖。
圖3B是示出根據一些實施例的具有另一復位電路的記憶體裝置的圖。
圖3C是示出根據一些實施例的具有多個子區塊的記憶體裝置的圖。
圖4示出根據一些實施例的復位電路的時序圖。
圖5是示出根據一些實施例的用於復位記憶體裝置的方法的流程圖。
以下揭露內容提供用於實施所提供的標的物的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露內容。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複參考標號及/或字母。此重複是出於簡單及清楚 的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，在本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及其類似者的空間相對術語來描述如圖中所說明的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
圖1揭露根據一些實施例的實例記憶體裝置100的方塊圖。記憶體裝置100可為隨機存取記憶體，諸如靜態隨機存取記憶體(static random access memory；SRAM)裝置。如圖1中所展示，記憶體裝置100包含至少一個胞陣列110以及多個周邊電路，諸如解碼器電路120、局部輸入/輸出(IO)電路130、局部控制電路140、全局IO電路150、全局控制電路160、功率控制電路170以及復位電路180。記憶體裝置100可更包含圖1中未展示的其他組件。在實例實施例中，記憶體裝置100可為積體電路(integrated circuit；IC)晶片的部分。
胞陣列110包含配置於m列及n行的矩陣中的多個記憶胞(亦稱為多個位元胞)。胞陣列110的多個胞中之每一者可操作以儲存資訊的一個位元(亦即，0或1)。胞陣列110中的多個胞經由多個字元線及多個位元線對存取。參考圖2更詳細地論述胞陣列110。為易於論述，儘管記憶體裝置100已展示為僅包含一個胞陣列110，但記憶體裝置100可包含多個胞陣列110。
周邊裝置包含提供與胞陣列110相關聯的記憶體裝置100的各種功能的電路。舉例而言，記憶體裝置100的解碼器電路120可操作以解碼一或多個位址線從而選擇胞陣列110的字元線(word line；WL)並將所選擇的字元線充電至邏輯高。邏輯高約等於第一預定電位。在實例實施例中，解碼器電路120包含多個邏輯運算子以解碼位址線上的電位從而識別待激活的字元線。將位址線充電至邏輯高(亦即，約等於第一預定電位)或充電至邏輯低(亦即，約等於第二預定電位)。在實例實施例中，第二預定電位約等於接地電位或零伏特。在一些實施例中，解碼器電路120的輸出線的數目等於陣列110的列的數目，輸出中之每一者與列的字元線相關聯。
記憶體裝置100的局部IO電路130可操作以自胞陣列110讀取資料且將資料寫入至胞陣列110中。舉例而言，局部IO電路130可操作以在多個位元線對處感測電位且比較用於每個位元線對的電位。在實例實施例中，當位元線對的第一位元線的電位多於第二位元線的電位時，局部IO電路130將輸出讀取為位元值1。另外，當位元線對的第一位元線的電位小於第二位元線的電位時，局部IO電路130將輸出讀取為位元值0。
記憶體裝置100的局部控制電路140可操作以控制局部IO電路130。舉例而言，局部控制電路140可操作以將局部IO電路130組態成在讀取模式中自胞陣列110讀取資訊或將局部IO電路130組態成在寫入模式中將資訊寫入至記憶體陣列110中。另外，局部控制電路140可操作以在保持模式中啟用局部IO電路130，在所述保持模式中無資料自胞陣列110中讀取或寫入至胞陣 列110中。
記憶體裝置100的全局IO電路150可操作以合併來自局部IO電路130的輸入/輸出。舉例而言，記憶體裝置100可包含各自具有對應局部IO電路130的多個胞陣列110。全局IO電路150可操作以將來自多個局部IO電路130的資訊合併至記憶體裝置100的全局IO中。舉例而言，局部IO電路130可操作以將來自胞陣列110的輸出儲存於移位暫存器中，全局IO電路150可操作以自移位暫存器讀取資料且提供作為記憶體裝置100的輸出的資料。
記憶體裝置100的全局控制電路160可操作以控制全局IO電路150。舉例而言，全局控制電路160可操作以將全局IO電路150組態成選擇一或多個局部IO電路130自其中讀取資料或將資料寫入至其中。在另一實例中，全局控制電路160可操作以將用於全局IO電路150的讀取序列組態成自一或多個局部IO電路130讀取資料或將寫入序列組態成將資料寫入至一或多個局部IO電路130中。
功率控制電路170可操作以控制及管理用於記憶體裝置100的一或多個組件的電源。舉例而言，在一些實施例中，功率控制電路170可操作以選擇性地將記憶體裝置100的一或多個組件連接至電壓端。功率控制電路170包含多個邏輯閘極或多個功率閘極。多個功率閘極中之每一者可操作以通電或斷電記憶體裝置100的相關聯組件。舉例而言，功率控制電路170可操作以產生關閉(shut down；SD)訊號從而關閉記憶體裝置100的全部組件。另外，功率控制電路170可操作以產生深睡低功率(deep sleep low power；DSLP)訊號從而關閉一或多個周邊電路以降低記憶體裝置100的功率消耗。另外，功率控制電路170可操作以產生準備(ready；RDY)訊號從而指示記憶體裝置100的通電。
復位電路180可操作以將胞陣列110的多個胞中之每一者中的儲存值復位至預定值。舉例而言，復位電路180可操作以將胞陣列110的多個胞中之每一者中的儲存值復位至位元值0或復位至位元值1。參考本揭露內容的圖3更詳細地論述復位電路180。
圖2示出根據一些實施例的胞陣列110的實例。如圖2中所示出，胞陣列110包含指定為202a1、202a2、...、202mn的多個胞。胞陣列110的每一胞可操作以儲存資訊的一個位元(亦即，0或1)。實例胞包含一對交叉耦接反相器(亦稱為Q及Q桿--其中Q桿與Q互補)以儲存資訊的一個位元。交叉耦接反相器連接至存取電晶體對，所述存取電晶體對准許對儲存於交叉耦接反相器中的資訊之存取。在實例實施例中，可使用四個電晶體、六個電晶體或八個電晶體形成胞陣列110的胞。另外，胞陣列110的記憶胞可為單個埠胞或多個埠(諸如兩個埠及三個埠)胞。
繼續圖2，胞陣列110的多個記憶胞配置於多列(亦即，m列)及多行(亦即，n行)的矩陣中。胞陣列100的m列中之每一者包含第一多個胞且胞陣列110的n行中之每一者包含第二多個胞。胞陣列110的列的數目及行的數目可視胞陣列110的尺寸而定。舉例而言，對於32千位元尺寸，胞陣列110可包含256列及128行。
舉例而言，且如圖2中所展示，胞陣列119的第一列包 含指定為202a1、202a2、...、202an的第一多個胞。且每一列可繼續至胞陣列110的第m列，所述第m列包含指定為202m1、202m2、...、以及202mn的第一多個胞。類似地，第一行胞陣列110包含指定為202a1、...、202m1的第二多個胞。另外，第二行胞陣列包含指定為202a2、...、202m2的第二多個胞。且每一行可繼續至第n行，所述第n行包含指定為202an、...、及202mn的第二多個胞。
第一列的第一多個胞中之每一者連接至指定為WL1的第一字元線。每一列可繼續至第m列，其中第一多個胞中之每一者連接至指定為WLm的字元線。字元線WL1、...、字元線WLm控制對對應胞的存取。舉例而言，WL1控制對胞202a1、胞202a2、...、以及胞202an的存取。亦即，為讀取資料或將資料寫入至胞202a1、胞202a2、...、及胞202an，WL1充電至邏輯1。為保存胞202a1、胞202a2、...、及胞202an中的資料，WL1充電至邏輯0。
繼續圖2，胞陣列110的每一行中的第二多個胞連接至位元線對。舉例而言，指定為202a1、...、202m1的第一行的第二多個胞連接至第一位元線對(亦即，第一位元線BL0及第二位元線BLB0)。類似地，指定為202a2、...、202m2的第二行的第二多個胞連接至第二位元線對(亦即，第一位元線BL1及第二位元線BLB1)。且每一行可繼續至第n行，其中指定為202an、...、及202mn的第二多個胞連接至第n位元線對(亦即，第一位元線BLn及第二位元線BLBn)。在實例實施例中，第二位元線BLB0、第二位元線BLB1...第二位元線BLBn中之每一者與位元線對的第一位元線BLB0、第一位元線BLB1、...、第一位元線BLBn中的對應一者 互補。位元線對用於讀取資料或將資料寫入至胞。
字元線WL1、...、字元線WLm連接至相關聯胞的存取電晶體對的閘極。因此，當字元線啟動且充電至邏輯1(亦即，充電至第一預定電位)時，對應胞連接至位元線對中的一個位元線。相關聯胞隨後藉由比較位元線對的位元線之間的電位差來存取。
在一些實施例中，功率閘控及電壓保留技術實施於記憶體陣列中以降低功率消耗。舉例而言，功率閘極可用於切斷深睡模式中的記憶體邊緣物件，以及關閉模式中邊緣物件及記憶體陣列兩者。SRAM可在退出斷電模式或關閉模式時保留所儲存位元值中的一些。此可能由於內容可由惡意程式讀取而成為安全風險。另外，一些應用程序需要在全部位元值設定為值零的情況下啟動SRAM。舉例而言，應用程序可能需要以明確的SRAM啟動且設定個別位元。SRAM一般並未提供在中斷時將內容復位至零的手段。將內容復位的一種方式為在SRAM的每一對應位址處每週期寫入零。因此，舉例而言，為清除具有1024個位址的SRAM可能需要1024個週期。若存在多個SRAM區塊，則可能需要清除每一區塊。因此，清除全部SRAM區塊可能需要太長時間(亦即，太多週期)。根據本揭露內容的態樣，包含復位電路以有效地且快速地清除SRAM區塊。
圖3A為示出根據一些實施例的具有復位電路(例如，復位電路180)的記憶體裝置100的部分方塊圖及部分電路圖。在一些實例中，復位電路180可包含：復位訊號產生器電路302、多個偏壓電路304(例如，第一偏壓電路304a、第二偏壓電路304b、...、第n偏壓電路304n)以及多個復原電路(亦即，第一復原電路 308a、...、第m復原電路308m)。復位電路180的其他組態及組件在本揭露內容的範疇內。舉例而言，且如3A圖中所展示，記憶體裝置100包含復位訊號產生器電路302及多個偏壓電路304，亦即，第一偏壓電路304a、第二偏壓電路304b、...、以及第n偏壓電路304n。多個偏壓電路304中之每一者與記憶體裝置100的行相關聯。舉例而言，第一偏壓電路304a與第一行相關聯，第二偏壓電路304b與第二行相關聯，繼續至與第n行相關聯的第n偏壓電路304n。
在實例實施例中，復位訊號產生器電路302可操作以產生復位訊號，亦稱為清除所有(clear all；指定為CLRall)訊號。如圖3A中所展示，復位訊號產生器電路302實施SD訊號及RDY訊號的邏輯析取。舉例而言，訊號產生器電路302包含OR邏輯閘極306。SD訊號經提供至OR邏輯閘極306的第一輸入且RDY訊號經提供至OR邏輯閘極306的第二輸入。在OR邏輯閘極306的輸出處接收CLRall訊號。因此，當SD訊號及RDY訊號兩者處於邏輯低時，CLRall訊號亦處於邏輯低。若SD訊號及RDY訊號中的一者處於邏輯高，則CRLall訊號亦處於邏輯高。
多個偏壓電路304中之每一者可操作以將相關聯行的位元線對設定為所需的訊號位準。舉例而言，多個偏壓電路304可操作以將相關聯位元線對的第一位元線BL0、第一位元線BL1、...、第一位元線BLn設定為邏輯低且將相關聯位元線對的第二位元線BLB0、第二位元線BLB1、...、第二位元線BLBn設定為邏輯高。
在實例實施例中，多個偏壓電路304中之每一者可包含 多個電晶體及反相器。舉例而言，第一偏壓電路304a包含第一電晶體312a1、第二電晶體312a2以及反相器312a3。類似地，第二偏壓電路304b包含第一電晶體312b1、第二電晶體312b2以及反相器312b3，繼續至包含第一電晶體312n1、第二電晶體312n2以及反相器312n3的第n偏壓電路304n。多個偏壓電路304的第一電晶體312a1、第一電晶體312b1、...、第一電晶體312n1亦稱為下拉電晶體且可包含NMOS電晶體。然而，其他類型的電晶體在本揭露內容的範疇內。多個偏壓電路304的第二電晶體312a2、第二電晶體312b2、...、第二電晶體312n2亦稱為上拉電晶體且可包含PMOS電晶體。然而，電晶體的其他類型在本揭露內容的範疇內。多個偏壓電路304的反相器312a3、反相器312b3、...、反相器312n3可包含NOT邏輯閘極。然而，其他類型的邏輯閘極在本揭露內容的範疇內。
多個偏壓電路304的第一電晶體312a1、第一電晶體312b1、...、第一電晶體312n1中之每一者的源極/汲極連接至對應行的第一位元線BL0、第一位元線BL1、...、第一位元線BLn中的一者。另外，多個偏壓電路304的第一電晶體312a1、第一電晶體312b1、...、第一電晶體312n1中之每一者的汲極/源極連接至第二電位(亦即，接地)。多個偏壓電路304的第一電晶體312a1、第一電晶體312b1、...、第一電晶體312n1中之每一者的閘極連接至多個偏壓電路304的反相器312a3、反相器312b3、...、反相器312n3中的對應一者的輸出。
多個偏壓電路304的第二電晶體312a2、第二電晶體312b2、...、第二電晶體312n2中之每一者的源極/汲極連接至對應 行的第二位元線BLB0、第二位元線BLB1、...、第二位元線BLBn中的一者。另外，多個偏壓電路304的第二電晶體312a2、第二電晶體312b2、...、第二電晶體312n2中之每一者的汲極/源極連接至第一電位(亦即，VCC)。多個偏壓電路304的第二電晶體312a2、第二電晶體312b2、...、第二電晶體312n2中之每一者的閘極連接至復位訊號產生器電路302的輸出。另外，復位訊號產生器電路302的輸出連接第一電晶體312a1、第一電晶體312b1、...、第一電晶體312n1中之每一者的閘極且連接至反相器312a3、反相器312b3、...、反相器312n3中之每一者的輸入。
第二電晶體312a2、第二電晶體312b2、...、第二電晶體312n2可操作以回應於處於邏輯低的訊號將胞陣列110的多行中之每一者的第二位元線充電至邏輯高。反相器312a3、反相器312b3、...、反相器312n3可操作以使CLRall訊號反相且將反相CRLall訊號提供至第一電晶體312a1、第一電晶體312b1、...、第一電晶體312n1中的對應一者。當CLRall訊號處於邏輯低時，反相CLRall訊號致使胞陣列110的多行中之每一者的第一位元線充電至邏輯低。
另外，復位訊號產生器電路302的輸出經由多個復原電路連接至胞陣列110的字元線WL1、...、字元線WLm中之每一者。舉例而言，復位訊號產生器電路302的輸出經由第一復原電路308a連接第一字元線WL1，繼續至連接至復位訊號產生器電路302的輸出的第m字元線WLm經由復原電路308m連接。
多個復原電路308a、...、復原電路308m中之每一者在經由CLRall訊號觸發時可操作以將胞陣列110的字元線 WL1、...、字元線WLm中的對應一者充電至邏輯高。多個復原電路308a、...、復原電路308m中之每一者包含第一邏輯閘極及第二邏輯閘極。舉例而言，第一復原電路308a包含第一邏輯閘極(亦即，NOT邏輯閘極314a)及第二邏輯閘極(意即NAND邏輯閘極310a)，繼續至包含第一邏輯閘極(亦即，NOT邏輯閘極314m)及第二邏輯閘極(意即NAND邏輯閘極310m)的第m復原電路308m。NOT邏輯閘極314a、...、NOT邏輯閘極314m中之每一者的輸入連接至解碼器電路120的對應輸出。NOT邏輯閘極314a、...、NOT邏輯閘極314m中之每一者的輸出連接至NAND邏輯閘極310a、...、NAND邏輯閘極310m中的對應一者的第一輸入。復位訊號產生器電路302的輸出連接至NAND邏輯閘極310a、...、NAND邏輯閘極310m中之每一者的第二輸入。NAND邏輯閘極310a、...、NAND邏輯閘極310m中之每一者的輸出連接至字元線WL1、...、字元線WLm中的對應一者。
復位訊號產生器電路302的輸出連接至多個偏壓電路304的第二電晶體312a2、第二電晶體312b2、...、第二電晶體312n2中之每一者的閘極。另外，復位訊號產生器電路302的輸出連接至多個偏壓電路304的反相器312a3、反相器312b3、...、反相器312n3中之每一者的輸入。反相器312a3、反相器312b3、...、反相器312n3中之每一者可操作以使CRLall訊號反相。反相器312a3、反相器312b3、...、反相器312n3中之每一者的輸出連接至第二電晶體312a2、第二電晶體312b2、...、第二電晶體312n2中的對應一者的閘極。另外，將反相CLRall訊號提供至多個偏壓電路304的第二電晶體312a2、第二電晶體312b2、...、第二電晶 體312n2。
在操作中，當解碼器120訊號及CLRall訊號兩者均在字元線WL1、...、字元線WLm中的對應一者處處於邏輯低時，多個復原電路308a、...、復原電路308m中之每一者可操作以將字元線WL1、...、字元線WLm中的對應一者充電至邏輯高。舉例而言，當解碼器120的輸出處於邏輯低且CLRall訊號亦處於邏輯低時，多個復原電路308a、...、復原電路308m中之每一者的輸出處於邏輯高，藉此將字元線WL1、...、字元線WLm中之每一者充電至邏輯高。另外，當CLRall訊號處於邏輯低時，多個偏壓電路304中之每一者可操作以將第一位元線BL0、第一位元線BL1、...、第一位元線BLn充電至邏輯低，且將第二位元線BLB0、第二位元線BLB1、...、第二位元線BLBn充電至邏輯高。因此，藉由將字元線WL1、...、字元線WLm中之每一者充電至邏輯高，位元值零藉由將第一位元線BL0、第一位元線BL1、...、第一位元線BLn充電至邏輯低以及將第二位元線BLB0、第二位元線BLB1、...、第二位元線BLBn充電至邏輯高來並行地強制寫入於胞陣列110的多個胞中之每一者中。亦即，對於「復位」操作，多個胞中之每一者的交叉耦接反相器的第一節點(亦即，Q節點)設定為位元值0，且多個胞中之每一者的交叉耦接反相器的互補第二節點(亦即，
Figure 109103282-A0305-02-0016-1
節點)設定為位元值1。
在實例實施例中，記憶體裝置100的胞陣列110可藉由將位元值一寫入多個胞中之每一者中來復位。此復位亦稱為設定操作，此是因為多個胞中之每一者以位元值一寫入或「設定」。在實例實施例中，多個胞中之每一者中的位元值一可藉由將第一位 元線BL0、第一位元線BL1、...、第一位元線BLn充電至邏輯高且將第二位元線BLB0、第二位元線BLB1...第二位元線BLBn充電至邏輯低來寫入。舉例而言，對於「設定」操作，多個胞中之每一者的交叉耦接反相器的第一節點(亦即，Q節點)設定為位元值1，且多個胞中之每一者的交叉耦接反相器的互補第二節點(亦即，
Figure 109103282-A0305-02-0017-3
節點)設定為位元值0。
圖3B示出具有另一復位電路的記憶體裝置100，所述復位電路可操作以藉由將位元值一寫入多個胞中之每一者中來復位胞陣列110。圖3B的記憶體裝置100的復位電路180包含復位訊號產生器電路302及多個偏壓電路320，亦即，第一偏壓電路320a、第二偏壓電路320b、...、以及第n偏壓電路320n。多個偏壓電路320中之每一者與記憶體裝置100的行相關聯。舉例而言，第一偏壓電路320a與第一行相關聯，第二偏壓電路320b與第二行相關聯，繼續至與第n行相關聯的第n偏壓電路320n。多個偏壓電路320可操作以將相關聯位元線對的第一位元線BL0、第一位元線BL1、...、第一位元線BLn設定為邏輯高且將相關聯位元線對的第二位元線BLB0、第二位元線BLB1、...、第二位元線BLBn設定為邏輯低。
在實例實施例中，多個偏壓電路320中之每一者可包含多個電晶體及反相器。舉例而言，第一偏壓電路320a包含第一電晶體322a1、第二電晶體322a2以及反相器322a3。類似地，第二偏壓電路320b包含第一電晶體322b1、第二電晶體322b2以及反相器322b3，繼續至包含第一電晶體322n1、第二電晶體322n2以及反相器322n3的第n偏壓電路320n。多個偏壓電路320的第一 電晶體322a1、第一電晶體322b1、...、第一電晶體322n1亦稱為上拉電晶體且可包含PMOS電晶體。然而，其他類型的電晶體在本揭露內容的範疇內。多個偏壓電路320的第二電晶體322a2、第二電晶體322b2、...、第二電晶體322n2亦稱為下拉電晶體且可包含NMOS電晶體。然而，其他類型的電晶體在本揭露內容的範疇內。多個偏壓電路320的反相器322a3、反相器322b3、...、反相器322n3可包含NOT邏輯閘極。然而，其他類型的邏輯閘極在本揭露內容的範疇內。
多個偏壓電路320的第一電晶體322a1、第一電晶體322b1、...、第一電晶體322n1中之每一者的源極/汲極連接至對應行的第一位元線BL0、第一位元線BL1、...、第一位元線BLn中的一者。另外，多個偏壓電路320的第一電晶體322a1、第一電晶體322b1、...、第一電晶體322n1中之每一者的汲極/源極連接至第一電位(亦即，VDD)。多個偏壓電路320的第一電晶體322a1、第一電晶體322b1、...、第一電晶體322n1中之每一者的閘極連接至多個偏壓電路320的反相器322a3、反相器322b3、...、反相器322n3中的對應一者的輸出。另外，多個偏壓電路320的第一電晶體322a1、第一電晶體322b1、...、第一電晶體322n1中之每一者的閘極連接至復位訊號產生器電路302的輸出。另外，復位訊號產生器電路302的輸出連接至反相器322a3、反相器322b3、...、反相器322n3中之每一者的輸入。
多個偏壓電路320的第二電晶體322a2、第二電晶體322b2、...、第二電晶體322n2中之每一者的源極/汲極連接至對應行的第二位元線BLB0、第二位元線BLB1、...、第二位元線BLBn 中的一者。另外，多個偏壓電路320的第二電晶體322a2、第二電晶體322b2、...、第二電晶體322n2中之每一者的汲極/源極連接至第二電位(亦即，接地)。第二電晶體322a2、第二電晶體322b2、...、第二電晶體322n2中之每一者的閘極連接至反相器322a3、反相器322b3、...、反相器322n3中之每一者的輸出。
第一電晶體322a1、第一電晶體322b1、...、第一電晶體322n1可操作以回應於復位訊號(其亦稱為用於設定操作的SETall訊號)處於邏輯低而將胞陣列110的多行中之每一者的第一位元線充電至邏輯高。反相器322a3、反相器322b3、...、反相器322n3可操作以使SETall訊號反相且將反相SETall訊號提供至第二電晶體322a2、第二電晶體322b2、...、第二電晶體322n2中的對應一者的閘極。當SETall訊號處於邏輯低時，反相SETall訊號致使胞陣列110的多行中之每一者的第二位元線充電至邏輯高。
在操作中，當SD訊號及RDY訊號兩者處於邏輯低時，復位訊號產生器電路302可操作以產生處於邏輯低的SETall訊號。當解碼器120訊號及SETall訊號兩者處於字元線WL1、...、字元線WLm中的一者的邏輯低時，多個復原電路308a、...、復原電路308m中之每一者可操作以將字元線WL1、...、字元線WLm中的對應一者充電至邏輯高。另外，當SETall訊號處於邏輯低時，多個偏壓電路320中之每一者可操作以將第一位元線BL0、第一位元線BL1、...、第一位元線BLn充電至邏輯高，且將第二位元線BLB0、第二位元線BLB1、...、第二位元線BLBn充電至邏輯低。藉由將字元線WL1、...、字元線WLm中之每一者充電至邏輯高，位元值一藉由將第一位元線BL0、第一位元線BL1、...、 第一位元線BLn充電至邏輯高以及將第二位元線BLB0、第二位元線BLB1、...、第二位元線BLBn充電至邏輯低來並行地強制寫入於胞陣列110的多個胞中之每一者中。亦即，對於「設定」操作，多個胞中之每一者的交叉耦接反相器的第一節點(亦即，Q節點)設定為位元值1，且多個胞中之每一者的交叉耦接反相器的互補第二節點(亦即，
Figure 109103282-A0305-02-0020-4
節點)設定為位元值0。
在圖3B中，胞陣列110的每個記憶胞可藉由將位元值零寫入於多個胞中之每一者中來利用復位以邏輯低值寫入或「復位」。在實例實施例中，多個胞中之每一者中的位元值零可藉由將第一位元線BL0、第一位元線BL1、...、第一位元線BLn充電至邏輯低且將第二位元線BLB0、第二位元線BLB1、...、第二位元線BLBn充電至邏輯高來寫入。亦即，對於「復位」操作，多個胞中之每一者的交叉耦接反相器的第一節點(亦即，Q節點)設定為位元值0，且多個胞中之每一者的交叉耦接反相器的互補第二節點(亦即，
Figure 109103282-A0305-02-0020-5
節點)設定為位元值1。
在實例實施例中，當胞陣列110中的多個胞的數目多於預定數目時，多個胞分段成用於重設的子區塊。舉例而言，當胞陣列110中的多個胞的的數目多於64k個時，多個胞分段成多於一個的子區塊，子區塊中之每一者具有少於或等於64k個胞。另外，當行的數目多於預定數目時，則多個胞分割成多個子區塊，每一子區塊含有小於或等於行的預定數目。類似地，當列的數目多於預定數目時，則多個胞分割成多個子區塊，每一子區塊含有小於或等於列的預定數目。
圖3C示出根據一些實施例的具有多個子區塊的實例記 憶體裝置。如圖3C中所展示，記憶體裝置100包含多個子區塊(350a、...、350n)。多個子區塊中之每一者可包含高達預定數量的胞、行或列。使用對應(亦即，專屬)復位電路(指定為180a、...、180n)復位子區塊中的多個胞。舉例而言，使用第一復位電路180a復位第一子區塊350a的多個胞，繼續至使用第n復位電路180n復位的第n子區塊350n的多個胞。在實例實施例中，有限狀態機360經提供至多個子區塊350a、...、子區塊350n的座標重設。舉例而言，有限狀態機360可判定第一子區塊350a的多個胞已復位且觸發下一子區塊的復位，繼續至第n子區塊350n。在其他實例中，有限狀態機360實施為計數器，所述計數器在與記憶體裝置100的胞陣列110的子區塊的總數目吻合的子區塊復位之後按值1遞增。
圖4示出根據一些實施例的記憶體裝置100的時序圖400。舉例而言，圖4示出SD訊號(指定為404)、RDY訊號(指定為406)以及CLRall訊號(指定為408)的時序圖。如時序圖400中所示，在關閉持續時間(指定為410)期間，SD訊號處於邏輯高。在關閉持續時間期間，記憶體裝置100無電源供應。另外，在關閉持續時間期間，RDY訊號處於邏輯低，指示記憶體裝置100並未準備好存取。
關閉持續時間的結束以DSLP訊號自邏輯高變為邏輯低開始。自邏輯高變為邏輯低的DSLP訊號觸發記憶體裝置100的周邊組件的通電。舉例而言，變為邏輯低的DSLP訊號觸發解碼器電路120、局部輸入/輸出(IO)電路130、局部控制電路140、全局IO電路150、全局控制電路160、功率控制電路170以及復 位電路180的通電。
在第一預定持續時間之後，當DSLP訊號變為邏輯低時，SD訊號亦自邏輯高變為邏輯低。SD訊號自邏輯高變為邏輯低亦標記通電持續時間(指定為412)的開始。DSLP訊號與SD訊號的變更之間的第一預定持續時間經判定為足以通電記憶體裝置100的周邊組件的時間。SD訊號變為邏輯低觸發記憶體裝置100的胞陣列110的通電。
另外，且如圖4中所展示，在通電製程結束時(或在關閉製程結束時)，SD訊號變為邏輯低，這導致CLRall訊號自邏輯高變為邏輯低。CLRall訊號變為邏輯低觸發具有預定位元值的胞陣列110的多個胞的復位。CLRall訊號保持在邏輯低持續通電持續時間。通電持續時間經判定為足以將胞陣列110的多個胞中之每一者復位至預定位元值的時間。在通電持續時間結束時，RDY訊號自邏輯低變為邏輯高，指示記憶體裝置100準備好存取(指定為414)。RDY訊號的變更致使CLRall訊號變為邏輯高，藉此斷開第一電晶體312a1、第一電晶體312b1、...、第一電晶體312n1以及第二電晶體312a2、第二電晶體312b2、...、第二電晶體312n2。
圖5是根據一些實施例的用於復位記憶體裝置的方法500的流程圖。方法500的步驟可儲存為可由處理器執行以實施方法500的指令。在方法500的區塊510處，產生作為第一訊號(亦即，SD訊號)及第二訊號(亦即，RDY訊號)的邏輯析取的復位訊號，所述第一訊號指示多個胞的通電持續時間開始，所述第二訊號指示記憶體裝置100的多個胞的通電持續時間完成。記憶體裝置100的多個胞配置於多列及多行的矩陣中，其中多行中之每 一者包括第一多個胞，第一多個胞中之每一者連接至第一位元線及第二位元線，且其中多列中之每一者包括第二多個胞，列中的第二多個胞中之每一者連接至多個字元線中的一者。
在方法500的區塊520處，多個第一電晶體(指定為312a1、312b1、...、312n1)經觸發以將多行中的相應一者的第一位元線充電至第一預定電位，多個第一電晶體(指定為312a1、312b1、...、312n1)中之每一者連接至多行中的相應一者的第一位元線。在方法500的區塊530處，多個第二電晶體(指定為312a2、312b2、...、312n2)經觸發以將多行中的相應一者的第二位元線充電至第二預定電位，其中多個第二電晶體(指定為312a2、312b2、...、312n2)中之每一者連接至多行中的相應一者的第二位元線。在方法500的區塊540處，多個復原電路(指定為308a、...、308m)經觸發以將多個字元線(指定為WL1、...、WLm)充電至第三預定電位，其中多個復原電路(指定為308a、...、308m)中之每一者連接至多個字元線(指定為WL1、...、WLm)中的一者。
根據實例實施例，記憶體裝置包括：包括多個胞的胞陣列，多個胞中之每一者可操作以儲存位元值；及連接至胞陣列的復位電路，其中復位電路可操作以將儲存於多個胞中之每一者中的位元值並行地復位至預定位元值。
在相關實施例中，所述多個胞配置於多列及多行的矩陣中，其中所述多行中之每一者包括第一多個胞，所述第一多個胞中之每一者連接至第一位元線以及第二位元線，以及其中所述多列中之每一者包括第二多個胞，列中的所述第二多個胞中之每一 者連接至字元線。
在相關實施例中，所述復位電路可操作以將所述多個胞中之每一者復位至所述預定位元值包括所述復位電路可操作以將所述多行中之每一者的所述第一位元線充電至第一預定電位，將所述多行中之每一者的所述第二位元線充電至第二預定電位以及將所述多列中之每一者的所述字元線充電至第三預定電位。
在相關實施例中，所述復位電路包括可操作以產生復位訊號的復位訊號產生器電路，以及其中所述復位訊號可操作以觸發將儲存於所述多個胞中之每一者的所述位元值至所述預定位元值的並行復位。
在相關實施例中，所述復位電路更包括多個偏壓電路以及多個復原電路，其中所述復位訊號可操作以觸發儲存於所述多個胞中之每一者中的所述位元值至預定位元值的並行復位包括所述復位訊號可操作以：觸發所述多個偏壓電路中之每一者以將所述多行中的相應一者的所述第一位元線充電至第一預定電位以及將所述多行中的相應一者的所述第二位元線充電至第二預定電位，以及觸發所述多個復原電路以將所述多列中之每一者的所述字元線充電至第三預定電位。
在相關實施例中，所述多個偏壓電路中之每一者包括：第一電晶體，可操作以將所述多行中的所述對應一者的所述第一位元線充電至所述第一預定電位；以及第二電晶體，可操作以將所述多行中的所述對應一者的所述第二位元線充電至所述第二預定電位。
在相關實施例中，所述多個復原電路中之每一者包括反 相器以及NAND邏輯閘極，其中所述NAND閘極的輸入連接至解碼器電路的對應輸出，以及所述反相器的輸出連接至所述NAND閘極的第一輸入，以及其中所述復位訊號經提供至第二輸入，以及其中所述NAND閘極的輸出連接至所述字元線。
在相關實施例中，所述復位訊號產生器電路可操作以產生所述復位訊號包括所述復位訊號產生器電路可操作以判定第一訊號以及第二訊號的邏輯析取，所述第一訊號指示所述多個胞的通電持續時間開始，以及第二訊號指示所述多個胞的所述通電持續時間完成。
在相關實施例中，所述復位訊號產生器電路包括OR邏輯閘極。
在實例實施例中，記憶體裝置包括：包括多個胞的胞陣列，多個胞中之每一者可操作以儲存一位元值；功率控制電路，可操作以產生指示多個胞的通電持續時間開始的第一訊號及指示多個胞的通電持續時間完成的第二訊號；以及復位電路，在通電持續時間期間可操作以將儲存於多個胞中之每一者中的位元值並行地復位至預定位元值。
在相關實施例中，所述復位電路可操作產生第三訊號，所述第三訊號可操作以在所述通電持續時間期間觸發儲存於所述多個胞中之每一者中的所述位元值至所述預定位元值的復位。
在相關實施例中，所述復位電路可操作產生所述第三訊號包括所述復位電路可操作以產生作為所述第一訊號以及所述第二訊號的邏輯析取的所述第三訊號。
在相關實施例中，所述復位電路可操作以在所述通電持 續時間期間將儲存於所述多個胞中之每一者中的所述位元值復位至所述預定位元值包括所述復位電路可操作以：判定所述多個胞的數目多於預定數目；以及將所述多個胞分割成第一子區塊以及第二子區塊。
在相關實施例中，所述復位電路可操作以：在所述第一子區塊中並行地復位第一多個胞；以及在所述第二子區塊中並行地復位第二多個胞。
在相關實施例中，所述復位電路更包括有限狀態機，所述有限狀態機可操作以指示所述第一子區塊中的所述第一多個胞的復位狀態以及所述第二子區塊中的所述第二多個胞的復位狀態。
在相關實施例中，所述復位電路可操作以在所述通電持續時間期間將儲存於所述多個胞中之每一者中的所述位元值復位至所述預定位元值包括所述復位電路可操作以在所述通電持續時間期間將儲存於所述多個胞中之每一者中的所述位元值復位至位元值零。
在相關實施例中，所述功率控制電路可操作以在所述第一訊號之前產生第四訊號，其中所述第四訊號可操作以使所述記憶體裝置的多個周邊組件通電。
根據實例實施例，復位記憶體裝置的方法包括：產生作為第一訊號及第二訊號的邏輯析取的復位訊號，所述第一訊號指示多個胞的通電持續時間開始，所述第二訊號指示記憶體裝置中多個胞的通電持續時間完成；以及在通電持續時間期間經由復位訊號觸發儲存於記憶體裝置的胞陣列的多個胞中之每一者中的位 元值至預定位元值的並行復位。
在相關實施例中，所述多個胞配置於多列及多行的矩陣中，其中所述多行中之每一者包括第一多個胞，所述第一多個胞中之每一者連接至第一位元線以及第二位元線，以及其中所述多列中之每一者包括第二多個胞，列中的所述第二多個胞中之每一者連接至多個字元線中的一者。
在相關實施例中，在所述通電持續時間期間經由所述復位訊號觸發儲存於所述記憶體裝置的所述胞陣列的所述多個胞中之每一者中的所述位元值至所述預定位元值的並行復位包括：觸發多個第一電晶體以將所述多行中的相應一者的所述第一位元線充電至第一預定電位，所述多個第一電晶體中之每一者連接至所述多行中的所述相應一者的所述第一位元線；觸發多個第二電晶體以將所述多行中的所述相應一者的第二位元線充電至第二預定電位，其中所述多個第二電晶體中之每一者連接至所述多行中的所述相應一者的所述第二位元線；以及觸發多個復原電路以將所述多個字元線充電至第三預定電位，其中所述多個復原電路中之每一者連接至所述多個字元線中的一者。
前文概述若干實施例的特徵，使得本領域的技術人員可更佳地理解本揭露內容的各態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露內容之精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇之情況下在本文中做出各種改變、替代及更改。
100:記憶體裝置
110:胞陣列
120:解碼器電路
130:局部輸入/輸出電路
140:局部控制電路
150:全局IO電路
160:全局控制電路
170:功率控制電路
180:復位電路

Claims (10)

  1. 一種記憶體裝置，包括：胞陣列，包括多個胞，所述多個胞中之每一者可操作以儲存位元值；以及復位電路，連接至所述胞陣列，其中所述復位電路可操作以將儲存於所述多個胞中之每一者中的所述位元值並行地復位至預定位元值，其中所述復位電路包括用以產生復位訊號的復位訊號產生器電路，以及其中所述復位訊號用以觸發將儲存於所述多個胞中之每一者的所述位元值至所述預定位元值的並行復位。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述多個胞配置於多列及多行的矩陣中，其中所述多行中之每一者包括第一多個胞，所述第一多個胞中之每一者連接至第一位元線以及第二位元線，以及其中所述多列中之每一者包括第二多個胞，列中的所述第二多個胞中之每一者連接至字元線。
  3. 如申請專利範圍第2項所述的記憶體裝置，其中所述復位電路可操作以將所述多個胞中之每一者復位至所述預定位元值包括所述復位電路可操作以將所述多行中之每一者的所述第一位元線充電至第一預定電位，將所述多行中之每一者的所述第二位元線充電至第二預定電位以及將所述多列中之每一者的所述字元線充電至第三預定電位。
  4. 如申請專利範圍第1項所述的記憶體裝置，其中所述多個偏壓電路中之每一者包括：第一電晶體，用以將所述多行中的所述對應一者的所述第一位元線充電至所述第一預定電位；以及 第二電晶體，用以將所述多行中的所述對應一者的所述第二位元線充電至所述第二預定電位。
  5. 如申請專利範圍第1項所述的記憶體裝置，其中所述復位電路更包括多個偏壓電路以及多個復原電路，其中所述復位訊號用以觸發儲存於所述多個胞中之每一者中的所述位元值至預定位元值的並行復位包括所述復位訊號用以：觸發所述多個偏壓電路中之每一者以將所述多行中的相應一者的所述第一位元線充電至第一預定電位以及將所述多行中的相應一者的所述第二位元線充電至第二預定電位，以及觸發所述多個復原電路以將所述多列中之每一者的所述字元線充電至第三預定電位。
  6. 一種記憶體裝置，包括：胞陣列，包括多個胞，所述多個胞中之每一者可操作以儲存一位元值；功率控制電路，可操作以產生指示所述多個胞的通電持續時間開始的第一訊號以及指示所述多個胞的所述通電持續時間完成的第二訊號；以及復位電路，可操作以在所述通電持續時間期間將儲存於所述多個胞中之每一者中的所述位元值並行地復位至預定位元值，其中所述復位電路包括用以產生復位訊號的復位訊號產生器電路，以及其中所述復位訊號用以觸發將儲存於所述多個胞中之每一者的所述位元值至所述預定位元值的並行復位。
  7. 如申請專利範圍第6項所述的記憶體裝置，其中所述復位電路可操作產生第三訊號，所述第三訊號可操作以在所述通電持續時間期間觸發儲存於所述多個胞中之每一者中的所述位元值 至所述預定位元值的復位。
  8. 如申請專利範圍第6項所述的記憶體裝置，其中所述復位電路可操作以在所述通電持續時間期間將儲存於所述多個胞中之每一者中的所述位元值復位至所述預定位元值包括所述復位電路可操作以：判定所述多個胞的數目多於預定數目；以及將所述多個胞分割成第一子區塊以及第二子區塊。
  9. 如申請專利範圍第6項所述的記憶體裝置，其中所述復位電路可操作以在所述通電持續時間期間將儲存於所述多個胞中之每一者中的所述位元值復位至所述預定位元值包括所述復位電路可操作以在所述通電持續時間期間將儲存於所述多個胞中之每一者中的所述位元值復位至位元值零。
  10. 一種復位記憶體裝置的方法，所述方法包括：產生作為第一訊號以及第二訊號的邏輯析取的復位訊號，所述第一訊號指示多個胞的通電持續時間開始，所述第二訊號指示所述記憶體裝置中所述多個胞的所述通電持續時間完成；以及在所述通電持續時間期間，經由所述復位訊號觸發儲存於所述記憶體裝置的胞陣列的多個胞中的每一者中的位元值至預定位元值的並行復位，其中所述多個胞配置於多列及多行的矩陣中，其中所述多行中之每一者包括第一多個胞，所述第一多個胞中之每一者連接至第一位元線以及第二位元線，以及其中所述多列中之每一者包括第二多個胞，列中的所述第二多個胞中之每一者連接至多個字元線中的一者。
TW109103282A 2019-10-18 2020-02-03 記憶體裝置及復位記憶體裝置的方法 TWI721770B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/657,323 US11238923B2 (en) 2019-10-18 2019-10-18 Memory device
US16/657,323 2019-10-18

Publications (2)

Publication Number Publication Date
TWI721770B true TWI721770B (zh) 2021-03-11
TW202117724A TW202117724A (zh) 2021-05-01

Family

ID=75268621

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109103282A TWI721770B (zh) 2019-10-18 2020-02-03 記憶體裝置及復位記憶體裝置的方法

Country Status (5)

Country Link
US (2) US11238923B2 (zh)
KR (1) KR102399359B1 (zh)
CN (1) CN112687309B (zh)
DE (1) DE102019129265A1 (zh)
TW (1) TWI721770B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6628559B2 (en) * 2001-04-13 2003-09-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having refreshing function
TW200527175A (en) * 2003-10-17 2005-08-16 Renesas Tech Corp Semiconductor integrated circuit
US20100177572A1 (en) * 2009-01-13 2010-07-15 Hoon Lee Semiconductor device capable of adjusting page size
US20180315460A1 (en) * 2017-04-27 2018-11-01 Ememory Technology Inc. Random code generator with antifuse differential cell and associated sensing method
US20190304537A1 (en) * 2014-12-02 2019-10-03 International Business Machines Corporation Sram cell with dynamic split ground and split wordline

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928266A (en) 1988-05-26 1990-05-22 Visic, Inc. Static ram with high speed, low power reset
US6772277B2 (en) 2001-04-30 2004-08-03 Hewlett-Packard Development Company, L.P. Method of writing to a memory array using clear enable and column clear signals
EP1324340A1 (en) 2001-12-28 2003-07-02 STMicroelectronics S.r.l. Static RAM with flash-clear function
US7433247B2 (en) * 2005-09-26 2008-10-07 Macronix International Co., Ltd. Method and circuit for reading fuse cells in a nonvolatile memory during power-up
US8111535B2 (en) 2008-02-12 2012-02-07 Silicon Labs Spectra, Inc. Presetable RAM
US9208900B2 (en) * 2013-01-23 2015-12-08 Nvidia Corporation System and method for performing address-based SRAM access assists
CN203416233U (zh) * 2013-06-24 2014-01-29 成都鸿芯纪元科技有限公司 一种fpga上电复位系统
US9190141B2 (en) 2013-07-30 2015-11-17 Qualcomm Incorporated Circuits for voltage or current biasing static random access memory (SRAM) bitcells during SRAM reset operations, and related systems and methods
US10127971B1 (en) 2017-05-01 2018-11-13 Micron Technology, Inc. Systems and methods for memory cell array initialization
US11048434B2 (en) * 2018-09-28 2021-06-29 Intel Corporation Compute in memory circuits with time-to-digital computation
JP6748760B1 (ja) * 2019-05-13 2020-09-02 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10964356B2 (en) * 2019-07-03 2021-03-30 Qualcomm Incorporated Compute-in-memory bit cell

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6628559B2 (en) * 2001-04-13 2003-09-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having refreshing function
TW200527175A (en) * 2003-10-17 2005-08-16 Renesas Tech Corp Semiconductor integrated circuit
US20100177572A1 (en) * 2009-01-13 2010-07-15 Hoon Lee Semiconductor device capable of adjusting page size
US20190304537A1 (en) * 2014-12-02 2019-10-03 International Business Machines Corporation Sram cell with dynamic split ground and split wordline
US20180315460A1 (en) * 2017-04-27 2018-11-01 Ememory Technology Inc. Random code generator with antifuse differential cell and associated sensing method

Also Published As

Publication number Publication date
KR102399359B1 (ko) 2022-05-18
US11238923B2 (en) 2022-02-01
US20220157375A1 (en) 2022-05-19
CN112687309B (zh) 2024-05-24
TW202117724A (zh) 2021-05-01
DE102019129265A1 (de) 2021-04-22
US20210118493A1 (en) 2021-04-22
US11990180B2 (en) 2024-05-21
KR20210047222A (ko) 2021-04-29
CN112687309A (zh) 2021-04-20

Similar Documents

Publication Publication Date Title
US20200381026A1 (en) In-memory computing device for 8t-sram memory cells
TWI713052B (zh) 與記憶體一起使用之埠模式
JP5544442B2 (ja) ページ消去機能におけるアドレス変化検出によるデコーディング制御
US9734905B2 (en) Non-volatile memory using bi-directional resistive elements
US9318158B2 (en) Non-volatile memory using bi-directional resistive elements
CN107481747B (zh) 多端口存储器、存储宏和半导体器件
EP3304555B1 (en) Low-power row-oriented memory write assist circuit
US4930104A (en) Content-addressed memory
CN102473453A (zh) 半导体存储装置
JP6151830B1 (ja) 不揮発性半導体記憶装置
JP7453135B2 (ja) 半導体装置
US7298659B1 (en) Method and system for accelerated detection of weak bits in an SRAM memory device
JP5377669B2 (ja) 半導体記憶装置
TWI758845B (zh) 記憶體裝置、隨機數產生器及操作其的方法
TWI721770B (zh) 記憶體裝置及復位記憶體裝置的方法
US20140233302A1 (en) Write-tracking circuitry for memory devices
US9324414B2 (en) Selective dual cycle write operation for a self-timed memory
US9779801B2 (en) Method and control circuit for memory macro
US6947310B1 (en) Ferroelectric latch
US12046275B2 (en) System and method for selective static random-access memory partition initialization
JP2004342170A (ja) 強誘電体記憶装置および強誘電体記憶装置のデータ初期化方法
JP5584341B2 (ja) 半導体記憶装置
TW202127448A (zh) 記憶體裝置以及用於操作記憶體裝置的方法
JPH05266697A (ja) 半導体記憶装置