CN203416233U

CN203416233U - 一种fpga上电复位系统

Info

Publication number: CN203416233U
Application number: CN201320364095.6U
Authority: CN
Inventors: 何弢
Original assignee: CHENGDU GRAND CORE EPOCH TECHNOLOGY Co Ltd
Current assignee: BEIJING XINYI CENTURY TECHNOLOGY CO., LTD.
Priority date: 2013-06-24
Filing date: 2013-06-24
Publication date: 2014-01-29
Anticipated expiration: 2023-06-24

Abstract

本实用新型公开一种FPGA上电复位系统，包括用于产生上电复位的POR脉冲信号的上电复位电路、用于确保POR信号的复位有效性的复位信号验证电路，上电复位电路和复位信号验证电路相连接，上电复位电路在芯片第一电源VDD上升到1.6V时发出上电复位的POR脉冲信号，POR脉冲信号用于控制FPGA芯片的复位；本实用新型在FPGA芯片上电的过程中降低了芯片的动态开关功耗和短路功率，提高FPGA芯片的安全性和启动的稳定性。

Description

一种FPGA上电复位系统

技术领域

本实用新型涉及微电子领域，尤其涉及一种FPGA上电复位系统。

背景技术

集成电路的功耗问题是一个热量问题。所以一切和热量有关的问题，都可能导致芯片功耗的变化。但是在自然环境中，热问题又是一个最为普遍的现象。对于半导体集成电路，这些问题也是同样存在的。自然界的能量总是在不停的转化，芯片通电之后，很多电能要转化为热能。对于规模比较小的芯片，这种转化过来的能量不会对芯片造成致命的伤害。但是对于规模庞大的芯片，比如CPU、GPU、FPGA，出现功耗过大的问题是不可避免的，并且巨大的热量会对芯片造成严重的，不可恢复的破坏。而且，半导体工艺技术的不断进步，芯片特征尺寸的不断减小，不断的提高芯片的速度不再是一个好的选择，人们需要一些能效比较高的电路和工艺技术，来保持半导体行业的快速发展。

功耗问题在FPGA中是一个可靠性的设计，电源的消耗量依赖于内部逻辑的转变数量和适当的工作时钟频率。芯片规模增加，电源的消耗量也增加。一个普通的大规模高速的FPGA芯片设计要求有几个安培的电源电流。没有一个精确的热量分析，热量的增加容易超过允许的最大结温，给芯片造成不可恢复的破坏。功耗问题的考虑是为了成功的设计完整性。芯片内部电源耗散是芯片热量的重要来源，主要包括以下几种方式：

Dynamic Switching Power(动态开关功耗)：是芯片内部节点电压跃迁时对寄生电容充放电所引起的动态开关功耗。

Short-Circuit Power(短路功率)是CMOS晶体管栅极的上拉和下拉网络同时打开时输入信号跃迁产生的瞬态功耗。

现有的FPGA上电复位是在芯片电源达到2.5V的稳定状态时才开始复位，FPGA芯片的上电的过程中芯片的动态开关功耗和短路功率较大。

实用新型内容

本实用新型旨在提供一种FPGA上电复位系统，用于减小FPGA芯片的上电的过程中降低了芯片的动态开关功耗和短路功率。

为达到上述目的，本实用新型是采用以下技术方案实现的：

本实用新型公开的FPGA上电复位系统，包括用于产生上电复位的POR脉冲信号的上电复位电路、用于确保POR信号的复位有效性的复位信号验证电路，所述上电复位电路和复位信号验证电路相连接，上电复位电路在芯片第一电源VDD上升到1.6V时发出上电复位的POR脉冲信号，所述POR脉冲信号用于控制FPGA芯片的复位。

进一步的，所述上电复位电路包括延迟模块和延迟保护模块；

所述延迟保护模块包括PMOS管P1A、P1B、P1C、P2、P3、P4、P5,NMOS管N1、N2、N3,电容C1、C2,反相器INV1，所述PMOS管P1A的栅极连接自身的漏极和PMOS管P2的源极，PMOS管P1B、P1C的源极相连接后与PMOS管P1A的栅极连接，PMOS管P1B、P1C的漏极、P2的漏极连接NMOS管N1的源极，PMOS管P1B连接使能信号EN，NMOS管N1的漏极与NMOS管N2的栅极和漏极、PMOS管P4和NMOS管N3的栅极连接，PMOS管P4的源极连接PMOS管P3的栅极和漏极，PMOS管P4的漏极与NMOS管N3的源极、PMOS管P5的漏极、反相器INV1的输入端连接，电容C1连接在NMOS管N1的漏极和电源地之间，电容C2连接在PMOS管P4的漏极与第一电源VDD之间，PMOS管P5的栅极连接反相器INV1的输出端，PMOS管P1A、P3、P5的源极、NMOS管N1的栅极、NMOS管N2的源极均连接第一电源VDD，PMOS管P2的栅极、NMOS管N3的漏极均连接电源地；

所述延迟模块包括PMOS管P6、P7、P8、P9、P10、P11,NMOS管N4、N5、N6、N7、N8、N9,电容C3、C4、C5,反相器INV2、INV3、INV4,与非门NAND1、NAND2,或非门NOR1、NOR2，所述PMOS管P6的漏极与NMOS管N4的源极、PMOS管P7的栅极连接，NMOS管N4的漏极与NMOS管N5的源极、NMOS管N6的源极连接，NMOS管N6的漏极与PMOS管P7、P8的漏极、P9、P10的栅极、NMOS管N7、N8的栅极连接，PMOS管P8的栅极连接NMOS管N5的栅极，PMOS管P9的漏极与PMOS管P10、P11的漏极连接，PMOS管P10的漏极与NMOS管N7的源极、N9的栅极、PMOS管P11的栅极、或非门NOR2的一个输入端连接，NMOS管N7的漏极与NMOS管N8、N9的源极连接，或非门NOR1的一个输入端连接第二电源VCCO，另一个输入端连接电源地，输出端连接或非门NOR2的另一个输入端，或非门NOR2的输出端连接反相器INV2的输入端，反相器INV2的输出端连接反相器INV3的输入端和与非门NAND1的一个输入端，反相器INV3的输出端连接反相器INV4的输入端，反相器INV4的输出端连接与非门NAND1的另一个输入端，PMOS管P6、P7、P8、P9的漏极、NMOS管N6的栅极均连接第一电源VDD，NMOS管N5、N8的漏极、PMOS管P11的源极均连接电源地，NMOS管N9的漏极连接到地，电容C3连接在PMOS管P6的漏极与第一电源VDD之间，电容C6连接在反相器INV4的输出端与第一电源VDD之间，电容C4连接在PMOS管P7的漏极与电源地之间，电容C5连接在反相器INV3 的输出端与电源地之间；

所述反相器INV1的输出端连接非门NAND2的一个输入端，与非门NAND1的输出端连接非门NAND2的另一个输入端，非门NAND2输出端输出POR脉冲信号。

优选的，所述电容C1、C4、C5由NMOS管的栅极为一极，源极和漏极并联后为另一极构成，由栅极构成的一极连接高电位；所述电容C2、C3、C6由PMOS管的栅极为一极，源极和漏极并联后为另一极构成，由栅极构成的一极连接低电位。

进一步的，所述PMOS管P1A、P1B、P1C为倒比管，并且宽长比可改变。

进一步的，所述复位信号验证电路为SRAM构成的POR信号复位验证电路，将上电复位电路的信号送到不同电源供电的SRAM构成的POR信号复位验证电路，并将SRAM的储存值作为输出。

进一步的，所述复位信号验证电路包括三个SRAM：SRAM1、SRAM2、SRAM3，五个反相器：INV10、INV11、INV12、INV13、INV14，一个或非门NOR11；上电复位信号FOR_IN分别输入到反相器INV11、INV12、INV13、INV14的输入端、SRAM1、SRAM2、SRAM3的UP端和反相器INV10的DOWN端，反相器INV11的输出端连接SRAM1的DOWN端、反相器INV12的输出端连接SRAM2的DOWN端、反相器INV13的输出端连接SRAM3的DOWN端、反相器INV11的输出端连接INV10的DOWN端，SRAM1、SRAM2、SRAM3的BL端、INV10的OUT端分别连接或非门NOR11的四个输入端，非门NOR11的输出端输出复位检测信号FOR_OUT，所述复位检测信号FOR_OUT还反馈到SRAM1、SRAM2、SRAM3的WL端，SRAM1的电源为第三电源SRAMVDD，SRAM2、SRAM3、反相器INV10、INV11、INV12、INV13、INV14的电源为第一电源VDD。

本实用新型公开的FPGA上电复位系统，FPGA芯片在电源电压上升到1.6V就开始复位，相比现有的在电源电压上升到2.5V才开始复位，并且提供了保证FPGA芯片复位正确的复位信号验证电路，在FPGA芯片上电的过程中降低了芯片的动态开关功耗和短路功率，从而降低FPGA芯片的耗散功率，降低FPGA芯片的热量，提高FPGA芯片的安全性和启动的稳定性。

附图说明

图1为本实用新型的原理框图；

图2为上电复位电路的电路原理图；

图3为复位信号验证电路的电路原理图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图，对本实用新型进行进一步详细说明。

如图1所示，本实用新型公开的FPGA上电复位系统，包括用于产生上电复位的POR脉冲信号的上电复位电路、用于确保POR信号的复位有效性的复位信号验证电路，所述上电复位电路和复位信号验证电路相连接，上电复位电路在芯片第一电源VDD上升到1.6V时发出上电复位的POR脉冲信号，所述POR脉冲信号用于控制FPGA芯片的复位。上电复位电路包括延迟模块和延迟保护模块。

如图2所示，延迟保护模块包括PMOS管P1A、P1B、P1C、P2、P3、P4、P5,NMOS管N1、N2、N3,电容C1、C2,反相器INV1，所述PMOS管P1A的栅极连接自身的漏极和PMOS管P2的源极，PMOS管P1B、P1C的源极相连接后与PMOS管P1A的栅极连接，PMOS管P1B、P1C的漏极、P2的漏极连接NMOS管N1的源极，PMOS管P1B连接使能信号EN，NMOS管N1的漏极与NMOS管N2 的栅极和漏极、PMOS管P4和NMOS管N3的栅极连接，PMOS管P4的源极连接PMOS管P3的栅极和漏极，PMOS管P4的漏极与NMOS管N3的源极、PMOS管P5的漏极、反相器INV1的输入端连接，电容C1连接在NMOS管N1的漏极和电源地之间，电容C2连接在PMOS管P4的漏极与第一电源VDD之间，PMOS管P5的栅极连接反相器INV1的输出端，PMOS管P1A、P3、P5的源极、NMOS管N1的栅极、NMOS管N2的源极均连接第一电源VDD，PMOS管P2的栅极、NMOS管N3的漏极均连接电源地。

延迟模块包括PMOS管P6、P7、P8、P9、P10、P11,NMOS管N4、N5、N6、N7、N8、N9,电容C3、C4、C5,反相器INV2、INV3、INV4,与非门NAND1、NAND2,或非门NOR1、NOR2，所述PMOS管P6的漏极与NMOS管N4的源极、PMOS管P7的栅极连接，NMOS管N4的漏极与NMOS管N5的源极、NMOS管N6的源极连接，NMOS管N6的漏极与PMOS管P7、P8的漏极、P9、P10的栅极、NMOS管N7、N8的栅极连接，PMOS管P8的栅极连接NMOS管N5的栅极，PMOS管P9的漏极与PMOS管P10、P11的漏极连接，PMOS管P10的漏极与NMOS管N7的源极、N9的栅极、PMOS管P11的栅极、或非门NOR2的一个输入端连接，NMOS管N7的漏极与NMOS管N8、N9的源极连接，或非门NOR1的一个输入端连接第二电源VCCO，另一个输入端连接电源地，输出端连接或非门NOR2的另一个输入端，或非门NOR2的输出端连接反相器INV2的输入端，反相器INV2的输出端连接反相器INV3的输入端和与非门NAND1的一个输入端，反相器INV3的输出端连接反相器INV4的输入端，反相器INV4的输出端连接与非门NAND1的另一个输入端，PMOS管P6、P7、P8、P9的漏极、NMOS管N6的栅极均连接第一电源VDD，NMOS管N5、N8的漏极、PMOS管P11的源极均连接电源地，NMOS管N9的漏极连接到地，电容C3连接在PMOS管P6的漏极与第一电源VDD之间，电容C6连接在反相器INV4的输出端与第一电源VDD之间，电容C4连接在PMOS管P7的漏极与电源地之间，电容C5连接在反相器INV3的输出端与电源地之间。

反相器INV1的输出端连接非门NAND2的一个输入端，与非门NAND1的输出端连接非门NAND2的另一个输入端，非门NAND2输出端输出POR脉冲信号。

电容C1、C4、C5由NMOS管的栅极为一极，源极和漏极并联后为另一极构成，由栅极构成的一极连接高电位；所述电容C2、C3、C6由PMOS管的栅极为一极，源极和漏极并联后为另一极构成，由栅极构成的一极连接低电位。PMOS管P1A、P1B、P1C为倒比管，并且宽长比可改变。

上电复位电路可以在电源信号施加到芯片上时，产生一个复位信号来使芯片内部由于在上电起动过程所产生的不确定的状态全部复位。该复位信号产生的前提条件是电源电压开始有电，但尚未上升到某一定值。也就是我们所说的电源电压在达到芯片开启电压前产生复位信号，此时芯片内部各个节点的复位开始。当电源电压上升到高于芯片开启电压后复位信号消失，芯片的复位过程结束。

复位信号验证电路为SRAM构成的POR信号复位验证电路，将上电复位电路的信号送到不同电源供电的SRAM构成的POR信号复位验证电路，并将SRAM的储存值作为输出。

如图3所示，复位信号验证电路包括三个SRAM：SRAM1、SRAM2、SRAM3，五个反相器：INV10、INV11、INV12、INV13、INV14，一个或非门NOR11；上电复位信号FOR_IN分别输入到反相器INV11、INV12、INV13、INV14的输入端、SRAM1、SRAM2、SRAM3的UP端和反相器INV10的DOWN端，反相器INV11的输出端连接SRAM1的DOWN端、反相器INV12的输出端连接SRAM2的DOWN 端、反相器INV13的输出端连接SRAM3的DOWN端、反相器INV11的输出端连接INV10的DOWN端，SRAM1、SRAM2、SRAM3的BL端、INV10的OUT端分别连接或非门NOR11的四个输入端，非门NOR11的输出端输出复位检测信号FOR_OUT，所述复位检测信号FOR_OUT还反馈到SRAM1、SRAM2、SRAM3的WL端，SRAM1的电源为第三电源SRAMVDD，SRAM2、SRAM3、反相器INV10、INV11、INV12、INV13、INV14的电源为第一电源VDD。当SRAM的BL端口都输出0，反相器INV也输出0时。这就表示复位成功，后面的或非门就会输出1作为POR信号有效的标志。如果这四个单元有一个不能正常复位就不能输出0作为复位有效的标志。POR_OUT就会输出0，并通过SRAM的WL对SRAM进行清除。这样不断的循环，直到POR信号能够全部复位这四个单元,输出有效的POR信号,当确保了POR信号的有效性后，就可以使用不完全上电的方式来减小FPGA芯片的上电动态开关功耗。

当然，本实用新型还可有其它多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。

Claims

1.一种FPGA上电复位系统，其特征在于：包括用于产生上电复位的POR脉冲信号的上电复位电路、用于确保POR信号的复位有效性的复位信号验证电路，所述上电复位电路和复位信号验证电路相连接，上电复位电路在芯片第一电源VDD上升到1.6V时发出上电复位的POR脉冲信号，所述POR脉冲信号用于控制FPGA芯片的复位。

2.根据权利要求1所述的FPGA上电复位系统，其特征在于：所述上电复位电路包括延迟模块和延迟保护模块；

所述延迟模块包括PMOS管P6、P7、P8、P9、P10、P11,NMOS管N4、N5、N6、N7、N8、N9,电容C3、C4、C5,反相器INV2、INV3、INV4,与非门NAND1、NAND2,或非门NOR1、NOR2，所述PMOS管P6的漏极与NMOS管N4的源极、PMOS 管P7的栅极连接，NMOS管N4的漏极与NMOS管N5的源极、NMOS管N6的源极连接，NMOS管N6的漏极与PMOS管P7、P8的漏极、P9、P10的栅极、NMOS管N7、N8的栅极连接，PMOS管P8的栅极连接NMOS管N5的栅极，PMOS管P9的漏极与PMOS管P10、P11的漏极连接，PMOS管P10的漏极与NMOS管N7的源极、N9的栅极、PMOS管P11的栅极、或非门NOR2的一个输入端连接，NMOS管N7的漏极与NMOS管N8、N9的源极连接，或非门NOR1的一个输入端连接第二电源VCCO，另一个输入端连接电源地，输出端连接或非门NOR2的另一个输入端，或非门NOR2的输出端连接反相器INV2的输入端，反相器INV2的输出端连接反相器INV3的输入端和与非门NAND1的一个输入端，反相器INV3的输出端连接反相器INV4的输入端，反相器INV4的输出端连接与非门NAND1的另一个输入端，PMOS管P6、P7、P8、P9的漏极、NMOS管N6的栅极均连接第一电源VDD，NMOS管N5、N8的漏极、PMOS管P11的源极均连接电源地，NMOS管N9的漏极连接到地，电容C3连接在PMOS管P6的漏极与第一电源VDD之间，电容C6连接在反相器INV4的输出端与第一电源VDD之间，电容C4连接在PMOS管P7的漏极与电源地之间，电容C5连接在反相器INV3的输出端与电源地之间；

3.根据权利要求2所述的FPGA上电复位系统，其特征在于：所述电容C1、C4、C5由NMOS管的栅极为一极，源极和漏极并联后为另一极构成，由栅极构成的一极连接高电位；所述电容C2、C3、C6由PMOS管的栅极为一极，源极和漏极并联后为另一极构成，由栅极构成的一极连接低电位。

4.根据权利要求2所述的FPGA上电复位系统，其特征在于：所述PMOS管P1A、P1B、P1C为倒比管，并且宽长比可改变。

5.根据权利要求1所述的FPGA上电复位系统，其特征在于：所述复位信号验证电路为SRAM构成的POR信号复位验证电路，将上电复位电路的信号送到不同电源供电的SRAM构成的POR信号复位验证电路，并将SRAM的储存值作为输出。

6.根据权利要求5所述的FPGA上电复位系统，其特征在于：所述复位信号验证电路包括三个SRAM：SRAM1、SRAM2、SRAM3，五个反相器：INV10、INV11、INV12、INV13、INV14，一个或非门NOR11；上电复位信号FOR_IN分别输入到反相器INV11、INV12、INV13、INV14的输入端、SRAM1、SRAM2、SRAM3的UP端和反相器INV10的DOWN端，反相器INV11的输出端连接SRAM1的DOWN端、反相器INV12的输出端连接SRAM2的DOWN端、反相器INV13的输出端连接SRAM3的DOWN端、反相器INV11的输出端连接INV10的DOWN端，SRAM1、SRAM2、SRAM3的BL端、INV10的OUT端分别连接或非门NOR11的四个输入端，非门NOR11的输出端输出复位检测信号FOR_OUT，所述复位检测信号FOR_OUT还反馈到SRAM1、SRAM2、SRAM3的WL端，SRAM1的电源为第三电源SRAMVDD，SRAM2、SRAM3、反相器INV10、INV11、INV12、INV13、INV14的电源为第一电源VDD。

7.根据权利要求6所述的FPGA上电复位系统，其特征在于：所述第一电源VDD的稳态电压为2.5V,所述第三电源SRAMVDD为3.3V。