CN106033960B - 一种低功耗上电复位电路 - Google Patents

Abstract

本发明提供一种低功耗上电复位电路，包括：相互并联的两条支路，其中第一支路包括第一PMOS管，第一耗尽型MOS管和第二耗尽型MOS管，第一PMOS管的源极与电源相连接，栅极与漏极短接，第一耗尽型MOS管的漏极与第一PMOS管的漏极相连接，其节点作为第一节点；第一电容连接在第一节点与接地之间；第二支路具备共栅并联的第二PMOS管和第一NMOS管，第二PMOS管的源极与电源相连接，漏极与第一NMOS管的漏极相连接，该节点作为第二节点，用于输出第一复位信号；还包括第三PMOS管，第三PMOS管用于根据第一复位信号，锁定第一节点的电压。利用本发明的低功耗上电复位电路，采用电平触发方式产生复位信号，具有功耗低，抗干扰能力强的优点，弥补了现有技术的不足。

Description

一种低功耗上电复位电路

技术领域

本发明涉及一种低功耗上电复位电路。

背景技术

芯片上电时需要产生复位信号将内部寄存器复位，常用的上电复位电路有电容电阻结构和电平触发结构。电容电阻结构利用电容电阻乘积的时间常数做延迟产生复位信号，优点是上电过程结束后不消耗功耗，缺点是无法在慢速上电过程中产生复位信号；电平触发结构将电源电压与一设定电压做比较，当电源电压高于设定电压后释放上电复位信号，优点是复位信号与上电速度无关，缺点是需要消耗静态功耗。因此，欠缺一种低功耗的上电复位电路，既能具有电平触发结构的有点，又能具有较低的功耗。

发明内容

本发明旨在解决上述技术问题，提供一种低功耗上电复位电路，用于在芯片上电过程中产生复位信号。

本发明的低功耗上电复位电路，具备相互并联的两条支路，其中第一支路包括第一PMOS管，第一耗尽型MOS管和第二耗尽型MOS管，所述第一PMOS管的源极与电源相连接，栅极与漏极短接，所述第一耗尽型MOS管的漏极与所述第一PMOS管的漏极相连接，其节点作为第一节点，所述第二耗尽型MOS管的漏极与所述第一耗尽型MOS管的源极相连接，源极接地，所述第一耗尽型MOS管与所述第二耗尽型MOS管的栅极均连接地电位；

第一电容，所述第一电容连接在所述第一节点与接地之间；

第二支路具备共栅并联的第二PMOS管和第一NMOS管，所述第二PMOS管的源极与电源相连接，漏极与所述第一NMOS管的漏极相连接，该节点作为第二节点，用于输出第一上电复位信号OUT1，栅极与所述第一节点相连接，所述第一NMOS管的栅极与所述第一节点相连接，源极接地；

还包括第三PMOS管，所述第三PMOS管用于根据所述第一上电复位信号OUT1，锁定所述第一节点的电压，所述第三PMOS管的源极与电源相连接，漏极与所述第一节点相连接，栅极与所述第二节点相连接。

优选的，还包括斯密特电路，所述斯密特电路的输入端与所述第二节点相连接，用于接受所述第一上电复位信号，除去上电过程中在所述第二节点产生的抖动，并对所述第一上电复位信号进行放大，并通过其输出端输出第二上电复位信号OUT2。

优选的，其输入端与所述斯密特电路的输出端相连接，用于接受所述第二上电复位信号OUT2，所述延时电路用于对第二上电复位信号OUT2进行延时，并输出第三上电复位信号OUT3。

优选的，所述延时电路包括：相互串联的三级反相器，其中第一反相器的输入端与所述斯密特电路的输出端相连接，所述第一反相器的输出端与电源之间连接有第二电容，所述第一反相器的输出端与接地端之间连接有第四电容；

优选的，所述延时电路中反相器为宽长比W/L<1的倒比反相器。

第二反相器的输入端与所述第一反相器的输出端相连接，所述第二反相器的输出端与电源之间连接有第三电容，所述第二反相器的输出端与接地端之间连接有第五电容；

第三反相器的输入端与所述第二反相器的输出端相连接，输出端作为所述延时电路的输出端，用于输出所述第三上电复位信号OUT3。

优选的，还包括去抖动电路，所述去抖动电路具备两个输入端，第一输入端与所述第二节点相连接，用于接受所述第一上电复位信号OUT1，第二输入端与所述延时电路的输出端相连接，用于接受所述第三上电复位信号OUT3，所述去抖动电路用于去除所述第一上电复位信号OUT1中小于延时电路设定的时间的抖动，并输出第四上电复位信号POR_OUT。

具体的，所述去抖动电路包括：

第一与非门，所述第一与非门的两个输入端分别与所述去抖动电路的两个输入端相连接；

第一或非门，所述第一或非门的两个输入端分别与所述去抖动电路的两个输入端相连接；

第四反相器，所述第四反相器的输入端与所述第一与非门的输入端相连接；

输入、输出端交叉连接的第二或非门与第三或非门，所述第二或非门的一个输入端与所述第四反相器的输出端相连接，另一个输入端与所述第三或非门的输出端相连接，所述第三或非门的一个输入端与所述第一或非门的输出端相连接，另一个输入端与所述第二或非门的输出端相连接；

第五反相器，所述第五反相器的输入端与所述第二或非门的输出端相连接，输出端作为所述去抖动电路的输出端。

利用本发明的低功耗上电复位电路，采用电平触发方式产生复位信号，具有功耗低，抗干扰能力强的优点，弥补了现有技术的不足。

附图说明

图1是本发明的低功耗上电复位电路的电路结构图；

图2为第一上电复位信号的示意图；

图3为延时电路和去抖动电路的结构图；

图4为图3中各点的电压时序图。

具体实施方式

以下结合附图，对本发明的低功耗上电复位电路的结构和工作原理做详细的说明。如图1所示，本实施例中，上电复位电路包括相互连接的上电复位信号生成电路，斯密特电路，延时电路和去抖动电路。

具体的，上电复位信号生成电路包括并联的两条支路，第一支路包括第一PMOS管MP1，其源极与电源相连接，栅极与漏极短接，漏极与第一耗尽型NMOS管MD1的漏极相连接，第一耗尽型NMOS管MD1的源极与第二耗尽型NMOS管MD2的漏极相连接，第二耗尽型NMOS管MD2的源极接地，另外，第一耗尽型NMOS管MD1的栅极与第二耗尽型NMOS管MD2的栅极相连接，并连接至接地端。

因此，第一耗尽型NMOS管MD1与第二耗尽型NMOS管MD2相当于电阻，由于耗尽管的开启电压为0，因此第一耗尽型NMOS管MD1与第二耗尽型NMOS管MD2长通，通过调节两个耗尽管的宽长比W/L能够调节阻值大小。

第一PMOS管MP1的漏极与第一耗尽型NMOS管的漏极之间的节点为第一节点A，第一节点A与接地端之间连接有第一电容C1。

第二支路包括共栅并联的第二PMOS管MP2和第一NMOS管MN1，第二PMOS管MP2和第一NMOS管MN1的栅极均连接至第一节点A，其中第二PMOS管MP2的源极与电源相连接，漏极与第一NMOS管MN1的漏极相连接，其节点作为第二节点B，第一NMOS管MN1的源极接地，第二节点B用于输出第一上电复位信号OUT1。

第三PMOS管MP3用于根据第一上电复位信号OUT1锁定第一节点A的电压，其源极与电源相连接，栅极与第二节点B相连接，漏极与第一节点A相连接。

斯密特电路的输入端与第二节点B相连接，输出端用于输出第二上电复位信号OUT1。

延时电路的输入端与斯密特电路的输入端相连接，输出端用于第三上电复位信号OUT3，具体的，包括相互串联的三个反相器，第一反相器1的输出端与电源之间安装有第四电容C2，第一反相器1的输出端与接地端之间设置有第四电容C4，第二反相器2的输出端与电源之间设置有第三电容C3，第二反相器2的输出端与接地端之间设置有第五电容C5，第三反相器3的输出端作为延时电路的输出端。优选的，所述延时电路中反相器为宽长比W/L<1的倒比反相器。

去抖动电路具有两个输入端，分别与第二节点B和延时电路的输出端相连接，具体的，第一与非门4的两个输入端分别与去抖动电路的两个输入端相连接，第一或非门5的两个输入端分别与去抖动电路的两个输入端相连接；第四反相器6的输入端与所述第一与非门4的输出端相连接；第二或非门7与第三或非门8的输入输出端交叉连接，构成RS触发器结构，具体的第二或非门7的一个输入端与第四反相器6的输出端相连接，另一个输入端与第三或非门8的输出端相连接；第三或非门8的一个输入端与第一或非门5的输出端相连接，另一个输入端与第二或非门7的输出点相连接；第五反相器的输入端与第二或非门7的输出端相连接，输出端作为所述去抖动电路的输出端，用于输出第四上电复位信号POR_OUT。

以下对工作原理进行说明，在上电开始时，第一节点A和第二节点B的初始电压为0，因此第三上电复位信号POR_OUT的初始电压为0。上电过程中，由于第一耗尽型NMOS管MD1和第二耗尽型NMOS管MD2处于导通状态，因此当电源电压VDD大于第一PMOS管MP1的开启电压VTHMP1时，第一节点A的电压被钳位在VDD-VTHMP1。但此时，由于第一NMOS管MN1截止，第二节点B的电压跟随电源电压VDD。当第一节点A点电压进一步提升，导致第一NMOS管MN1开启后，即第一节点A点电压大于第一NMOS管MN1的开启电压VTHN1时，即(VDD-VTHP1)>VTHN1，第一NMOS管MN1开启后，第二节点B的电位变为0电位。从而释放第一上电复位信号POR。随后第三PMOS管MP3用于将第一节点A的电压锁定在电源电压VDD上。第一上电复位信号POR如图2所示，反转电压为第一PMOS管MP1的开启电压和第一NMOS管MN1的开启电压之和。第一电容C1用于防治在快速上电时第一节点A的电压被快速拉升到使第一NMOS管MN1开启，从而不会产生上电复位信号。

斯密特电路用于去除上电过程中在第二节点B出现的抖动，并且放大第一上电复位信号OUT1。

结合图3和图4对延时电路和去抖动电路的原理进行说明。

延时电路由宽长比小于1的倒比级联反相器和电容构成，延时时间选择根据系统要求选定，一般取值范围1us～10us；由于反相器驱动能力弱，电容上充电产生时间延迟，利用两级反相器和电容构成的延时电路能够增大延时时间，C点的输出信号为第三上电复位信号OUT3。

第一或非门5的作用是去除信号逻辑电平为高时的向下毛刺，毛刺持续的时间小于信号延迟时间t；第一与非门4可以去除信号逻辑电平为低时的向上毛刺，毛刺持续的时间小于信号延迟时间t。再经过第二或非门7和第三或非门8构成的RS触发器除去抖动。时序图如图4所示，当第二节点B点的第一上电复位信号OUT1中有持续时间小于延迟时间t的干扰抖动信号时，通过去抖动电路在输出时可以还原未被干扰的信号。

本实施方式的低功耗上电复位电路，采用电平触发方式产生复位信号，具有功耗低，抗干扰能力强的优点，弥补了现有技术的不足。

本实施方式是本发明的一种优选实施方式，本发明的保护范围不限于本实施方式记载的内容，例如，能够采用其他的延时电路得到延时时间信号，满足取值要求即可，也可以使用干其他去抖动电路用于除去第一上电复位信号中所有小于延时时间的抖动。在不脱离权利要求的范围内可以有多种变形。

Claims (6)

1.一种低功耗上电复位电路，其特征在于，具备相互并联的两条支路，其中第一支路包括第一PMOS管，第一耗尽型MOS管和第二耗尽型MOS管，所述第一PMOS管的源极与电源相连接，栅极与漏极短接，所述第一耗尽型MOS管的漏极与所述第一PMOS管的漏极相连接，其节点作为第一节点，所述第二耗尽型MOS管的漏极与所述第一耗尽型MOS管的源极相连接，源极接地，所述第一耗尽型MOS管与所述第二耗尽型MOS管的栅极均连接地电位；

第一电容，所述第一电容连接在所述第一节点与地之间；

第二支路具备共栅并联的第二PMOS管和第一NMOS管，所述第二PMOS管的源极与电源相连接，漏极与所述第一NMOS管的漏极相连接，该节点作为第二节点，用于输出第一上电复位信号，栅极与所述第一节点相连接，所述第一NMOS管的栅极与所述第一节点相连接，源极接地；

还包括第三PMOS管，所述第三PMOS管用于根据第一复位信号，锁定所述第一节点的电压，所述第三PMOS管的源极与电源相连接，漏极与所述第一节点相连接，栅极与所述第二节点相连接。

2.如权利要求1所述的低功耗上电复位电路，还包括斯密特电路，所述斯密特电路的输入端与所述第二节点相连接，用于接受所述第一上电复位信号，除去上电过程中在所述第二节点产生的抖动，并对所述第一上电复位信号进行放大，并通过其输出端输出第二上电复位信号。

3.如权利要求2所述的低功耗上电复位电路，还包括延时电路，其输入端与所述斯密特电路的输出端相连接，用于接受所述第二上电复位信号，所述延时电路用于设置延时时间，将所述第二上电复位信号进行延时并输出第三上电复位信号。

4.如权利要求3所述的低功耗上电复位电路，其特征在于，所述延时电路包括：依次串联的三级反相器，其中第一反相器的输入端与所述斯密特电路的输出端相连接，所述第一反相器的输出端与电源之间连接有第二电容，所述第一反相器的输出端与接地端之间连接有第四电容；

第二反相器的输入端与所述第一反相器的输出端相连接，所述第二反相器的输出端与电源之间连接有第三电容，所述第二反相器的输出端与接地端之间连接有第五电容；

第三反相器的输入端与所述第二反相器的输出端相连接，输出端作为所述延时电路的输出端，用于输出所述第三上电复位信号。

5.如权利要求3所述的低功耗上电复位电路，其特征在于，还包括去抖动电路，所述去抖动电路具备两个输入端，第一输入端与所述第二节点相连接，用于接受所述第一上电复位信号，第二输入端与所述延时电路的输出端相连接，用于接受所述第三上电复位信号，所述去抖动电路用于去除所述第一上电复位信号中小于延时电路设定的时间的抖动，并输出第四上电复位信号。

6.如权利要求5所述的低功耗上电复位电路，其特征在于，所述去抖动电路包括：

第一与非门，所述第一与非门的两个输入端分别与所述去抖动电路的两个输入端相连接；

第一或非门，所述第一或非门的两个输入端分别与所述去抖动电路的两个输入端相连接；

第四反相器，所述第四反相器的输入端与所述第一与非门的输入端相连接；

输入端、输出端交叉连接的第二或非门与第三或非门，所述第二或非门的一个输入端与所述第四反相器的输出端相连接，另一个输入端与所述第三或非门的输出端相连接，所述第三或非门的一个输入端与所述第一或非门的输出端相连接，另一个输入端与所述第二或非门的输出端相连接；

第五反相器，所述第五反相器的输入端与所述第二或非门的输出端相连接，输出端作为所述去抖动电路的输出端。