KR102034903B1 - Cmos 인버터 회로장치 - Google Patents

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Abstract

본 발명은 CMOS 인버터 회로장치에 관한 것으로, 입력신호의 천이시에 MP0 및 MN0의 각 게이트 노드의 충전 경로 및 방전 경로를 각각 다르게 생성하는 딜레이 회로 유닛을 더 포함하고 있다. 따라서 본 발명은 입력신호의 천이시에 발생하는 단락 회로전류(short circuit current)를 최소화할 수 있거나 제거할 수 있고, 회로 구성을 간단하게 할 수 있으며 CMOS 인버터 회로장치의 크기를 작게할 수 있다.

Description

CMOS 인버터 회로장치{CMOS INVERTER CIRCUIT DEVICE}
본 발명은 CMOS 인버터 회로장치에 관한 것으로, 더욱 상세하게는 회로 구성을 간단하게 하면서도 입력신호가 천이할 때 CMOS 인버터의 출력단을 구성하는 PMOS 및 NMOS을 동시에 턴-오프(Turn-off) 시켜서 단락 회로전류(short circuit current)의 발생을 방지하는 CMOS 인버터 회로장치에 관한 것이다.
반도체 기술의 발전으로 인해 칩의 클럭 속도와 집적도가 증가함에 따라 전력소모는 칩의 성능을 제한하는 중요한 요소가 되었다. 따라서 반도체 설계 과정에서 CMOS 인버터의 전력소모를 정확하게 추정하는 일은 칩의 신뢰도 보장 및 설계 시간의 단축 등과 직결된다.
한편, 긴 신호 전달 경로를 갖는 초고집적 반도체 회로에서는 최종 출력단에서의 구동 능력을 고려하여 신호 전달 경로에 다단의 버퍼를 구비함으로써 최종 출력단의 구동 능력을 향상시키고 있다.
이를 위해 일반적으로 CMOS 인버터 회로를 다단으로 연결하여 버퍼를 구성하고 있다.
그런데, 버퍼를 구성하는 CMOS 인버터는 입력신호가 천이될 때 단락 회로전류가 발생하는 문제가 있다. 즉, 입력단에서 상기 입력신호가 하이 레벨(high level)에서 로우 레벨(low level) 또는 로우 레벨(low level)에서 하이 레벨(high level)로 입력 레벨이 변경되면 단락 회로전류가 발생하는 것이다. 상기 단락 회로전류는 상기와 같이 입력신호가 천이하는 동안 CMOS의 출력단에 구성된 PMOS와 NMOS가 동시에 도통되어 전원과 그라운드 사이에 전류가 흐르는 현상을 말한다.
이와 같은 단락 회로전류가 발생하면, 불필요하게 전력 소모가 발생한다. 상기 단락 회로전류로 인한 전력 소모는 전체 전력 소모 중에서 큰 부분을 차지하지는 않는다. 그러나, 상기 단락 회로전류로 인한 전력 소모가 20% 이상인 경우가 빈번하게 발생하고 있어 전력 효율이 감소하고 있는 문제를 초래하고 있다. 그렇기 때문에 단락 회로전류로 인한 전력소모를 무시할 수 없다.
또한, 상기 단락 회로전류는 PMOS와 NMOS가 오프될 시점에 비정상적으로 온 동작하는 것이기 때문에, 이와 연결된 각종 회로소자를 물리적으로 파괴하기도 한다. 그러면 CMOS의 출력단에서 출력되는 출력신호가 안정적으로 출력되지 못하게 된다.
따라서 CMOS 인버터에서 상기한 단락 회로전류를 최소화하는 방안들이 마련되고 있다.
일 예로 단락 회로전류를 감소시키기 위한 CMOS 인버터에 대한 구조는 미국등록특허 US 6,686,773호(이하, '선행문헌'이라 함)에 개시되고 있다. 즉 입력신호가 천이되는 순간에 출력단에 위치한 PMOS 및 NMOS을 동시에 오프시켜 단락 회로전류를 최소화하는 구성이다.
하지만, 입력신호가 로우 레벨에서 하이 레벨로 천이될 때, NMOS(590)의 게이트 노드(594)는 M4를 통해 방전되고, 이후 PMOS (580)의 게이트 노드(582)가 M5 및 M4를 통해 방전이 된다. 이때 PMOS(580)의 게이트 노드(582)는 상기 NMOS(590)의 게이트 노드(594)로부터 신호를 피드백 받는 피드백 루프가 존재한다.
반대로 입력신호가 하이 레벨에서 로우 레벨로 천이될 때, PMOS(580)의 게이트 노드(582)는 M2를 통해 충전되고 M3가 턴온되어 노드 513이 방전되며, 이에 M6가 턴온된다. 따라서 NMOS(590)의 게이트 노드(594)는 M6 및 M2 경로를 통해 충전된다. 하지만, 이 경우에도 NMOS(590)의 게이트 노드(594)는 PMOS(580)의 게이트 노드(582)로부터 신호를 피드백 받는 피드백 루프가 존재한다.
이와 같은 과정에 따라 선행문헌 역시 단락 회로전류를 최소화할 수 있다.
그렇지만, 상술한 바와 같이 선행문헌은 PMOS(580)과 NMOS(590)을 동시에 오프시키기 위해서는 상대방 노드로부터 피드백 신호를 받아야 하기 때문에 그 만큼 충방전 경로가 길어질 수밖에 없다.
이는 CMOS 인버터의 동작 속도를 저감시키는 문제를 초래한다.
즉, 선행문헌은 비록 단락 회로전류를 최소화하긴 하지만 긴 충방전 경로로 인해 동작속도가 저하되고 있고, 또한 피드백 루프로 인해 전력 소모가 많이 발생한다.
더욱이 선행문헌은 피드백 루프를 사용하고 있어 그만큼 회로가 복잡하고 전체적인 사이즈(size)도 증가하는 문제를 안고 있다.
미국등록특허 US 6,686,773호, Reducing short circuit power in CMOS inverter circuits
이에 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 간단한 회로 구성만으로도 입력신호의 천이시 발생하는 단락 회로전류를 최소화할 수 있는 CMOS 인버터 회로장치를 제공하는 것이다.
본 발명의 다른 목적은 PMOS 및 NMOS의 오프 타이밍을 조절할 수 있도록 하여 CMOS 인버터회로가 사용되는 용도에 따라 동작속도 및 전력소모를 고려하여 최적의 CMOS 인버터회로 장치를 제공할 수 있도록 하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 게이트 단자를 통해 동일한 입력신호를 인가받고, 직렬로 각각 연결되는 MP1와 MN2 및 MP2와 MN1; 상기 MP1와 MN2의 드레인이 연결된 노드 N1에 접속된 MP0; 상기 MP2와 MN1의 드레인이 연결된 노드 N2에 접속된 MN0; 및 각각 게이트를 통해 상기 입력신호를 각각 인가받고, 드레인이 연결된 노드 N5가 상기 MN2의 소스와 상기 MP2의 소스가 연결된 노드 N4에 연결되도록 직렬 연결된 MP3 및 MN3을 구비하는 딜레이 회로 유닛을 포함하는 CMOS 인버터 회로장치를 제공한다.
상기 MP0, MP1 및 MP3의 소오스는 전원전압 단자에 연결되고, 상기 MN0, MN1 및 MN3의 소오스는 접지단자에 연결된다.
상기 입력신호가 하이 레벨이면, 상기 MN1을 통한 방전 경로와, 상기 MN2 및 MN3을 통한 방전 경로가 생성된다.
상기 노드 N2가 방전되고 상기 노드 N1이 방전된다.
상기 노드 N2가 방전되고 상기 노드 N1이 방전되는 전까지 상기 MP0 및 MN0는 턴-오프 상태를 유지한다.
상기 입력신호가 로우 레벨이면, 상기 MP1을 통한 충전 경로와, 상기 MP3 및 MP2을 통한 충전 경로가 생성된다.
상기 노드 N1이 충전되고 상기 N2가 충전된다.
상기 노드 N1이 충전되고 상기 노드 N2가 충전되기 전까지 상기 MP0 및 MNO은 턴-오프 상태를 유지한다.
상기 딜레이 유닛회로의 상기 MP3 및 상기 MN3에는 각각 직렬로 연결되는 적어도 하나의 PMOS 및 NMOS을 더 구성할 수 있다.
상기 PMOS 및 NMOS의 채널 길이(channel length)은 상기 MP3 및 MN3의 채널 길이와 동일하거나 서로 다르게 형성된다.
상기 딜레이 유닛회로의 상기 PMOS 및 NMOS의 개수에 따라 충전 및 방전 시간을 조절할 수 있다.
이와 같은 본 발명의 CMOS 인버터 회로장치에 따르면 다음과 같은 효과가 있다.
즉, 본 발명은 입력신호가 천이될 때에 MP0 및 MN0의 각 게이트 노드의 충전 경로 및 방전 경로를 각각 다르게 생성하는 딜레이 회로 유닛을 추가로 제공하고 있다. 따라서 입력신호가 천이되면 MP0 및 MNO의 각 게이트 노드 중 하나 노드가 먼저 충전 또는 방전되고 일정 시간(t1, t2)이 경과한 후에 다른 노드가 충전 또는 방전되기 때문에, 시간 t1 및 t2 시간 동안 MP0 및 MN0을 동시에 턴-오프시킬 수 있다. 따라서 CMOS 인버터에서 입력신호의 천이시에 발생하는 단락 회로전류(short circuit current)를 최소화할 수 있거나 제거할 수 있는 효과가 있다.
또한 본 발명은 PMOS와 NMOS로 구성되는 딜레이 회로유닛만을 추가하고 있기 때문에 단락 회로전류를 감소시키기 위해 사용중인 종래 회로 구성에 비해 회로 구성을 간단하게 할 수 있고, 이에 회로 크기를 작게 할 수 있다.
그리고 본 발명은 딜레이 회로유닛에 PMOS 및 NMOS을 더 추가하게 되면, MP0 및 MN0의 게이트 노드가 방전 및 충전되는 시간 t1 및 t2를 가변시킬 수 있기 때문에 단락 회로전류의 발생을 효과적으로 차단할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 CMOS 인버터 회로장치를 설명하는 구성도
도 2 및 도 3은 도 1의 CMOS 인버터 회로장치의 충/방전 경로를 설명하는 상태도
도 4는 도 1의 CMOS 인버터 회로장치의 동작 타이밍도
도 5는 본 발명의 제2 실시 예에 따른 COMS 인버터 회로 장치를 설명하는 구성도
본 실시 예는 CMOS 인버터의 입력신호가 천이하는 순간에 출력단의 PMOS 및 NMOS을 딜레이(delay) 시간에 따라 충전 및 방전되게 하여 입력신호 천이시 발생하는 단락전류를 제거하는 것을 기본적인 특징으로 한다. 즉, 입력신호가 천이될 때 PMOS 및 NMOS가 동시에 턴-온 되는 것을 방지하는 것이다.
이와 같은 기술적 특징을 제공하는 본 발명에 의한 CMOS 인버터 회로장치의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 CMOS 인버터 회로장치를 설명하는 구성도이다.
도 1에 도시한 바와 같이 CMOS 인버터회로장치(100)의 구성을 살펴보면, PMOS MP1과 NMOS MN2가 직렬 연결되며 그 PMOS MP1의 소스는 전원전압 단자에 연결되고, PMOS MP2와 NMOS MN1이 직렬 연결되며 그 MNOS MN1의 소스는 접지된다. 여기서 상기의 PMOS MP1, NMOS MN2, PMOS MP2 및 NMOS MN1의 게이트에는 입력단자로부터 동일한 입력신호가 인가된다.
그리고 PMOS MP1의 드레인과 NMOS MN2의 드레인이 서로 연결되어 노드 N1을 형성한다. 또한 PMOS MP2의 드레인과 NMOS MN1의 드레인이 서로 연결되어 노드 N2를 형성한다.
상기 노드 N1 에는 PMOS MP0의 게이트가 연결되고, 소스는 전원전압 단자에 연결된다. 상기 노드 N2에는 NMOS MN0의 게이트가 연결되고, 소스는 접지된다. 또한 PMOS MP0의 드레인과 NMOS MN0의 드레인이 연결되어 노드 N3을 형성한다. 노드 N3에는 출력 캐패시터(CLOAD)가 병렬로 연결되어 있다. 여기서 상기 출력 커패시터(CLOAD)는 비교적 큰 캐패시터, 즉 헤비 캐패시터(heavy capacitor)를 가지고 있기 때문에, 큰 부하를 구동하기 위해서 인버터 회로에 큰 단락 회로 전류(short circuit current)를 발생시킬 수가 있다.
한편 NMOS MN2의 소스와 PMOS MP2의 소스가 연결되어 노드 N4를 형성한다. 상기 노드 N4에는 딜레이 회로 유닛(delay circuit unit)(110)이 연결된다.
딜레이 회로 유닛(110)은 직렬 연결된 PMOS MP3와 NMOS MN3를 포함한다. 그리고 상기 PMOS MP3의 소스는 전원전압 단자에 연결되고, NMOS MN3의 소스는 접지된다.
또한 딜레이 회로 유닛(110)은 노드 N4 및 입력단자와의 연결을 위한 구성을 제공한다. 예컨대, PMOS MP3의 드레인과 NMOS MN3의 드레인이 연결되어 노드 N5을 형성하고, PMOS MP3의 게이트와 NMOS MN3의 게이트가 연결되어 노드 N6을 형성한다. 노드 N5은 상기 노드 N4에 연결되고, 노드 N6은 입력단자와 연결되어 입력신호를 인가받는다.
이와 같이 CMOS 인버터 회로장치(100)를 구성하게 되면, 충전 경로 및 방전 경로를 각각 2개씩 생성할 수 있게 되고, 따라서 PMOS MP0와 NMOS MN0가 동시에 턴-온 되는 것을 방지할 수 있게 된다. 이에 전원전압 단자와 접지단자 사이에서 단락 회로전류가 발생하는 것을 최소화할 수 있다.
이와 같이 단락 회로전류의 발생을 최소화하는 동작상태를 도 2 내지 도 4를 함께 참조하여 설명한다. 도 2 및 도 3은 도 1의 CMOS 인버터 회로장치의 충/방전 경로를 설명하는 상태도이고, 도 4는 동작 타이밍도이다.
먼저, 입력신호가 로우 레벨에서 하이 레벨로 천이된 경우이다.
상기 입력신호가 하이 레벨로 천이되면, 입력신호는 NMOS MN1, NMOS MN2 및 NMOS MN3로 인가된다.
이에 NMOS MN1이 턴-온 동작되어 노드 N2는 접지단자로 방전되고, 이와 동시에 NMOS MN2 및 NMOS NM3도 턴-온 동작되어 노드 N1도 접지단자로 방전된다. 상기 2개의 방전 경로(discharge path)는 도 2에 도시하고 있다.
그런데, 이때 노드 N2가 먼저 방전되고 노드 N1이 나중에 방전된다. 즉, 노드 N1은 방전시에 NMOS MN2 및 NMOS MN3의 턴-온 동작으로 형성된 방전 경로를 통해 방전이 이루어지는 반면, 노드 N2는 방전시에 NMOS MN1의 턴-온 동작만으로 형성된 방전 경로로 통해 방전이 이루어지기 때문이다.
그렇기 때문에, 도 4에서 입력신호가 로우 레벨에서 하이 레벨로 천이되는 시점 A 이후의 노드 N1 및 노드 N2를 보면, 노드 N2가 먼저 로우 상태가 되고 노드 N1은 t1 시간이 경과한 후 로우 상태가 된다.
따라서 상기 t1 시간만큼 출력단의 PMOS MP0와 NMOS MN0가 동시에 턴-오프 되게 된다. 이에 따라 상기 t1 시간 동안 단락 회로전류는 발생하지 않는다.
다음, 입력신호가 하이 레벨에서 로우 레벨로 천이된 경우이다.
상기 입력신호가 로우 레벨로 천이되면, 입력신호는 PMOS MP1, PMOS MP3 및 PMOS MP2로 인가된다.
이에 PMOS MP1이 턴-온되어 노드 N1은 충전 동작이 수행되고, 이와 동시에 PMOS MP3 및 PMOS MP2가 동시에 턴-온되어 노드 N2도 충전 동작이 수행된다. 상기 2개의 충전 경로(charge path)는 도 3에 도시하고 있다.
그런데 이때 상기 충전 동작시 노드 N1이 먼저 충전되고 노드 N2가 나중에 충전된다. 즉 노드 N1는 충전시에 PMOS MP1의 턴-온 동작으로 형성된 충전 경로를 통해 충전이 이루어지고, 노드 N2는 PMOS MP3 및 PMOS MP2의 턴-온 동작으로 형성된 충전 경로를 통해 충전이 이루어지기 때문이다.
그렇기 때문에, 도 4에서 입력신호가 하이 레벨에서 로우 레벨로 천이되는 시점 B 이후의 노드 N1 및 노드 N2를 보면, 노드 N1이 먼저 하이 상태가 되고 노드 N2는 t2 시간이 경과한 후에 하이 상태가 된다.
따라서 상기 t2 시간만큼 출력단의 PMOS MP0와 NMOS MN0가 동시에 턴-오프되게 된다. 이에 따라 상기 t2 시간 동안 단락 회로전류는 발생하지 않는다.
이와 같이 본 실시 예를 살펴보면, 노드 N1 및 노드 N2에 대한 충전동작과 방전동작시에 서로 다른 각각의 충전경로와 방전경로를 제공하고 있고, 이에 출력단의 PMOS MP0와 NMOS MN0가 동시에 턴-온 되지 않도록 할 수 있다. 이때, 노드 N1 및 노드 2는 입력신호가 인가될 때 서로 어떠한 관련성도 없이 독립적으로 충전 및 방전이 이루어진다.
한편, 상기 실시 예에서는 딜레이 회로 유닛(110)을 추가함으로써, 노드 N1 및 노드 N2가 충전 또는 방전할 때 시간 딜레이를 부여하고 있다. 즉, 노드 N1은 NMOS MN2 및 NMOS MN3을 모두 통과하여 방전되고 노드 N2는 NMOS MN1을 통과하여 방전하기 때문에, 실질적으로 그 방전시간은 N1 : N2 = 2 : 1과 정리할 수 있다. 이는 다시 말해 출력단의 PMOS MP0와 NMOS MN0의 턴-오프되는 유지시간을 조절할 수 있음을 의미한다.
따라서 본 발명은 상기 딜레이 회로유닛(110)에 제공된 PMOS 및 NMOS의 개수를 조절하여 PMOS MP0와 NMOS MN0의 턴-오프 시간을 다양하게 조절할 수도 있게 된다. 물론 이 경우 딜레이 회로유닛(110)에 추가되는 PMOS 및 NMOS는 기존의 PMOS 및 NMOS와 채널 길이(channel length)가 동일한 것이 바람직하다. MOS의 추가는 CMOS 인버터 회로장치(100)의 동작 스피드 및 저전력 사항을 모두 고려하여 이루어진다.
이와 같은 본 발명의 다른 실시 예를 도 5에 도시하고 있다. 도 5는 본 발명의 제2 실시 예에 따른 COMS 인버터 회로 장치를 설명하는 구성도이다.
제2 실시 예는 상술한 제1 실시 예와 그 구성을 비교하면 딜레이 유닛회로(210)에 제공된 PMOS 및 NMOS의 개수에만 차이가 있을 뿐이다. 즉 입력단자와 연결된 PMOS MP1 및 MP2, NMOS MN1 및 MN2, 그리고 출력단의 PMOS MP0 및 NMOS MN0의 구성은 동일하다.
다만 도 5의 딜레이 유닛회로(210)를 보면, 직렬 연결된 PMOS MP3 및 NMOS MN3의 소오스에 PMOS MP4와 NMOS MN4가 추가로 연결된 구성을 제공하고 있다. 이때 PMOS MP4 및 MOS MN4는 PMOS MP3 및 NMOS MN3와 채널 길이는 동일하다. 그러나 상기 채널 길이를 반드시 동일하게 할 필요는 없다. 선택적으로 채널 길이를 서로 상이하게 할 수도 있을 것이다.
이렇게 하면, N1 : N2에 대한 충전시간을 1:3과 같이 할 수 있고, N2 : N1에 대한 방전시간을 1:3과 같이 할 수 있다. 즉, 딜레이 유닛회로(210)에 추가되는 MOS 개수(N개)에 따라 충/방전 시간을 조절할 수 있는 것이다.
한편 제2 실시 예에서는 딜레이 유닛회로(210)에 PMOS 및 NMOS의 개수를 동일하게 하였지만, 본 발명은 PMOS 및 NMOS의 개수를 다르게 하여 충전시간과 방전시간을 다르게 할 수도 있을 것이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 입력신호가 천이되는 순간에 CMOS 인버터의 출력단에 있는 PMOS 및 NMOS의 게이트 노드를 시간 딜레이를 주면서 충전 및 방전이 순차적으로 진행되게 함으로써, PMOS 및 NMOS가 동시에 턴-오프되는 시간을 제공하여 단락 회로전류를 최소화할 수 있도록 구성하는 것을 기본적인 기술적 요지로 하고 있음을 알 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
110, 210 : 딜레이 회로유닛

Claims (12)

  1. 게이트 단자를 통해 동일한 입력신호를 인가받고, 직렬로 각각 연결되는 MP1와 MN2 및 MP2와 MN1;
    상기 MP1와 MN2의 드레인이 연결된 노드 N1에 접속된 MP0;
    상기 MP2와 MN1의 드레인이 연결된 노드 N2에 접속된 MN0; 및
    각각 게이트를 통해 상기 입력신호를 각각 인가받고, 드레인이 연결된 노드 N5가 상기 MN2의 소스와 상기 MP2의 소스가 연결된 노드 N4에 연결되도록 직렬 연결된 MP3 및 MN3을 구비하는 딜레이 회로 유닛을 포함하며,
    상기 MP0와 MN0가 동시에 턴 온 되는 것을 방지하기 위해 상기 MN2와 MN1의 채널 길이를 동일하게 하여 동시에 턴 온 또는 턴 오프 시키는 것을 특징으로 하는 CMOS 인버터 회로장치.
  2. 제 1 항에 있어서,
    상기 MP0, MP1 및 MP3의 소오스는 전원전압 단자에 연결되고,
    상기 MN0, MN1 및 MN3의 소오스는 접지단자에 연결되는 CMOS 인버터 회로장치.
  3. 제 2 항에 있어서,
    상기 입력신호가 하이 레벨이면, 상기 MN1을 통한 방전 경로와, 상기 MN2 및 MN3을 통한 방전 경로가 생성되는 CMOS 인버터 회로장치.
  4. 제 3 항에 있어서,
    상기 노드 N2가 방전되고 상기 노드 N1이 방전되는 CMOS 인버터 회로장치.
  5. 제 4 항에 있어서,
    상기 노드 N2가 방전되고 상기 노드 N1이 방전되는 전까지 상기 MP0 및 MN0는 턴-오프 상태를 유지하는 CMOS 인버터 회로장치.
  6. 제 2 항에 있어서,
    상기 입력신호가 로우 레벨이면, 상기 MP1을 통한 충전 경로와, 상기 MP3 및 MP2을 통한 충전 경로가 생성되는 CMOS 인버터 회로장치.
  7. 제 6 항에 있어서,
    상기 노드 N1이 충전되고 상기 N2가 충전되는 CMOS 인버터 회로장치.
  8. 제 7 항에 있어서,
    상기 노드 N1이 충전되고 상기 노드 N2가 충전되기 전까지 상기 MP0 및 MNO은 턴-오프 상태를 유지하는 CMOS 인버터 회로장치.
  9. 제 1 항에 있어서,
    상기 딜레이 유닛회로의 상기 MP3 및 상기 MN3에는 각각 직렬로 연결되는 적어도 하나의 PMOS 및 NMOS을 더 포함하는 CMOS 인버터 회로장치.
  10. 제 9 항에 있어서,
    상기 PMOS 및 NMOS의 채널 길이(channel length)은 상기 MP3 및 MN3의 채널 길이와 동일한 CMOS 인버터 회로장치.
  11. 제 9 항에 있어서
    상기 PMOS 및 NMOS의 채널 길이(channel length)은 상기 MP3 및 MN3의 채널 길이와 다른 CMOS 인버터 회로장치.
  12. 제 9 항에 있어서
    상기 딜레이 유닛회로의 상기 PMOS 및 NMOS의 개수에 따라 충전 및 방전 시간을 조절할 수 있는 CMOS 인버터 회로장치.
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