CN210090550U - 一种低压零功耗cmos上电检测电路 - Google Patents

Abstract

本实用新型公开了一种低压零功耗CMOS上电检测电路，包括电容Cp、NMOS器件NM1、RS触发器、一级反相器I3、分压模块、整形模块、二级反相器I4、对地延迟电容C1、三级反相器。本实用新型采用PM1和电阻R1的分压的结构，可以在低电压下，实现上电电平的检测，同时PM2和C1产生的延迟，可以帮助快速检测电源上电情况下，产生足够逻辑电路复位的延迟区间；NM1帮助在正常工作状态下，避免产生静态电流消耗，做到无静态功耗的启动电路，适用于低压，低功耗的集成电路芯片应用。

Description

一种低压零功耗CMOS上电检测电路

技术领域

本实用新型涉及检测电路技术领域，具体为一种低压零功耗CMOS上电检测电路。

背景技术

目前常用的上电检测电路如图1所示，电源电压VDD上升阶段，电阻R1 和电容C1组成延迟电路，VP电压缓慢上升，PM1和NM1组成反相器结构，反相器阈值电压与MOS器件的W/L有关，当VDD上升较快，VP由于延迟作用上升较慢时候，PM1导通，NM1截止，这样通过I1反相器整形，产生s_porb＝L 的检测信号，当VDD稳定后，VP＝VDD，通过反相器整形，s_porb＝H，芯片正常工作且无静态功耗。

图2也是一种常用的上电检测电路。PM3,PM5,NM3二极管串联连接，当 VDD低于三个MOS器件阈值电压情况下，VP始终为低电平，输出s_porb＝L，为复位/置位阶段，当VDD足够高的情况下，PM4导通，VP被充电至VDD，因此s_porb转变为高电平，芯片正常工作，从而达到了上电检测的功能，而且这种方式对VDD的上电速度并不敏感。

图1结构，检测电路对VDD的慢上电的应用无效，因为慢上电情况下,VP 始终等于VDD，因此s_porb始终为H，无法产生复位/置位信号。图2中，这种结构有两个问题，第一，由于MOS管二极管串联使用，使得VDD的最小启动电压为MOS器件阈值的整数倍，无法低电压环境下使用；第二，MOS 管通路始终存在静态功耗，无法应用于低功耗环境下。

实用新型内容

针对上述存在的技术不足，本实用新型的目的是提供一种低压零功耗 CMOS上电检测电路，既能在低压条件下使用，又没有静态功耗的上电检测电路，为模拟/数字芯片提供高可靠性的复位/置位信号，可以应用在SOC芯片或者模拟芯片中，提供上电后的置位/复位信号，帮助芯片内数字电路达到预定的启动状态。

为解决上述技术问题，本实用新型采用如下技术方案：

本实用新型提供一种低压零功耗CMOS上电检测电路，用于检测电源 VDD的变化，包括：

电容Cp，连接电源VDD，输出电压Vp；

NMOS器件NM1，与电容Cp串联；

RS触发器，接收Vp和NM1栅极电压；

一级反相器I3，输入端与RS触发器的输出端相连；

分压模块，由NMOS器件NM2、电阻R1以及PMOS器件PM1串联而成，输出电压Vq；

整形模块，由NMOS器件NM3和PMOS器件PM2并联而成；

二级反相器I4，输入端与整形模块串联，输出端输出电压Va，并与NM1 的栅极相连；

对地延迟电容C1，一端与二级反相器I4输出端串联，另一端接地；

三级反相器，由I5和I6串联而成，输入电压Va，输出s_porb。

优选地，所述电容Cp与NM1的漏极相连，所述NM1的源极接地；所述 RS触发器的R端口与NM1的漏极相连，所述RS触发器的S端口与NM1的栅极相连，所述一级反相器I3的输出端与NM2的栅极相连。

优选地，所述NM2的漏极通过电阻R1与PM1的漏极相连，所述NM2 的源极与所述PM1的栅极均接地，所述PM1的源极与电源VDD相连，所述 NM2宽长比大于所述PM1的宽长比；所述NM3的栅极与所述PM2的栅极相连并同时与分压模块中的PM1的漏极相连，所述NM3的漏极与所述PM2的漏极相连并同时与二级反相器I4的输入端相连，所述NM3的源极接地，所述PM2的源极与电源VDD相连接。

优选地，所述RS触发器由逻辑或非门I1和逻辑或非门I2组成，所述逻辑或非门I1的一个输入端与所述逻辑或非门I2的输出端相连，所述逻辑或非门I1的另一个输入端与NM1的漏极相连，所述逻辑或非门I1的输出端与所述逻辑或非门I2的一个输入端相连并同时与反相器I3的输入端相连，所述逻辑或非门I2的另一个输入端与所述NM1的栅极相连。

优选地，所述RS触发器上连接有欠压检测电路，所述欠压检测电路的输出端与所述RS触发器相连。

本实用新型的有益效果在于：本实用新型采用PM1和电阻R1的分压，可以在低电压(略微高于PMOS阈值电压)下，实现上电电平的检测，同时PM2 和C1产生的延迟，可以帮助快速检测电源上电情况下，产生足够逻辑电路复位的延迟区间；NM1帮助在正常工作状态下，避免产生静态电流消耗，做到无静态功耗的启动电路，因此全面解决了传统上电检测电路结构的弊端，适用于低压，低功耗的集成电路芯片应用。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的一种上电检测电路；

图2为现有技术中另一种上电检测电路；

图3为本实用新型的上电检测电路示意图；

图4为图3中上电检测电路的各模块具体电路组成示意图；

图5为UV模块的电路图；

图6为本实用新型在EEPROM芯片中典型应用。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图3所示，本实用新型提供了一种低压零功耗CMOS上电检测电路，用于检测电源VDD的变化，包括：电容Cp，连接电源VDD，输出电压Vp；

NMOS器件NM1，与电容Cp串联；

RS触发器，接收Vp和NM1栅极电压；

一级反相器I3，输入端与RS触发器的输出端相连，(一般规定RS触发器的Q端的状态为触发器的状态，因此在本实用新型中，RS触发器的输出端指 Q端)；

分压模块，由NMOS器件NM2、电阻R1以及PMOS器件PM1串联而成，输出电压Vq；

整形模块，由NMOS器件NM3和PMOS器件PM2并联而成；

二级反相器I4，输入端与整形模块串联，输出端输出电压Va，并与NM1 的栅极相连；

对地延迟电容C1，一端与二级反相器I4输出端串联，另一端接地；

三级反相器，由I5和I6串联而成，输入电压Va，输出s_porb；

具体的，如图4所示：所述电容Cp与NM1的漏极相连，所述NM1的源极接地；所述RS触发器的R端口与NM1的漏极相连，所述RS触发器的S 端口与NM1的栅极相连，所述一级反相器I3的输出端与NM2的栅极相连；所述NM2的漏极通过电阻R1与PM1的漏极相连，所述NM2的源极与所述 PM1的栅极均接地，所述PM1的源极与电源VDD相连，所述NM2宽长比大于所述PM1的宽长比；所述NM3的栅极与所述PM2的栅极相连并同时与分压模块中的PM1的漏极相连，所述NM3的漏极与所述PM2的漏极相连并同时与二级反相器I4的输入端相连，所述NM3的源极接地，所述PM2的源极与电源VDD相连接。

进一步的，如图4所示，所述RS触发器由逻辑或非门I1和逻辑或非门I2 组成，所述逻辑或非门I1的一个输入端与所述逻辑或非门I2的输出端相连，所述逻辑或非门I1的另一个输入端与NM1的漏极相连，所述逻辑或非门I1 的输出端与所述逻辑或非门I2的一个输入端相连并同时与反相器I3的输入端相连，所述逻辑或非门I2的另一个输入端与所述NM1的栅极相连；此外在 RS触发器上连接有欠压检测电路，即UV模块，UV模块的输出端与逻辑或非门I1输入端相连，帮助下电区间电容电荷的快速泄放；UV模块为现有技术，图5给出了一种UV模块的典型实现电路图，图中的vp为电源通过电阻r1和 r2的分压电压，Vref为参考电压，op为比较器，当vp小于vref时候，s_uv变成高电平，代表电源电压低到设定的电压值了。

具体的，结合图4，当VDD为低电压时，Vp初始状态为低电压，NM1 关闭，NM2的栅极为高电压；当VDD上升并且未到检测电压切换点(VDDTH) 时，Vp电压跟随VDD上升，因此逻辑或非门I1的输出为低电平，经过一级反相器I3整形，NM2的栅极为VDD，保持导通状态，PM1由于栅源电压差小，处于关断状态，因此Vq被电阻R1拉低，经过整形模块，s_porb＝L，输出复位信号。通过设置NM2的宽长比，即NM2宽长比大于PM1的宽长比，令其远远小于电阻R1和PM1的导通电阻，这样Vq电压为PM1和电阻R1的分压值，由于PM1的源漏电流和源-栅电压呈指数关系，因此当电源到达一定值，Vq 迅速升高，令PM2，NM3翻转，Va由低变为高，经过三级反相器整形，输出 s_porb＝H，而此时Va使得NM1导通，将Vp拉到低电位，RS触发器状态更改，保持s_porb＝H的状态，使得s_porb翻转时，电源电压达到VDDTH，其中VDDTH与PM1、R1、和PM2、NM3有关，可以表示为：

其中，Vth_inv为PM2、NM3构成整形模块的翻转电压；Rds_PM1为PM1 导通状态下的导通电阻；

在电源VDD缓慢上电时，Vq缓慢上升，当电源VDD到达VDDTH后， Vq迫使整形模块翻转，一般VDDTH的设置可以很低，并且高于芯片逻辑正常工作的最低电压，从而实现慢上电的复位信号产生；当电源VDD快速上电时，Vq快速上升，Va下降，此时通过调整PM2和对地延迟电容C1的取值，产生RC延迟的效果(电阻串联电容，电路上会产生个延迟，一般叫做RC延迟，延迟时间取决于电阻值和电容值的乘积)，用于作为逻辑电路的区间复位信号。正常工作下，RS触发器处于保持状态，输出s_porb持续为高电位，并且无静态电流通路，真正做到了零功耗启动电路的效果，欠压检测电路(UV 模块)的使用可以帮助下电区间电容电荷的快速泄放。

在本实施例中，采用0.13um工艺，设置R1＝50Kohm，w/l_PM1＝5um/1um (器件的宽长比)，w/l_PM2＝0.7um/0.6um，w/l_NM2＝w/l_NM3＝5um/0.6um,通过仿真得到，Vth_inv≈1.05V，Rds_PM1≈2kohm，因此，VDDTH大约为1.15V 左右，该电压大于该工艺下NMOS和PMOS的阈值电压，可以为数字部分电路做复位信号，实现上电复位功能。

另外结合图6，为本实用新型在EEPROM芯片中典型应用情况，EEPROM 阵列分别由横向和纵向译码电路控制，由统一的逻辑电路进行横/竖的指令分配，逻辑电路中的寄存器设置在上电过程中不固定，因此需要置位信号进行上电置位，POR模块，即本申请所提出的电路，就是为了在此阶段对数字电路进行复位，从而保证芯片上电后正常工作。此种应用对功耗要求非常高，包括POR 模块在内的所有电路功耗越小越好，因此本技术中零功耗的特点也非常适合此种应用。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (5)

1.一种低压零功耗CMOS上电检测电路，用于检测电源VDD的变化，其特征在于，包括：

电容Cp，连接电源VDD，输出电压Vp；

NMOS器件NM1，与电容Cp串联；

RS触发器，接收Vp和NM1栅极电压；

一级反相器I3，输入端与RS触发器的输出端相连；

分压模块，由NMOS器件NM2、电阻R1以及PMOS器件PM1串联而成，输出电压Vq；

整形模块，由NMOS器件NM3和PMOS器件PM2并联而成；

二级反相器I4，输入端与整形模块串联，输出端输出电压Va，并与NM1的栅极相连；

对地延迟电容C1，一端与二级反相器I4输出端串联，另一端接地；

三级反相器，由I5和I6串联而成，输入电压Va，输出s_porb。

2.如权利要求1所述的一种低压零功耗CMOS上电检测电路，其特征在于，所述电容Cp与NM1的漏极相连，所述NM1的源极接地；所述RS触发器的R端口与NM1的漏极相连，所述RS触发器的S端口与NM1的栅极相连，所述一级反相器I3的输出端与NM2的栅极相连。

3.如权利要求1所述的一种低压零功耗CMOS上电检测电路，其特征在于，所述NM2的漏极通过电阻R1与PM1的漏极相连，所述NM2的源极与所述PM1的栅极均接地，所述PM1的源极与电源VDD相连，所述NM2宽长比大于所述PM1的宽长比；所述NM3的栅极与所述PM2的栅极相连并同时与分压模块中的PM1的漏极相连，所述NM3的漏极与所述PM2的漏极相连并同时与二级反相器I4的输入端相连，所述NM3的源极接地，所述PM2的源极与电源VDD相连接。

4.如权利要求2或3所述的一种低压零功耗CMOS上电检测电路，其特征在于，所述RS触发器由逻辑或非门I1和逻辑或非门I2组成，所述逻辑或非门I1的一个输入端与所述逻辑或非门I2的输出端相连，所述逻辑或非门I1的另一个输入端与NM1的漏极相连，所述逻辑或非门I1的输出端与所述逻辑或非门I2的一个输入端相连并同时与反相器I3的输入端相连，所述逻辑或非门I2的另一个输入端与所述NM1的栅极相连。

5.如权利要求4所述的一种低压零功耗CMOS上电检测电路，其特征在于，所述RS触发器上连接有欠压检测电路，所述欠压检测电路的输出端与所述RS触发器相连。

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