CN107481747B - 多端口存储器、存储宏和半导体器件 - Google Patents

多端口存储器、存储宏和半导体器件 Download PDF

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Abstract

本公开涉及多端口存储器、存储宏和半导体器件。一种多端口存储器包括地址控制电路、存储阵列、数据输入‑输出电路和控制电路，并且通过两个端口输入第一和第二地址信号以及时钟信号。地址控制电路包括第一和第二锁存电路、选择电路、解码电路和字线驱动电路。通过一个端口输入的第一地址信号被输入至第一锁存电路，并且通过另一端口输入的第二地址信号被输入至选择电路。选择电路选择第一和第二地址信号中的一个，第二锁存电路锁存所选地址信号并将所选地址信号输出至解码电路。字线驱动电路基于来自解码电路的输出信号驱动字线。

Description

多端口存储器、存储宏和半导体器件
相关申请的交叉参考
2016年6月8日提交的日本专利申请公开第2016-114270号的包括说明书、附图和摘要的公开结合于此作为参考。
技术领域
本发明涉及多端口存储器、存储宏(memory macro)和半导体器件，具体地，优选用于包括伪装(pseudoly)用作两个端口的一个端口、以看起来像接入两个端口地物理接入一个端口的多端口存储器，用于上述多端口存储器的存储宏以及其上加载有多端口存储器的半导体器件。
背景技术
通过使用单端口SRAM(静态随机存取存储器)的存储宏来伪装实现2端口SRAM的功能的伪2端口SRAM主要被广泛用于图像处理领域。这种伪2端口SRAM是通过在一个循环中连续操作(首先，执行读取操作，然后执行写入操作)单端口SRAM两次来实现2端口SRAM的功能的类型。这种伪2端口SRAM使用单端口SRAM的存储单元(小于2端口SRAM的存储单元)作为其存储单元，因此在面积上是有效率的。另一方面，要求增加操作频率来以乘以2的速度操作伪2端口SRAM的内部电路。
在美国未审查专利申请公开第2003/0081449和2009/0231937号中公开了用于伪2端口SRAM的具体电路。在美国未审查专利申请公开第2003/0081449号中公开的伪2端口SRAM中，一个端口处的读地址信号(355)和另一端口处的写地址信号(365)分别被取入两个地址寄存器(311和310)，并且读地址和写地址中的一个被地址多路复用器(315)选择并且被提供给行解码器(316)和列解码器(325)(参见美国未审查专利申请公开第2003/0081449号)。
在美国未审查专利申请公开第2009/0231937号公开的伪2端口SRAM中，通过读端口和写端口输入的地址信号分别被取入读端口地址锁存器(101)和写端口地址锁存器(102)，并且一个地址信号被多路复用器(104)选择并且提供给预解码器(106)(参见美国未审查专利申请公开第2009/0231937号的图1)。
发明内容
作为本发明的发明人等人对美国未审查专利申请公开第2003/0081449和2009/0231937号的研究结果，发现存在以下需要解决的新问题。
伪2端口SRAM包括单端口SRAM的存储垫(memory mat)、具有两个地址输入端口的地址控制电路、数据输入-输出电路以及控制电路。在存储垫中，单端口SRAM的存储单元被布置在沿行方向延伸的多条字线与沿列方向延伸的多条位线对(或多条位线)相交的部分处。地址控制电路对分别通过两个端口输入的两个系统的地址信号进行解码，并且驱动对应于所关注信号的字线。使得可以从数据输入-输出电路接入耦合至被选择且被驱动的字线的存储单元。数据输入-输出电路一次锁存通过两个端口输入的两个系统的地址信号，然后将地址信号顺次通过给地址解码器提供地址信号以在一个时钟循环中执行两次诸如读操作、写操作等的评估。
图6是示出用于美国未审查专利申请公开第2003/0081449和2009/0231937号中描述的现有技术的伪2端口SRAM之间共有的、需要解决的问题的研究的地址控制电路的一个配置示例的电路图。图7是示出图6中的地址控制电路的操作的一个示例的定时图。
地址控制电路10包括两个锁存电路1和2、选择电路3、解码电路4以及字线驱动电路5，两个系统的地址信号AA和AB通过两个端口(A端口和B端口)输入并且输出至包括所示字线WL_AA和WL_AB的字线。尽管通过多位配置地址信号AA和AB中的每一个，但在附图中仅示出了用于一位的电路。CPCTL、SEL和CPA是由控制电路生成的控制信号。与控制信号CPCTL同步，分别由锁存电路1和2锁存地址信号AA和AB。如图所示，选择电路3可以通过两个时钟反相器和一个反相器进行配置，并且基于控制信号SEL将地址信号AA和AB中的一个提供给解码电路4作为内部地址信号LTA。此外，省略示出说明的其他位的地址信号被输入至解码电路4，并且解码电路4对如此输入的地址信号进行解码并选择多条字线中的一条。所选字线是对应于地址信号的值且被字线驱动电路5驱动的字线。控制信号CPA是控制驱动字线的定时的控制信号。
将参照图7描述地址控制电路10的操作。A端口对应于写端口，B端口对应于读端口，并且在执行B端口处的读操作之后执行A端口处的写操作。
首先，外部时钟信号CLOCK在时间T0处上升。从而，地址锁存控制信号CPCTL被激活，并且地址信号AA和AB分别被锁存电路1和2锁存。然后，在时间T1处，字线控制信号CPA被激活。此时，由于选择控制信号SEL处于低电平，所以选择电路3选择B端口侧地址信号，并且B端口侧地址信号AB被输出作为内部地址信号LTA。与该操作相关联，与地址信号AB表示的地址相对应的字线被解码电路4选择，并且对应的字线WL_AB被字线驱动电路5驱动和激活。然后，在时间T2处，字线控制信号CPA被去激活，然后字线WL_AB被去激活。
然后，在时间T3处，选择控制信号SEL转换为高电平。从而，选择电路3选择A端口侧地址信号。由于A端口侧地址信号AA被输出作为内部地址信号LTA，所以与地址信号AA表示的地址相对应的字线被解码电路4选择。然后，在时间T4处，字线控制信号CPA被激活，并且对应于地址信号AA的字线WL_AA被字线驱动电路5驱动和激活。然后，在时间T5处，字线控制信号CPA被去激活，并且字线WL_AA被去激活。
然后，在时间T6处，地址锁存控制信号CPCTL被去激活，并且锁存电路1和2返回到通过状态(through state)。此外，选择控制信号SEL转换为低电平并返回到初始状态。
作为前述操作的结果，终止伪2端口SRAM的一个循环操作。
上述现有技术的电路的缺陷在于，选择控制信号SEL从低电平到高电平的转换的定时(时间T3)非常严格。首先，要求满足从字线控制信号CPA的高电平到低电平的第一次转换(时间T2)的保持时间。当不满足保持时间时，基于A端口侧地址信号AA选择的字线被错误地激活，并且发生字线的第一次激活的故障。然后，要求满足从字线控制信号CPA的低电平到高电平的第二次转换(时间T4)的设置时间。当不满足设置时间时，基于B端口侧地址信号AB选择的字线被错误地激活，并且发生字线的第二次激活的故障。
如上所述，在现有技术中，要求设置选择控制信号SEL的切换定时，以相对于字线控制信号CPA满足设置时间和保持时间二者的定时约束。这妨碍了伪2端口SRAM的操作频率的提高促进。
在包括以这种方式伪装地操作为多个端口的单存储端口的多端口存储器中，要求放松对作为多个伪端口的单个存储器端口的操作的定时约束，从而提高伪2端口SRAM的操作频率。
以下，尽管将描述用于解决上述问题的措施，但是将被解决的其他问题和本发明的新颖特征将根据本说明书和附图的描述而变得明显。
在考虑上述环境的情况下做出本发明，并且目的在于提供多端口存储器、用于多端口存储器的存储孔以及其上加载多端口存储器的半导体器件。
根据本发明的一个实施例，提供了一种多端口存储器，其包括地址控制电路、存储阵列、数据输入-输出电路以及控制电路，其中分别通过两个端口输入第一和第二地址信号以及时钟信号以使数据的输入或输出成为可能。如下配置多端口存储器。
地址控制电路包括第一和第二锁存电路、选择电路、解码电路和字线驱动电路。已经通过一个端口输入的第一地址信号被输入至第一锁存电路，并且已经通过另一端口输入的第二地址信号被输入至选择电路。选择电路进行选择并将已经由第一锁存电路锁存的第一地址信号和已经直接输入至选择电路的第二地址信号中的一个提供给第二锁存电路。第二锁存电路将如此选择的地址信号进行锁存并输出至解码电路。来自解码电路的输出信号被提供给字线驱动电路，并且字线驱动电路基于来自解码电路的输出信号来驱动字线。
已经被选择电路选择的第一和第二地址信号中的一个被解码电路解码，从而存储阵列包括的多条字线中的一条被选择，并且字线驱动电路驱动并由此激活所选字线。数据输入-输出电路将存储阵列包括的多个存储单元中的、由如此激活的一条字线选择的存储单元设置为向其输入数据和/或从中输出数据的对象。根据本发明的实施例，还提供了用于上述多端口存储器的存储宏以及包括上述多端口存储器的半导体器件。
此外，第一、第二和其他地址信号通过多个数字位的每一个来进行配置，其线通过多条信号布线来实现，此外对这些地址信号执行锁存、选择和其他操作的第一、第二锁存器和其他锁存电路以及选择电路等是被设计为处理每个信号的多位配置的电路。这在整个说明书中都是适用的。
当简要描述时，由上述实施例带来的有利效果如下。
即，在伪装地操作为多个端口的、包括单个存储器端口的多端口存储器中，定时约束放松，因此可以提高多端口存储器的操作频率。
附图说明
图1是示出伪2端口SRAM的一个配置示例的框图。
图2是示出单端口SRAM存储单元的一个配置示例的电路图。
图3是示意性示出其上加载多端口存储器的半导体器件(LSI：大规模集成电路)的一个布局配置示例的示意图。
图4是示出根据本发明一个实施例的地址控制电路的一个配置示例的电路图。
图5是示出图4中的地址控制电路的一个操作示例的定时图。
图6是示出用于现有技术的伪2端口SRAM共有的需要解决的问题的研究的地址控制电路的一个配置示例的电路图。
图7是示出图6中的地址控制电路的一个操作示例的定时图。
图8是示出根据本发明第二实施例的时钟生成电路的一个配置示例的电路图。
图9是示出图8中的时钟生成电路的一个操作示例的定时图。
图10是示出根据本发明第三实施例的时钟生成电路的另一配置示例的电路图。
图11是示出图10中的时钟生成电路的一个操作示例的定时图。
图12是示出根据本发明第四实施例的包括伪两端口的多端口存储器的一个配置示例的框图。
图13是示出由八个晶体管配置的双端口SRAM存储单元的一个配置示例的电路图。
图14是示出通过八个晶体管配置的双端口SRAM存储单元的另一配置示例的电路图。
具体实施方式
将详细描述本发明的优选实施例。此外，在用于描述执行本发明的模式的所有附图中，相同的数字被指定给具有相同功能的元件，并且省略其重复描述。
[第一实施例]
图1是示出伪2端口SRAM(MEMU 20)的一个配置示例的框图。在伪2端口SRAM的存储单位MEMU 20中，输入A端口地址信号(端子)AA[n-1:0]、B端口地址信号AB(端子)AB[n-1:0]、时钟信号(端子)CLOCK、芯片使能信号(端子)CENA和CENB以及A端口侧数据信号(端子)DA[m：0]，并且输出B端口侧数据信号(端子)DB[m：0]。这里，“[n-1:0]”是表示多位的数字信号线的符号，并且表示从第(n-1)位到第0位的n位(n条线)的信号线。
存储单位MEMU 20包括地址控制电路(ADRCTRL)10、存储阵列(MARY)12、数据输入-输出电路(IO)13、控制电路(CTL)11等。存储阵列(MARY)12包括多个存储单元MC，它们被分别布置在沿行方向延伸的i+1字线WL0-WLi与沿列方向延伸的m+1位线对BL0/ZBL0-BLm/ZBLm之间的交叉点的附近，其中列方向与行方向相交(i和m均是一以上的整数)。每个位线对都通过传送互补信号的两条位线(例如，BL0和ZBL0)来配置。多个存储单元MC耦合至i+1字线和m+1位线对，使得一个存储单元MC耦合至一条位线和一个位线对。数据输入-输出电路(IO)13包括列选择电路(YSW)14、写驱动电路(WTD)15、感应放大器(SA)16、输入-输出缓冲器(IOB)17等。控制电路(CTL)11基于输入的时钟信号CLOCK以及芯片使能信号CENA和CENB生成各种控制信号CPCTL、SEL、TDEC、CPA、WE、SE等，并且将生成的信号提供给对应电路。
地址控制电路10包括锁存电路(ADRLATCH)6、解码电路(ADRDEC)4、字线驱动电路(WD)5等。A端口地址信号AA(n-1:0)和B端口地址信号AB(n-1：0)被输入至锁存电路(ADRLATCH)6，并且锁存电路(ADRLATCH)6基于从控制电路(CTRL)11提供的控制信号CPCTL、SEL和CPA顺序选择地址信号AA和AB，并且将如此选择的每个地址信号提供给解码电路(ADRDEC)4。解码电路(ADRDEC 4)解码提供的地址信号并且将解码结果X0-Xi输出至字线驱动电路(WD)5，并且将选择控制信号Y0-Yj输出至列选择电路(YSW)14。
包括在数据输入-输出电路(IO)13中的列选择电路(YSW)14基于选择控制信号Y0-Yi选择适当的位线对，并且指定对应的存储单元，以使得可以从写驱动电路(WTD)15或感应放大器(SA)接入存储单元。
配置存储阵列(MARY)12的多个存储单元MC均是单端口SRAM存储单元。图2是示出单端口SRAM存储单元的一个配置示例的电路图。
这里，存储单元MC是SRAM存储单元，其包括四个N沟道MOS(金属氧化物半导体)晶体管MN1-MN4以及两个P沟道MOS晶体管MP1和MP2。在N沟道MOS晶体管MN3中，栅极耦合至字线WL，源极和漏极中的一个耦合至正电极侧位线BL。在N沟道MOS晶体管MN4中，栅极耦合至自字线WL，并且源极和漏极中的一个耦合至负电极侧位线ZBL。MOS晶体管MN1和MP1以及MOS晶体管MN2和MP2分别在电源电压源VCC和地电压源VSS之间配置CMOS(互补金属氧化物半导体)反相器电路。这两个CMOS反相器电路通过将一个反相器电路的输入端子耦合至另一个反相器电路的输出端子来配置一个锁存电路。N沟道MOS晶体管MN4的源极和漏极中的另一个耦合至CMOS反相器电路(MN1，MP1)的输入端子(CMOS反相器电路(MN2，MP2)的输出端子)，并且N沟道MOS晶体管MN3的源极和漏极中的另一个耦合至CMOS反相器电路(MN2，MP2)的输入端子(CMOS反相器电路(MN1，MP1)的输出端子)。
图3是示意性示出其上加载多端口存储器的半导体器件(LSI：大规模集成电路)的布局配置示例的示意图。半导体器件30是在一个半导体芯片中形成各种逻辑电路和存储电路的LSI，其也被称为微控制器单元(MCU)、微处理器单元(MPU)、SOC(芯片上系统)等，并且例如通过使用已知的CMOSLSI制造技术(没有具体限制)形成在由硅等制成的单个半导体衬底上。图3所示的半导体器件30例如是车载LSI。尽管没有具体限制，但半导体器件30包括CPU(中央处理单元)、GPU(图像处理单元)、输入/输出单元(IOU)、中断控制器(INTC)、存储单位MEMU1-MEMU3等。半导体器件30还包括通信单元(CMU)、直接存储存取控制器单元(DMAC)、模数转换器单元(ADC)、时钟脉冲发生器电路(CPG)等。
存储单位MEMU 20是一种存储电路，其安装在LSI芯片上，并且例如通过称为存储编译器等的自动设计工具、通过使用诸如SOC等的LSI中的称为存储IP(知识产权)且安装在芯片上的设计数据等来生成。
存储单位MEMU 20用作通过在外部时钟信号CLOCK的一个循环周期中执行读操作和写操作来用作2端口存储器。此时，通过两个端口输入的地址信号AA[n-1:0]和AB[n-1:0]被地址控制电路10中的锁存电路(ADRLATCH)6锁存，并且被顺序提供给解码电路(ADRDEC)4。
将更加详细地描述地址控制电路10的配置和操作。
图4是示出地址控制电路10的一个配置示例的电路图，以及图5是示出地址控制电路10的一个操作示例的定时图。
地址控制电路10包括两个锁存电路1和2、选择电路3、解码电路4、字线驱动电路5等。两个系统的地址信号AA和AB通过两个端口(A端口和B端口)被输入至地址控制电路10，并且输出至包括所示字线WL_AA和WL_AB的字线。尽管地址信号AA和AB均通过多位进行配置，但仅示出了用于一位的电路。CPCTL、SEL和CPA表示由控制电路(CTRL)11生成的控制信号。虽然在作为图6中的研究示例示出的地址控制电路10中，地址信号AA和AB分别通过锁存电路1和2锁存一次且此后被选择电路3选择，但是在根据第一实施例的地址控制电路10中，地址信号AA被锁存电路1锁存一次且此后输入至选择电路3，同时地址信号AB被直接输入至选择电路3而不通过锁存电路。
选择电路3基于选择控制信号ESL将锁存一次的地址信号AA和直接输入至选择电路3而不通过锁存电路的地址信号AB中的一个输出至锁存电路2作为内部地址信号LTA，通过锁存电路2锁存信号LTA，然后将信号LTA提供给解码电路4。此外，省略示出说明的其他位的地址信号被输入至解码电路4，并且解码电路4解码如此提供的信号并选择多条字线中的一条。所选字线是对应于所关注地址信号的值的字线，并且被字线驱动电路5所驱动。控制信号CPA是基于其控制用于驱动字线的定时的控制信号。
在作为图6中的研究示例示出的地址控制电路10中，如参照图7所述，对输入至选择电路3的选择控制信号SEL与用于控制驱动字线的定时的控制信号CPA之间的设置时间和保持时间的定时约束是严格的，并且严格的定时约束阻碍了操作频率的提高促进。另一方面，在第一实施例中，通过在基于选择控制信号SEL进行操作的选择电路3与基于控制信号CPA驱动字线的字线驱动电路5之间插入锁存电路2，与控制信号CPA独立地处理独立的控制信号SEL，因此可以放松对设置时间和保持时间的定时约束。
从而，在包括伪装地操作为多个端口的单个存储端口的多端口存储器中，定时约束被放松，从而可以提高多端口存储器的操作频率。
将参照图5更详细地描述地址控制电路10的操作。
首先，在时间T7处，外部时钟信号CLOCK上升。从而，地址锁存控制信号CPCTL被激活，并且地址信号AA被锁存电路1锁存。
然后，在时间T8处，字线控制信号CPA被激活。此时，由于选择控制信号SEL处于低电平，所以选择电路3选择B端口侧，并且B端口侧地址信号AB被输出作为内部地址信号LTA。与该操作相关联，地址信号AB被锁存电路2锁存，锁存的地址信号AB被解码电路4解码，并且对应于地址信号AB的字线WL_AB被驱动且被字线驱动电路5激活。
这里，由于锁存电路2锁存地址信号AB，所以选择控制信号SEL被允许紧接在从时间T8开始过去了限定的保持时间之后转换为高电平。当选择控制信号SEL在时间T9处转换为高电平时，地址信号AA被提供作为内部地址信号LTA。然后，在时间T10处，字线控制信号CPA被去激活，并且字线WL_AB被去激活。此外，锁存电路2进入通过状态，并且地址信号AA经由锁存电路2输入至解码电路4。
输入地址信号AA被解码电路4解码。在时间T11处，当字线控制信号CPA被激活时，对应于地址信号AA的字线WL_AA被驱动且被字线驱动电路5激活。此外，此时，地址信号AA被锁存电路1锁存。
然后，在时间T12处，字线控制信号CPA被去激活，并且字线WL_AA被去激活。此外，锁存电路2返回到通过状态。然后，在时间T13处，地址锁存控制信号CPCTL被去激活，并且锁存电路1返回到通过状态。此外，选择控制信号SEL转换为低电平并返回到初始状态。
作为上述操作的结果，终止伪2端口SRAM的一个循环中的操作。
如上所述，在第一实施例中，足以使选择控制信号SEL分别针对字线控制信号CPA从低电平到高电平的第一次和第二次转换简单地满足设置时间和保持时间。即，在字线控制信号CPA从低电平转换为高电平(时间T8)之后，当满足预定的保持时间时，可以将选择控制信号SEL从低电平切换到高电平。在该切换定时处，在字线控制信号CPA下一次从低电平转换为高电平的时间T11之前，足以简单地满足预定设置时间。由于以这种方式显著放松了对选择控制信号SEL的切换定时的约束，所以可以提高存储单位MEMU 20的频率性能。
此外，尽管在第一实施例中，通过示例描述了伪2端口SRAM，但还可以将本发明应用于类似地在一个循环中执行多个接入操作的伪多端口存储器。在这种情况下，存储阵列(MARY)12和存储单元MC可以适当地变为其他类型的器件，并且进一步地，数据输入-输出电路(IO)13和控制电路(CTRL)11可以适当地变为用于所要求其他类型的电路。例如，存储单元MC可以从图2所示的6晶体管SRAM存储单元变为任何一种形式的存储器的存储单元，诸如电可重写非易失性存储器等、诸如另一电路配置的SRAM、DRAM(动态随机存取存储器)、ROM(只读存储器)、闪存等。
[第二实施例]
在控制电路(CTRL)11中，根据外部时钟信号CLOCK生成包括字线控制信号CPA的各种控制信号。将更加详细地描述生成字线控制信号CPA的时钟生成电路的配置示例。
图8是示出时钟生成电路50的一个配置示例的电路图。尽管时钟生成电路50构建在控制电路(CTRL)11中，但在图1中省略其图示。
时钟生成电路50包括脉冲生成电路53、RS(复位/设置)锁存器54、两个延迟电路51和52以及其他逻辑门电路(反相器和NOR电路)55-59。在图8中，“DELAY 1”和“DELAY 2”表示分别针对延迟电路51和52设置的延迟时间。
脉冲生成电路53与输入的外部时钟信号CLOCK的上升沿同步地生成单触发脉冲信号PULSE。RS锁存器54通过单触发脉冲信号PULSE进行设置，并且例如经由反相器56和57使得解码开始信号(控制信号)TDEC转换为高电平。经由延迟电路51和反相器55，解码开始信号TDEC被输入至RD锁存器54作为反馈信号BACK。RS锁存器54利用反馈信号BACK进行复位，并且使得解码开始信号TDEC转换为低电平。解码开始信号TDEC被延迟电路51延迟，并且进一步被延迟电路52延迟，从而生成延迟的解码开始信号TDEC_DELAY。解码开始信号TDEC和延迟的解码开始信号TDEC_DELAY被输入至NOR电路58和反相器59，以生成字线控制信号CPA。
将更加详细地描述时钟生成电路50的操作。
图9是示出图8中的时钟生成电路50的一个操作示例的定时图。
首先，在时间T14处，外部时钟信号CLOCK上升。外部时钟信号CLOCK的上升沿被触发，从而通过脉冲生成电路53生成单触发脉冲信号PULSE。RS锁存器54利用该单触发脉冲信号PULSE进行设置，并且解码开始信号TDEC被激活。此外，响应于上述操作，字线控制信号CPA被激活。
由于解码开始信号TDEC被提供给延迟电路51，所以反馈信号BACK在时间T15(在已经过去了被延迟电路51设置的延迟时间(Delay1)之后到来的时间)处转换为低电平。从而，在时间T16处，RS锁存器54被复位，并且解码开始信号TDEC被去激活。这里，从时间T15到时间T16的延迟是对应于三级门的相对较小的延迟量。当解码开始信号TDEC被去激活时，字线控制信号CPA也被去激活。然后，反馈信号BACK转换为高电平并且返回到初始状态。
另一方面，解码开始信号TDEC还经由延迟电路51被提供给延迟电路52。延迟的解码开始信号TDEC_DELAY在时间T17(在从解码开始信号TDEC上升的时间T14开始过去了由延迟电路51设置的延迟时间(Delay1)之后，然后在过去了由延迟电路52设置的延迟时间(Delay2)之后到来的时间)处，在解码开始信号TDEC的后面上升。此外，延迟解码开始信号TDEC_DELAY在时间T18(从解码开始信号TDEC下降的时间T16处开始过去了相同延迟时间Delay1和Delay2的总和之后到来的时间)处下降。与上述操作相关联，字线控制信号CPA也在时间T17处被激活，然后在时间T18处被去激活。
如上所述，在第二实施例中，通过仅使用外部时钟信号CLOCK的上升沿，字线控制信号CPA被激活两次。即，可以生成包括用于激活的内部时钟信号的控制信号，这在伪2端口SRAM的外部时钟信号CLOCK的一个循环中执行两次，而不利用外部时钟信号CLOCK的下降沿。
从而，放松对外部时钟信号CLOCK的高/低周期的约束，从而可以提高伪2端口SRAM的频率性能。
[第三实施例]
图10是示出时钟生成电路50的另一配置示例的电路图，以及图11是示出其一个操作示例的定时图。在图10的时钟生成电路50中，根据图8所示第二实施例的时钟生成电路50中的反相器57被变为NAND电路60，以允许单触发脉冲信号PULSE的直接输入而不通过RS锁存器54。其他配置与根据第二实施例的时钟生成电路50的配置相同。
将描述时钟生成电路50的操作。
在图11的定时图中，图9的定时图中的时间T14和时间T15之间的周期被放大示出，以详细地指示一个门的延迟(one-gate delay)，从而指示根据第二实施例的时钟生成电路50与根据第三实施例的时钟生成电路50之间的操作定时的差异。
当外部时钟信号CLOCK在时间T14处上升时，单触发脉冲信号PULSE在从时间T14开始过去了三个门的延迟时间之后转换为低电平。
在根据第二实施例的时钟生成电路50中，解码开始信号TDEC响应于该操作在过去了三个门的延迟时间之后上升。此外，在过去了延迟时间Delay1和一个门的延迟时间之后到来的时间T15处，反馈信号BACK转换为低电平。解码开始信号TDEC与该操作相关联地转换为低电平。
另一方面，在根据第三实施例的时钟生成电路50中，解码开始信号TDEC在单触发脉冲信号PULSE转换为低电平之后过去了一个门的延迟时间之后上升。此外，反馈信号BACK在比过去了延迟时间Delay1和一个门的延迟时间之后到来的时间T15早的定时处转换为低电平。解码开始信号TDEC与该操作相关联地转换为低电平。可以使解码开始信号TDEC和字线控制信号CPA(尽管在图11中省略其示图)在比由根据第二实施例的时钟生成电路50的定时早的定时处被去激活。
从而，从外部时钟信号CLOCK的上升到解码开始信号TDEC的激活的操作的加速成为可能，并且变得可以提高伪2端口SRAM的频率性能和接入时间性能。
[第四实施例]
上面已经描述了通过单端口SRAM配置存储阵列以通过地址控制电路10在外部时钟信号CLOCK的一个循环周期中执行接入两次，来伪装地操作为2端口存储器的类型的伪2端口SDRAM。由于这是使一个物理端口伪装地用作多个端口的技术，所以当存储阵列被配置为物理多端口存储阵列时，可以使得每个端口伪装地用作两个端口。
图12是示出包括两个伪端口的多端口存储器的一个配置示例的框图。多端口存储器包括2端口存储阵列(MARY)12、地址控制电路(ADRCTRLD和ADRCTRLS)10D和10S、数据输入-输出电路(IOD和IOS)13D和13S、控制电路(CTRL)11等。存储阵列(MARY)12被配置为2端口存储阵列，其中一个端口被配置为伪装地用作两个端口，另一个端口保持作为单个端口。从而，多端口存储器用作3端口存储器。
地址控制电路(ADRCTRLD)10D耦合至存储阵列(MARY)12的端口被配置为伪装地用作两个端口的一侧上的字线WLD，并且数据输入-输出电路(IOD)13D耦合至位线对BLD/ZBLD。
地址控制电路(ADRCTRLS)10S耦合至存储阵列(MARY)12的单端口侧上的字线，并且数据输入-输出电路(IOS)13S耦合至位线对BLS/ZBLS。
地址信号AA和AB、以及还有时钟信号CLOCKD和芯片使能信号CED(还包括信号CENA和CENB)被输入至多端口存储器中的端口被配置为伪装地用作两个端口的一侧。另一方面，地址信号AC、时钟信号CLOCKB、芯片使能信号CES和写使能信号WES被输入至多端口存储器的单端口侧。
一个端口被配置为伪装地用作两个端口的一侧上的地址控制电路(ADRCTRLD)10D在配置方面与图1和图4所示的地址控制电路10相同，并且包括锁存电路(ADRLATCHD)6D、解码电路(ADRDECD)4D和字线控制电路(WDD)5D。数据输入-输出电路(IOD)13D与图1所示的数据输入-输出电路(IO)13相同。控制电路(CTRL)11基于输入的时钟信号CLOCKD和芯片使能信号CED(CENA，CENB)生成各种控制信号CPCTLD、SELD、TDECD、CPAD、WED、SED等，并且将生成的控制信号提供给地址控制电路(ADRCTRLD)10D和数据输入-输出电路(IOD)13D。
单端口侧与一般的单端口存储器相同。地址控制电路(ADRCTRLS)10S包括锁存电路(ADRLATCHS)7、解码电路(ADRDECS)4S和字线驱动电路(WDS)5S，并且驱动对应于输入的地址信号AC的字线WLS。数据输入-输出电路(IOS)13S也与一般的单端口存储器的数据输入-输出电路相同。控制电路(CTRL)11基于输入的时钟信号CLOCKS、芯片使能信号CES和写使能信号WES生成各种控制信号CPCTLS、TDECS、CPAS、WES、SES等，并且将生成的控制信号提供给地址控制电路(ADRCTRLS)10S和数据输入-输出电路(IOS)13S。
在多端口存储阵列(MARY)12中，由于可以以这种方式同步操作两个端口，所以可以通过将一个端口伪装地用作两个端口的一侧与单端口侧进行组合而实现多端口配置。可以使两个端口均分别地伪装用作两个端口。这同样还适用于具有三个或更多端口的多端口存储器。
可以通过使用各种多端口存储单元来配置多端口存储阵列(MARY)12。
图13是示出双端口SRAM存储单元的一个配置示例的电路图，其是多端口存储单元的一个示例并且通过八个晶体管来进行配置。即，进一步，两个N沟道MOS晶体管MN5和MN6被添加至图2所示的单端口SRAM存储单元。字线WLA和位线对BLA/ZBLA耦合至N沟道MOS晶体管MN3和MN4。被布置为彼此对应的字线WLB和位线对BLB/ZBLB耦合至添加的N沟道MOS晶体管MN5和MN6。两个端口相互独立，并且可以使得从存储单元读取异步数据和将异步数据写入存储单元成为可能。然而，当在相同存储单元上竞争地执行数据写入操作、或者在相同存储单元上竞争地执行数据读取操作和数据写入操作时，自然执行通过已知技术进行的仲裁。
图14是示出由八个晶体管配置的双端口SRAM存储单元的另一配置示例的电路图。进一步，两个N沟道MOS晶体管MN5和MN6被添加至图2所示的单端口SRAM存储单元。字线WLA和位线对BLA/ZBLA耦合至N沟道MOS晶体管MN3和MN4。被布置为与另一端口对应的字线WLB和位线BLB耦合至添加的N沟道MOS晶体管MN5和MN6。添加的端口是只读端口。在这种情况下，数据输入-输出电路(IO)13也根据这种配置进行改变。
尽管在第一至第三实施例中假设分别伪装用作两个端口的两个端口是写端口和读端口的情况下进行了描述，但还可以通过与第四实施例一样与另一端口进行组合来使得两个读端口或两个写端口分别伪装地用作两个端口。
从而，变得可以扩展多端口存储器以具有许多端口，而不将端口的数量限于两个。
尽管如上所述基于实施例具体描述了本申请的发明人和其他人做出的发明，但不用说，本发明不限于前述实施例，而是在不背离其精神的范围内以各种方式进行变化和修改。
例如，每个框图中示出的框划分仅仅是一个示例，可以通过将一个框变为另一框(其中，一个框中的相同或所有功能被实现以和谐地与另一框的功能集成)来适当和任选地进行改变。此外，在说明书中描述且在附图中示出的信号线和电路中的正逻辑和负逻辑的选择和适当使用及其电路配置仅仅是示例，并且可以任选地变为实现相同功能的其他信号线和其他电路。

Claims (12)

1.一种多端口存储器，包括：
地址控制电路；
存储阵列；
数据输入-输出电路；以及
控制电路，
第一地址信号和第二地址信号以及时钟信号被输入以使得数据的输入和/或输出成为可能，
其中所述地址控制电路包括：第一锁存电路，所述第一地址信号被输入至所述第一锁存电路；选择电路，选择并输出来自所述第一锁存电路的输出信号或者所述第二地址信号；第二锁存电路，来自所述选择电路的输出信号被输入至所述第二锁存电路；解码电路，解码来自所述第二锁存电路的输出信号；以及字线驱动电路，基于来自所述解码电路的输出信号来驱动字线，
其中所述第一地址信号和所述第二地址信号中的、已经被所述选择电路所选择的一个地址信号被所述解码电路解码，从而选择所述存储阵列包括的多条字线中的一条，所述字线驱动电路驱动、从而激活所选字线，并且所述数据输入-输出电路将所述存储阵列包括的多个存储单元中的被激活的一条字线选择的一个存储单元设置为一对象，所述数据被输入至所述对象和/或从所述对象输出，以及
其中所述控制电路根据所述时钟信号，生成适于在所述时钟信号的每个周期激活所述字线两次的字线控制信号，
其中所述字线驱动电路在基于所述字线控制信号的定时处驱动所选字线，并且
其中所述第二锁存电路在基于所述字线控制信号的定时处锁存来自所述选择电路的输出信号。
2.根据权利要求1所述的多端口存储器，
其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及逻辑电路，
其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，
其中所述复位-设置锁存电路生成第一脉冲信号，所述第一脉冲信号利用所述单触发脉冲信号进行设置并且利用反馈信号进行复位，
其中所述第一延迟电路通过延迟所述第一脉冲信号生成所述反馈信号，
其中所述第二延迟电路通过延迟已经被所述第一延迟电路延迟的所述第一脉冲信号来生成第二脉冲信号，并且
其中所述逻辑电路根据所述第一脉冲信号和所述第二脉冲信号生成所述字线控制信号。
3.根据权利要求1所述的多端口存储器，
其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及第一逻辑电路和第二逻辑电路，
其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，
其中所述复位-设置锁存电路生成第三脉冲信号，所述第三脉冲信号利用所述单触发脉冲信号进行设置并且利用反馈信号进行复位，
其中所述第一逻辑电路根据所述单触发脉冲信号和所述第三脉冲信号生成第一脉冲信号，
其中所述第一延迟电路通过延迟所述第一脉冲信号生成所述反馈信号，
其中所述第二延迟电路通过延迟已经被所述第一延迟电路延迟的所述第一脉冲信号来生成第二脉冲信号，并且
其中所述第二逻辑电路根据所述第一脉冲信号和所述第二脉冲信号生成所述字线控制信号。
4.根据权利要求1所述的多端口存储器，
其中所述地址控制信号电路被设置为第一地址控制电路，所述解码电路被设置为第一解码电路，所述字线驱动电路被设置为第一字线驱动电路，所述时钟信号被设置为第一时钟信号，所述字线被设置为第一字线，并且除多条所述第一字线之外，所述存储阵列进一步包括多条第二字线，
其中所述多端口存储器还包括第二地址控制电路，并且第二时钟信号和第三地址信号被进一步输入至所述多端口存储器，并且
其中所述第二地址控制电路包括：第三锁存电路，与所述第二时钟信号同步地锁存所述第三地址信号；第二解码电路，解码已经被所述第三锁存电路锁存的所述第三地址信号；以及第二字线驱动电路，基于来自所述第二解码电路的输出信号选择并驱动所述存储阵列包括的所述第二字线中的一条。
5.一种存储宏，包括：多个第一地址端子，第一地址信号被输入至所述多个第一地址端子；多个第二地址端子，第二地址信号被输入至所述多个第二地址端子；以及时钟端子，时钟信号被输入至所述时钟端子，所述存储宏包括：
地址控制电路；
存储阵列；
数据输入-输出电路；以及
控制电路，
所述第一地址信号和所述第二地址信号以及所述时钟信号被输入以使数据的输入和/或输出成为可能，
其中所述地址控制电路包括：第一锁存电路，所述第一地址信号被输入至所述第一锁存电路；选择电路，选择并输出来自所述第一锁存电路的输出信号或者所述第二地址信号；第二锁存电路，来自所述选择电路的输出信号被输入至所述第二锁存电路；解码电路，解码来自所述第二锁存电路的输出信号；以及字线驱动电路，基于来自所述解码电路的输出信号来驱动字线，
其中所述第一地址信号和所述第二地址信号中的、已经被所述选择电路所选择的一个地址信号被所述解码电路解码，从而选择所述存储阵列包括的多条字线中的一条，所述字线驱动电路驱动、从而激活所选字线，并且所述数据输入-输出电路将所述存储阵列包括的多个存储单元中的被激活的一条字线选择的一个存储单元设置为一对象，所述数据被输入至所述对象和/或从所述对象输出，以及
其中所述控制电路根据所述时钟信号生成适于在所述时钟信号的每个周期激活所述字线两次的字线控制信号，
其中所述字线驱动电路在基于所述字线控制信号的定时处驱动所选字线，并且
其中所述第二锁存电路在基于所述字线控制信号的定时处锁存来自所述选择电路的输出信号。
6.根据权利要求5所述的存储宏，
其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及逻辑电路，
其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，
其中所述复位-设置锁存电路生成第一脉冲信号，所述第一脉冲信号利用所述单触发脉冲信号进行设置并且利用反馈信号进行复位，
其中所述第一延迟电路通过延迟所述第一脉冲信号生成所述反馈信号，
其中所述第二延迟电路通过延迟已经被所述第一延迟电路延迟的所述第一脉冲信号来生成第二脉冲信号，并且
其中所述逻辑电路根据所述第一脉冲信号和所述第二脉冲信号生成所述字线控制信号。
7.根据权利要求5所述的存储宏，
其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及第一逻辑电路和第二逻辑电路，
其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，
其中所述复位-设置锁存电路生成第三脉冲信号，所述第三脉冲信号利用所述单触发脉冲信号进行设置并且利用反馈信号进行复位，
其中所述第一逻辑电路根据所述单触发脉冲信号和所述第三脉冲信号生成第一脉冲信号，
其中所述第一延迟电路通过延迟所述第一脉冲信号生成所述反馈信号，
其中所述第二延迟电路通过延迟已经被所述第一延迟电路延迟的所述第一脉冲信号来生成第二脉冲信号，并且
其中所述第二逻辑电路根据所述第一脉冲信号和所述第二脉冲信号生成所述字线控制信号。
8.根据权利要求5所述的存储宏，
其中所述地址控制信号电路被设置为第一地址控制电路，所述解码电路被设置为第一解码电路，所述字线驱动电路被设置为第一字线驱动电路，所述时钟信号被设置为第一时钟信号，所述字线被设置为第一字线，并且除多条所述第一字线之外，所述存储阵列进一步包括多条第二字线，
其中所述存储宏还包括：多个第三地址端子，第三地址信号被输入至所述多个第三地址端子；以及第二时钟端子，第二时钟信号被输入至所述第二时钟端子，并且所述存储宏进一步包括第二地址控制电路，并且
其中所述第二地址控制电路包括：第三锁存电路，与所述第二时钟信号同步地锁存所述第三地址信号；第二解码电路，解码已经被所述第三锁存电路锁存的所述第三地址信号；以及第二字线驱动电路，基于来自所述第二解码电路的输出信号选择并驱动所述存储阵列包括的所述第二字线中的一条。
9.一种半导体器件，包括：
多端口存储器，包括地址控制电路、存储阵列、数据输入-输出电路和控制电路，并且第一地址信号和第二地址信号以及时钟信号被输入至所述多端口存储器，以使数据的输入和/或输出成为可能，
其中所述地址控制电路包括：第一锁存电路，所述第一地址信号被输入至所述第一锁存电路；选择电路，选择并输出来自所述第一锁存电路的输出信号或者所述第二地址信号；第二锁存电路，来自所述选择电路的输出信号被输入至所述第二锁存电路；解码电路，解码来自所述第二锁存电路的输出信号；以及字线驱动电路，基于来自所述解码电路的输出信号来驱动字线，
其中所述第一地址信号和所述第二地址信号中的、已经被所述选择电路所选择的一个地址信号被所述解码电路解码，从而选择所述存储阵列包括的多条字线中的一条，所述字线驱动电路驱动、从而激活所选字线，并且所述数据输入-输出电路将所述存储阵列包括的多个存储单元中的被激活的一条字线选择的一个存储单元设置为一对象，所述数据被输入至所述对象和/或从所述对象输出，以及
其中所述控制电路根据所述时钟信号生成适于在所述时钟信号的每个周期激活所述字线两次的字线控制信号，
其中所述字线驱动电路在基于所述字线控制信号的定时处驱动所选字线，并且
其中所述第二锁存电路在基于所述字线控制信号的定时处锁存来自所述选择电路的输出信号。
10.根据权利要求9所述的半导体器件，
其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及逻辑电路，
其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，
其中所述复位-设置锁存电路生成第一脉冲信号，所述第一脉冲信号利用所述单触发脉冲信号进行设置并且利用反馈信号进行复位，
其中所述第一延迟电路通过延迟所述第一脉冲信号生成所述反馈信号，
其中所述第二延迟电路通过延迟已经被所述第一延迟电路延迟的所述第一脉冲信号来生成第二脉冲信号，并且
其中所述逻辑电路根据所述第一脉冲信号和所述第二脉冲信号生成所述字线控制信号。
11.根据权利要求9所述的半导体器件，
其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及第一逻辑电路和第二逻辑电路，
其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，
其中所述复位-设置锁存电路生成第三脉冲信号，所述第三脉冲信号利用所述单触发脉冲信号进行设置并且利用反馈信号进行复位，
其中所述第一逻辑电路根据所述单触发脉冲信号和所述第三脉冲信号生成第一脉冲信号，
其中所述第一延迟电路通过延迟所述第一脉冲信号生成所述反馈信号，
其中所述第二延迟电路通过延迟已经被所述第一延迟电路延迟的所述第一脉冲信号来生成第二脉冲信号，并且
其中所述第二逻辑电路根据所述第一脉冲信号和所述第二脉冲信号生成所述字线控制信号。
12.根据权利要求9所述的半导体器件，
其中所述地址控制信号电路被设置为第一地址控制电路，所述解码电路被设置为第一解码电路，所述字线驱动电路被设置为第一字线驱动电路，所述时钟信号被设置为第一时钟信号，所述字线被设置为第一字线，并且除多条所述第一字线之外，所述存储阵列进一步包括多条第二字线，
其中所述多端口存储器还包括第二地址控制电路，并且第二时钟信号和第三地址信号被进一步输入至所述多端口存储器，并且
其中所述第二地址控制电路包括：第三锁存电路，与所述第二时钟信号同步地锁存所述第三地址信号；第二解码电路，解码已经被所述第三锁存电路锁存的所述第三地址信号；以及第二字线驱动电路，基于来自所述第二解码电路的输出信号选择并驱动所述存储阵列包括的所述第二字线中的一条。
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