TWI732878B - 多埠記憶體、記憶體巨集及半導體裝置 - Google Patents

多埠記憶體、記憶體巨集及半導體裝置 Download PDF

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Abstract

本發明之課題為針對虛擬多埠記憶體放寬時序條件而提升其工作頻率。 解決手段為：虛擬多埠記憶體係具備位址控制電路、記憶體陣列、資料輸入輸出電路及控制電路，並且從2個埠分別輸入第1及第2位址以及時脈。位址控制電路係具備第1及第2鎖定電路、選擇電路、解碼電路及字元線驅動電路。來自其中一個埠的第1位址被輸入到第1鎖定電路，來自另一個埠的第2位址被輸入到選擇電路。選擇電路會選擇被鎖定到第1鎖定電路的第1位址與被直接輸入的第2位址之任一者，然後第2鎖定電路會將所選擇的位址訊號鎖定再輸出到解碼電路。字元線驅動電路係基於解碼電路的輸出而驅動字元線。

Description

多埠記憶體、記憶體巨集及半導體裝置
本發明係關於多埠記憶體、記憶體巨集及半導體裝置，特別是可適用於包含使物理上對1個埠的存取顯示為對2個埠的存取之虛擬2埠的多埠記憶體、用於此種多埠記憶體的記憶體巨集及載置該記憶體巨集的半導體裝置。
使用單埠SRAM(Static Random Access Memory)的記憶體巨集，並且以虛擬方式執行2埠SRAM之功能的虛擬2埠SRAM主要在影像處理方面受到廣泛使用。此為在1循環中使單埠SRAM連續動作2次(首先是讀取動作，再來是寫入動作)，而執行2埠SRAM的功能者。由於這個虛擬2埠SRAM可就記憶體胞使用比2埠SR AM的記憶體胞還小的單埠SRAM的記憶體胞，因此面積效率較佳。另外，由於虛擬2埠SRAM的內部電路會以2倍速動作，因此必須提升動作頻率的速度。
在專利文獻1及2，揭示虛擬2埠SRAM的具體電路。在專利文獻1所記載的虛擬2埠SRAM，1個埠的讀取位址(355)與另1個埠的寫入位址(365)會分別由2個位址暫存器(311及310)擷取，然後由位址多工器(315)選擇其中之一，再供給到列解碼器(316)及行解碼器(325)(參考同一文獻的Fig. 3)。
在專利文獻2所記載的虛擬2埠SRAM，從讀取埠及寫入埠輸入的位址會分別由讀取埠位址鎖定器(101)及寫入埠位址鎖定器(102)擷取，由多工器(104)選擇，再供給到預先解碼器(106)(參考同一文獻的Fig. 1)。 [先前技術文獻] [專利文獻]
[專利文獻1]美國專利申請公開第2003/0081449號說明書 [專利文獻2]美國專利申請公開第2009/0231937號說明書
[發明所欲解決的課題] 本發明者針對專利文獻1及2討論的結果，發現有以下的新課題。
虛擬2埠SRAM係包含單埠SRAM的記憶體區塊、具有2個位址輸入埠的位址控制電路、資料輸入輸出電路及控制電路而構成。在記憶體區塊中朝行方向延伸的複數條字元線與朝列方向延伸的複數條位元線對(或複數條位元線)交叉的部分，配置著單埠SRAM的記憶體胞。位址控制電路會將從2個埠輸入的2系統之位址訊號分別解碼再選擇對應的字元線加以驅動。連接到所選擇･驅動的字元線之記憶體胞係可從資料輸入輸出電路存取。為了在1時脈循環中進行讀取動作與寫入動作等2次的存取，資料輸入輸出電路會將從2個埠輸入的2系統之位址訊號暫時鎖定，然後依序供給到位址解碼器。
圖6為表示用於討論專利文獻1及2等所記載之習知虛擬2埠SRAM的共通課題之位址控制電路的構成例之電路圖，圖7為表示其動作的時序圖。
位址控制電路10係具備2個鎖定電路1與2、選擇電路3、解碼電路4及字元線驅動電路5，從2個埠(A埠與B埠)輸入2系統的位址訊號AA與AB，然後輸出包含例示的WL_AA與WL_AB的字元線。雖然位址訊號AA與AB由複數位元構成，但各者僅有1位元分量的電路被顯示。CPCTL、SEL及CPA為由控制電路生成的控制訊號。位址訊號AA與AB係同步於CPCTL而且被分別鎖定在鎖定電路1與2。選擇電路3可如例示由2個時脈反相器與1個反相器構成，並且基於控制訊號SEL， 將位址訊號AA與AB中的任一方作為LTA供給到解碼電路4。對解碼電路4也輸入省略圖示的其他位元之位址訊號，將其解碼並且從複數條字元線中選擇1條。所選擇的字元線為對應位址訊號之値的字元線，並且由字元線驅動電路5驅動。控制訊號CPA為控制驅動字元線的時序之控制訊號。
引用圖7說明其動作。A埠為寫入埠，B埠為讀取埠，在B埠的讀取動作後執行A埠的寫入動作。
首先在時刻T0，外部時脈CLOCK上升。藉此，位址鎖定控制訊號CPCTL被活化，位址訊號AA與AB被分別鎖定在鎖定電路1與2。然後，在時刻T1，字元線控制訊號CPA被活化。此時，選擇訊號SEL為Low位準，選擇電路3會選擇B埠側的位址訊號，對內部位址訊號LTA輸出B埠側的位址訊號AB。藉此，解碼電路4會選擇對應位址訊號AB所顯示之位址的字元線，而且對應的字元線WL_AB會由字元線驅動電路5驅動而活化。然後，在時刻T2，字元線控制訊號CPA會被去活化，使字元線WL_AB被去活化。
然後，在時刻T3，選擇訊號SEL變成High位準。藉此，選擇電路3會選擇A埠側的位址訊號。因為對內部位址訊號LTA輸出A埠側的位址訊號AA，所以解碼電路4會選擇對應位址訊號AA的位址之字元線。然後，在時刻T4，字元線控制訊號CPA被活化，對應位址訊號AA的字元線WL_AA會由字元線驅動電路5驅動而活化。然後，在時刻T5，字元線控制訊號CPA被去活化，使字元線WL_AA去活化。
然後，在時刻T6，位址鎖定控制訊號CPCTL被去活化，鎖定電路1與2返回通過狀態。又，選擇訊號SEL變成Low位準而返回初始狀態。
以上，虛擬2埠SRAM的1循環之動作結束。
這種習知電路的問題點為選擇訊號SEL從Low位準朝向High位準改變(時刻T3)之時序過於嚴格。首先，必須符合相對於字元線控制訊號CPA第1次從High位準朝向Low位準改變(時刻T2)的保持時間。若未符合該保持時間，則在第1次的字元線活化時，參考A埠側的位址訊號AA之字元線會誤活化導致誤動作。然後，還必須符合相對於字元線控制訊號CPA第2次從Low位準朝向High位準改變(時刻T4)的建立時間。若未符合該建立時間，在第2次的字元線活化時，參考B埠側的位址訊號AB之字元線會誤活化導致誤動作。
如上述，在習知技術中，選擇訊號SEL的切換時序必須符合相對於字元線控制訊號CPA的建立時間及保持時間之兩方的時序條件。如此一來會妨礙虛擬2埠SRAM的工作頻率提升。
如此一來，就具備虛擬上以複數個埠動作的單一記憶體埠之多埠記憶體，為了提升其工作頻率，必須放寬作為虛擬複數埠的前述動作之時序條件。
以下說明為了解決這個課題所使用的手段，但其他課題與新穎特徴可從本說明書的記述及附加圖示加以闡明。 [用於解決課題的手段]
若依照一實施的形態，則如下述。
也就是說，本發明為一種多埠記憶體，其具備：位址控制電路；記憶體陣列；資料輸入輸出電路；及控制電路，並且分別從2個埠輸入第1及第2位址訊號以及時脈訊號，而可輸入或輸出資料，該多埠記憶體構成如下。
位址控制電路係具備：第1及第2鎖定電路；選擇電路；解碼電路；及字元線驅動電路。來自一埠的第1位址訊號被輸入到第1鎖定電路，來自另一埠的第2位址訊號被輸入到選擇電路。選擇電路選擇被鎖定到第1鎖定電路的第1位址訊號與被直接輸入的第2位址訊號之任一者再供給到第2鎖定電路。第2鎖定電路將所選擇的任一位址訊號鎖定再輸出到解碼電路。解碼電路的輸出會連接到字元線驅動電路，字元線驅動電路會基於解碼電路的輸出而驅動字元線。
藉由將第1及第2位址訊號中由選擇電路所選擇的任一位址訊號利用解碼電路解碼，而選擇記憶體陣列所具有的複數條字元線中的1條字元線，將所選擇的字元線藉由字元線驅動電路驅動而活化。資料輸入輸出電路將記憶體陣列所具有的複數個記憶體胞中由被活化的前述1條字元線所選擇的記憶體胞設成資料的輸入或輸出的對象。
尚且，第1、第2等位址訊號由複數個數位位元構成，以複數條訊號配線安裝，將該等位址訊號鎖定、選擇等的第1、第2等鎖定電路及選擇電路等也為對應複數位元構成的電路。以上說明適用於整篇本說明書。 [發明之效果]
若要簡單說明由前述一實施形態所得的效果，則如下述。
也就是說，在具備虛擬上作為複數個埠動作的單一記憶體埠之多埠記憶體， 可放寬時序條件而提升其工作頻率。
以下詳細敘述實施形態。尚且，在用於說明實施發明所用的形態之全圖，對於具有相同功能的要素附加相同符號，而省略重覆說明。
[實施型態1] 圖1為表示虛擬2埠SRAM(MEMU20)之構成例的方塊圖。就虛擬2埠SRAM的記憶體單元MEMU20，輸入A埠的位址訊號(端子)AA[n-1：0]、B埠的位址訊號AB(端子)[n-1：0]、時脈訊號(端子)CLOCK、晶片允許訊號(端子)CENA與CENB及A埠側的資料訊號(端子)DA[m：0]，輸出B埠側的資料訊號(端子)DB[m：0]。在此，「[n-1：0]」為表示複數位元的數位訊號線之標記，代表從n-1位元到0位元為止的n位元(n條)的訊號線。
記憶體單元MEMU20係具備：位址控制電路(ADRCTRL)10；記憶體陣列(MA RY)12；資料輸入輸出電路(IO)13；及控制電路(CTRL)11。記憶體陣列(MARY)係具備：朝行方向延伸的i+1條字元線WL0~WLi；朝與行方向交叉的列方向延伸的m+1個位元線對BL0/ZBL0~BLm/ZBLm；及配置在i+1條字元線與m+1個位元線對的交叉點附近的複數個記憶體胞MC(i、m為1以上的整數)。各位元線對係由傳送相補訊號的2條位元線(例如BL0與ZBL0)所構成。複數個記憶體胞MC係以1個記憶體胞MC被結合到1條字元線與1個資料線對的方式，而連接到i+1條字元線與m+1個位元線對。資料輸入輸出部(IO)13係具備：列選擇電路(YSW)14；寫入驅動電路(WTD)15；感測放大器(SA)16；及輸入輸出緩衝器(IOB)17。控制電路(CTRL)11係基於所輸入的時脈訊號CLOCK與晶片允許訊號CENA、CENB，而生成各種控制訊號CPCTL、SEL、TDEC、CPA、WE、SE等而加以供給。
位址控制電路10係具備：鎖定電路(ADRLATCH)6；解碼電路(ADRDEC)4；及字元線驅動電路(WD)5。在鎖定電路(ADRLATCH)6，輸入A埠的位址訊號AA [n-1：0]與B埠的位址訊號AB[n-1：0]，再基於從控制電路(CTRL)11供給的控制訊號、CPCTL、SEL及CPA，依序選擇位址訊號AA與AB，供給到解碼電路(ADRD EC)4。解碼電路(ADRDEC)4將所供給的位址解碼，而輸出字元線側的解碼結果X0~Xi與列選擇電路(YSW)14的選擇控制訊號Y0~Yj。
資料輸入輸出部(IO)13內的列選擇電路(YSW)14係設成由選擇控制訊號Y0~ Yj選擇適當的位元線對再指定對應的記憶體胞，然後可藉由寫入驅動電路(WT D)15或感測放大器(SA)16存取。
構成記憶體陣列(MARY)12的複數個記憶體胞MC為單埠的SRAM記憶體胞。圖2為表示其構成例的電路圖。
記憶體胞MC在此為具備4個N通道MOS(Metal Oxide Semiconductor)電晶體MN1~MN4與2個P通道MOS電晶體MP1、MP2的SRAM記憶體胞。MN3係閘極連接到字元線WL，源極･汲極的一方連接到正極側的位元線BL。MN4係閘極連接到WL，源極･汲極的一方連接到負極側的位元線ZBL。MN1、MP1與MN2、MP2分別在電源電壓VCC與接地電壓VSS之間構成CMOS(Complementary Metal Oxid e Semiconductor)反相器電路。這2個CMOS反相器電路係藉由一方的輸入連接到另一方的輸出而構成鎖定電路。MN4的源極･汲極之另一方連接到CMOS反相器電路(MN1、MP1)的輸入(CMOS反相器電路(MN2、MP2)的輸出)，MN3的源極･汲極之另一方連接到CMOS反相器電路(MN2、MP2)的輸入(CMOS反相器電路(MN1、MP1)的輸出)。
圖3為示意表示載置多埠記憶體的半導體裝置(LSI：Large Scale Integration circuit)之配置構成例的説明圖。半導體裝置30為在1個半導體晶片內形成各種邏輯電路與記憶體電路的LSI，被稱為巨集控制器單元(MCU)、微處理器單元(MP U)、SOC(System On a Chip)等，而且並未有特別制限，例如可使用公知的CMOSLS I之製造技術，而形成於二氧化矽等單一半導體基板上。圖3所示的半導體裝置30為例如車載用LSI。半導體裝置30並未有特別限制，例如可包含CPU(Central Pro cessing Unit)、GPU(Graphics Processing Unit)、輸入輸出單元(IOU：Input/Output Unit)、中斷控制器(INTC：Interrupt Controller)及記憶體單元MEMU1~3而構成。半導體裝置30也可另外包含通信單元(CMU：Communication Unit)、直接記憶體存取控制器單元(DMAC：Direct Memory Access Controller)、類比/數位變換單元(ADC：Analog to Digital Convertor)及時脈發生電路(CPG：Clock Pulse generator)等。
記憶體單元MEMU20為被安裝在LSI晶片的記憶體電路，在SOC等LSI，例如使用被稱為記憶體IP(Intellectual Property)等的設計資料，以被稱為記憶體編輯器等的自動設計工具生成，再安裝晶片。
記憶體單元MEMU20係藉由在外部時脈亦即CLOCK的1循環期間進行讀取動作與寫入動作兩者，而發揮2埠記憶體的功能。此時，從2個埠輸入的位址訊號AA[n-1：0]與AB[n-1：0]係在位址控制電路10被鎖定到鎖定電路(ADRLATCH) 6，再依序供給到解碼電路(ADRDEC)4。
以下將更詳細說明位址控制電路10的構成與動作。
圖4為表示位址控制電路10之構成例的電路圖，圖5為表示其動作的時序圖。
位址控制電路10係具備2個鎖定電路1與2、選擇電路3、解碼電路4及字元線驅動電路5，從2個埠(A埠與B埠)輸入2系統的位址訊號AA與AB，並且輸出包含例示的WL_AA與WL_AB的字元線。位址訊號AA與AB係由複數位元所構成，但各者僅有1位元分量的電路被顯示。CPCTL、SEL及CPA為在控制電路(CTRL)11所生成的控制訊號。相較於在圖6所示的檢討例之位址控制電路10，位址訊號AA與AB在鎖定電路1與2被分別暫時鎖定後，再由選擇電路3選擇，在本實施形態1的位址控制電路10，位址訊號AA在鎖定電路1被暫時鎖定後，再輸入選擇電路3， 而位址訊號AB不經由鎖定電路即被輸入到選擇電路3。
選擇電路3係基於控制訊號SEL，將暫時鎖定的位址訊號AA與不經由鎖定電路的位址訊號AB之其中一者作為LTA再輸出到鎖定電路2，在鎖定電路2鎖定之後，再供給到解碼電路4。對解碼電路4也輸入圖示被省略的其他位元之位址訊號，將其解碼再選擇複數條字元線的其中1條。所選擇的字元線為對應位址訊號之値的字元線，再由字元線驅動電路5所驅動。控制訊號CPA為控制驅動字元線的時序之控制訊號。
在圖6所示的檢討例之位址控制電路10，如同引用圖7所説明，選擇電路3的選擇訊號SEL與控制驅動字元線之時序的控制訊號CPA之間的建立時間與保持時間必須遵守嚴格的時序條件，而不利於謀求工作頻率的提升。對此，在本實施形態1，藉由在選擇電路3的選擇訊號SEL與驅動字元線之控制訊號CPA之間插入鎖定電路2而分離，而可放寬時序條件。
對此，在具備虛擬上作為複數個埠而動作的單一記憶體埠之多埠記憶體，時序條件會被放寬，而可提升其工作頻率。
對於位址控制電路10的動作，引用圖5更詳細説明。
首先，在時刻T7，外部時脈CLOCK會上升。藉此，位址鎖定控制訊號CPCTL會被活化，位址訊號AA會被鎖定在鎖定電路1。
然後，在時刻T8，字元線控制訊號CPA會被活化。此時，選擇訊號SEL為Low位準，因此選擇電路3會選擇B埠側，在內部位址訊號LTA，B埠側的位址訊號AB會被輸出。如此一來，在鎖定電路2，位址訊號AB會被鎖定，所鎖定的位址訊號AB會由解碼電路4解碼，對應的字元線WL_AB會由字元線驅動電路5驅動而活化。
在此，由於鎖定電路2將位址訊號AB鎖定，因此選擇訊號SEL從時刻T8經過規定的滯留時間之後，可立即變成High位準。在時刻T9，選擇訊號SEL變成High位準的話，在內部位址訊號LTA，位址訊號AA會被供給。然後，在時刻T10，字元線控制訊號CPA被去活化，字元線WL_AB被去活化。又，鎖定電路2成為通過狀態，經由鎖定電路2，位址訊號AA會被輸入到解碼電路4。
所輸入的位址訊號AA係由解碼電路4解碼，在時刻T11，字元線控制訊號CPA被活化的話，對應的字元線WL_AA會由字元線驅動電路5驅動而活化。又，此時，在鎖定電路1，位址訊號AA會被鎖定。
然後，在時刻T12，字元線控制訊號CPA被去活化，字元線WL_AA被去活化。又，鎖定電路1會返回通過狀態。然後，在時刻T13，位址鎖定控制訊號CPCTL被去活化，鎖定電路1會返回通過狀態。又，選擇控制訊號SEL變成Low位準而返回初始狀態。
以上，虛擬2埠SRAM的1循環之動作結束。
如以上所説明，在本實施形態1，選擇控制訊號SEL對於字元線控制訊號CPA從Low位準朝向High位準的第1次及第2次的改變，只要分別符合建立時間與保持時間即可。也就是說，選擇控制訊號SEL在字元線控制訊號CPA從Low位準變成High位準(時刻T8)之後，只要符合既定的保持時間，即可立即從Low位準切換到High位準，此切換時序對於之後字元線控制訊號CPA從Low位準變成High位準的時刻T11，只要符合既定的建立時間即可。如此一來，由於選擇控制訊號SEL的切換時序之條件會大幅放寬，因而可使記憶體單元MEMU20的頻率性能提升。
尚且，在本實施形態1，雖然以虛擬2埠SRAM作為一例説明，但也可套用於在1循環期間內進行複數次存取的虛擬多埠記憶體。記憶體陣列(MARY)12與記憶體胞MC可依照進一步的需要，而適當變更資料輸入輸出電路(IO)13與控制電路(CTRL)11。例如，記憶體胞MC可從圖2所例示的6個電晶體之SRAM記憶體胞， 變更成其他電路構成的SRAM、DRAM(Dynamic Random Access Memory)、ROM (Read Only Memory)、快閃記憶體等電子可改寫式非揮發性記憶體等任何形態的記憶體之記憶體胞。
[實施型態2] 欲開始字元線控制訊號CPA的各種控制訊號係於控制電路(CTRL)11從外部時脈訊號CLOCK生成。針對生成字元線控制訊號CPA的時脈生成電路之構成例， 將進一步詳細説明。
圖8為表示時脈生成電路50之一構成例的電路圖。時脈生成電路50係安裝在控制電路(CTRL)11內部，但在圖1省略圖示。
時脈生成電路50係由脈衝生成電路53與RS(Reset/Set)鎖定器54、2個延遲電路51與52、以及其他邏輯閘極電路55~59所構成。圖中的「DELAY1」與「DELAY2」係分別表示由延遲電路51與52設定的延遲時間。
脈衝生成電路53係同步於所輸入的外部時脈CLOCK之上升邊緣而生成單擊脈衝PULSE。RS鎖定器54係由單擊脈衝PULSE設定，例如經由反相器56與57而將解碼起動訊號TDEC變成High位準。解碼起動訊號TDEC係經由延遲電路51與反相器55作為回授訊號BACK被輸入到RS鎖定器54。RS鎖定器54係由回授訊號BACK重設，再將解碼起動訊號TDEC變成Low位準。解碼起動訊號TDEC係經過延遲電路51延遲後再經過延遲電路52延遲，而生成被延遲的解碼起動訊號TDEC _DELAY。將解碼起動訊號TDEC與被延遲的解碼起動訊號TDEC_DELAY輸入到NOR58與反相器59，再生成字元線控制訊號CPA。
針對時脈生成電路50的動作進一步詳細説明。
圖9為表示圖8的時脈生成電路50之動作的時序圖。
首先，在時刻T14，外部時脈CLOCK會上升。激發這個上升邊緣而在脈衝生成電路53生成單擊脈衝PULSE。藉由這個單擊脈衝PULSE，而設定RS鎖定器5 4，並且使解碼起動訊號TDEC活化。藉此字元線控制訊號CPA也被活化。
由於解碼起動訊號TDEC被供給到延遲電路51，因此在延遲電路1的延遲時間(Delay1)後的時刻T15，回授訊號BACK會變成Low位準。藉此，RS鎖定器54會被重設，在時刻T16，解碼起動訊號TDEC會被去活化。在此，從時刻T15到時刻T16為閘極3段分量的較小延遲。解碼起動訊號TDEC被去活化的話，字元線控制訊號CPA也會被去活化。然後，回授訊號BACK會變成High位準而返回初始狀態。
另外，解碼起動訊號TDEC經由延遲電路51也會被供給到延遲電路52。被延遲的解碼起動訊號TDEC_DELAY在從解碼起動訊號TDEC上升的時刻T14於延遲電路1經過延遲時間(Delay1)後，再於延遲電路2經過延遲時間(Delay2)的時刻T17，晚於解碼起動訊號TDEC而上升。又，在從解碼起動訊號TDEC下降的時刻T16經過相同延遲時間Delay1與Delay2之和的時刻T18會下降。藉此，字元線控制訊號CPA也會在時刻T17被活化，然後在時刻T18被去活化。
如以上所説明，在本實施形態2，僅利用外部時脈CLOCK的上升邊緣，即可使字元線控制訊號CPA經過2次活化。也就是說，不利用外部時脈訊號CLOCK的下降邊緣，即可在虛擬2埠SRAM生成欲開始對於外部時脈訊號CLOCK的1循環為必要的2次內部時脈訊號之控制訊號。
藉此，外部時脈訊號CLOCK的High/Low期間之條件被放寬，而可提升虛擬2埠SRAM的頻率性能。
[實施型態3] 圖10為表示時脈生成電路50之其他構成例的電路圖，圖11為表示其動作的時序圖。在圖10的時脈生成電路50，將圖8所示的實施形態2之時脈生成電路50的反相器57變更成NAND60，不經由RS鎖定器54即直接輸入單擊脈衝訊號PULS E。其他構成與實施形態2的時脈生成電路50相同。
針對時脈生成電路50的動作進行説明。
在圖11的時序圖，放大從圖9的時序圖之時刻T14到T15的期間，詳細表示到1個閘極延遲的程度，並且表示實施形態2的時脈生成電路50與本實施形態3之時脈生成電路50的動作時序之差異。
將外部時脈訊號CLOCK的上升設為時刻T14的話，在該3個閘極延遲後，單擊脈衝PULSE會變成Low位準。
在實施形態2的時脈生成電路50，如此一來，在3個閘極延遲後，解碼起動訊號TDEC會上升。然後，在延遲時間Delay1與1個閘極延遲之後的時刻T15，回授訊號BACK會變成Low位準。藉此，解碼起動訊號TDEC會變成Low位準。
另外，在本實施形態3的時脈生成電路50，在單擊脈衝PULSE變成Low位準的1個閘極延遲後，解碼起動訊號TDEC會上升。然後，在比延遲時間Delay1與1個閘極延遲之後的時刻T15更早的時序，回授訊號BACK會變成Low位準。藉此，解碼起動訊號TDEC會變成Low位準。如此一來，在比實施形態2的時脈生成電路50更早的時序，即可使解碼起動訊號TDEC及在圖11省略的字元線控制訊號CP A改變。
如此一來，可加速從外部時脈訊號CLOCK的上升邊緣到解碼起動訊號TDE C的活化為止，而可提升虛擬2埠SRAM的頻率性能及存取時間性能。
[實施型態4] 以上說明虛擬2埠SRAM，其藉由將記憶體陣列設成單埠SRAM，並且藉由位址控制電路10在外部時脈訊號CLOCK的1循環之期間內進行2次存取，而在虛擬上作為2埠記憶體動作。此技術為將物理上的1埠作為虛擬上複數個埠而發揮功能的技術，因此將記憶體陣列設成物理上的多埠時，可將各埠分別進一步虛擬2埠化。
圖12為表示包含虛擬2埠的多埠記憶體之構成例的方塊圖。多埠記憶體係具備2埠的記憶體陣列(MARY)12、位址控制電路(ADRCTRLD與ADRCTRLS)10D與10S、資料輸入輸出電路(IOD與IOS)13D與13S及控制電路(CTRL)11。記憶體陣列(MARY)12係設成2埠，其中一個埠經虛擬2埠化，另一個埠維持單埠。藉此，多埠記憶體係發揮3埠記憶體的功能。
在記憶體陣列(MARY)12的經虛擬2埠化之側的字元線WLD，連接著位址控制電路(ADRCTRLD)10D，在位元線對BLD/ZBLD，連接著資料輸入輸出電路(IO D)13D。
在記憶體陣列(MARY)12的單埠側之字元線WLS，連接著位址控制電路(AD RCTRLS)10S，在位元線對BLS/ZBLS，連接著資料輸入輸出電路(IOS)13S。
在多埠記憶體的經虛擬2埠化之側，輸入位址訊號AA與AB，並且輸入時脈訊號CLOCKD及晶片允許CED(包含CENA、CENB)。另外，在單埠側，輸入位址訊號AC與時脈訊號CLOCKS、晶片允許CES及寫入允許訊號WES。
虛擬2埠化之側的位址控制電路(ADRCTRLD)10D係與圖1及圖4所示的位址控制電路10相同，具備鎖定電路(ADRLATCHD)6D、解碼電路(ADRDECD)4D及字元線驅動電路(WDD)5D。資料輸入輸出部(IOD)13D係與圖1所示的資料輸入輸出部(IO)13相同。控制電路(CTRL)11係基於所輸入的時脈訊號CLOCKD與晶片允許訊號CED(CENA、CENB)，而生成各種控制訊號CPCTLD、SELD、TDEC D、CPAD、WED、SED等，並且供給到位址控制電路(ADRCTRLD)10D與資料輸入輸出部(IOD)13D。
單埠側係與通常的單埠記憶體相同。位址控制電路(ADRCTRLS)10S係具備鎖定電路(ADRLATCHS)7、解碼電路(ADRDECS)4S及字元線驅動電路(WDS)5 S，並且驅動對應所輸入的位址訊號AC之字元線WLS。資料輸入電路(IOS)13S也與通常的單埠記憶體之資料輸入輸出電路相同。控制電路(CTRL)11係基於所輸入的時脈訊號CLOCKS、晶片允許訊號CES及寫入允許訊號WES，而生成各種控制訊號CPCTLS、TDECS、CPAS、WES、SES等，並且供給到位址控制電路(ADRCTRLS)10S與資料輸入輸出部IOS)13S。
如此一來，在多埠的記憶體陣列(MARY)12，可使2個埠非同步動作，因而可實現組合虛擬2埠化之側與單埠側。也可將2個埠皆虛擬2埠化。對於3埠以上的多埠亦相同。
多埠的記憶體陣列(MARY)12係可構成為使用各種多埠記憶體胞。
圖13為表示作為一例的雙埠的SRAM記憶體胞之由8個電晶體構成之一構成例的電路圖。對於圖2所示的單埠之SRAM記憶體胞，另外追加2個N通道MOS電晶體MN5及MN6。將連接到MN3與MN4的字元線設成WLA、將位元線對設成BLA/ZBLB，並且對所追加的MN5與MN6，連接對應另一個埠的字元線WLB與位元線對BLB/ZBLB。2個埠彼此獨立，而可進行非同步的讀取與寫入。然而，若對於相同記憶體胞產生寫入競合，或是產生寫入與讀取競合的情況，則需要採用公知的技術進行調停。
圖14為表示雙埠的SRAM記憶體胞的由8個電晶體構成之另一構成例的電路圖。對於圖2所示的單埠之SRAM記憶體胞，另外追加2個N通道MOS電晶體MN5及MN6。將連接到MN3及MN4的字元線設成WLA、將位元線對設成BLA/ZBLB， 對所追加的MN5與MN6，連接對應另外一個埠的字元線WLB與位元線BLB。所追加的埠為讀取専用埠。在這個情況下，資料輸入輸出部(IO)13也必須為此而變更。
在實施形態1~3，將被虛擬2埠化的2個埠設成寫入埠與讀取埠進行説明，但也可如實施形態4所示藉由與其他埠組合，而將2個讀取埠或2個寫入埠進行虛擬2埠化。
藉此，多埠記憶體的埠數不限於2埠，可擴張成多個埠。
以上針對由本發明者完成的發明基於實施形態而具體説明，但本發明不限定於此，只要在不脫離本發明的要旨之範圍，即可進行各種變更。
例如，方塊圖所示的方塊分割僅為一例，變更成將1個方塊的一部分或全部功能與其他方塊的功能一體執行的其他方塊等而執行之變更係可適當地任意進行。又，說明書本文及圖面所示的訊號線或電路的正邏輯與負邏輯之分別運用與電路構成僅表示一例，可任意變更成執行相同功能的其他訊號與其他電路。
1、2‧‧‧鎖定電路(LATCH) 3‧‧‧選擇電路 4‧‧‧解碼電路(ADRDEC；ADRDECD,ADRDECS) 5‧‧‧字元線驅動電路(WD；WDD,WDS) 6、7‧‧‧鎖定電路(ADRLATCH；ADRLACHD,ADRLATCHS) 10‧‧‧位址控制電路 11‧‧‧控制電路(CTRL) 12‧‧‧記憶體陣列(MARY) 13‧‧‧資料輸入輸出電路(IO；IOD,IOS) 14‧‧‧Y開關(YSW) 15‧‧‧寫入驅動電路(WTD) 16‧‧‧感測放大器(SA) 17‧‧‧輸入輸出緩衝器(IOB) 20‧‧‧多埠記憶體(MEMU)、記憶體巨集 30‧‧‧半導體裝置(LSI) 50‧‧‧時脈生成電路 51、52‧‧‧延遲電路(DELAY1,DELAY2) 53‧‧‧脈衝生成電路 54‧‧‧RS(Reset/Set)鎖定器 55、56、57、59‧‧‧反向器 58‧‧‧NOR 60‧‧‧NAND AA[n-1：0]‧‧‧A埠的位址訊號(端子) AB[n-1：0]‧‧‧B埠的位址訊號(端子) AC‧‧‧C埠的位址訊號(端子) BL/ZBL、BLD/ZBLD、BLS/ZBLS‧‧‧位元線對 CLOCK、CLOCKED、CLOCKS‧‧‧時脈訊號(端子) CENA、CENB、CED、CES‧‧‧晶片允許訊號(端子) CPA、CPAD、CPAS‧‧‧字元線控制訊號 CPCTL、CPCTLD、CPCTLS‧‧‧位址鎖定控制訊號 DA[m：0]、DB[m：0]‧‧‧資料訊號(端子) LTA‧‧‧內部位址訊號 MC‧‧‧記憶體胞 SE、SED、SES‧‧‧感測放大器允許訊號 SEL‧‧‧選擇控制訊號 TDEC、TDECA、TDECS‧‧‧解碼啟動訊號 WL、WL_AA、WL_AB‧‧‧字元線 WE、WED、WES‧‧‧寫入允許訊號
【圖1】圖1為表示虛擬2埠SRAM之構成例的方塊圖。 【圖2】圖2為表示單埠的SRAM記憶體胞之構成例的電路圖。 【圖3】圖3為示意表示載置多埠記憶體的半導體裝置(LSI：Large Scale Inte gration circuit)之配置構成例的說明圖。 【圖4】圖4為表示實施型態1的位址控制電路之構成例的電路圖。 【圖5】圖5為表示圖4的位址控制電路之動作的時序圖。 【圖6】圖6為表示用於討論習知的虛擬2埠SRAM之共通課題的位址控制電路之構成例的電路圖。 【圖7】圖7為表示圖6的位址控制電路之動作的時序圖。 【圖8】圖8為表示時脈生成電路之一構成例的電路圖。 【圖9】圖9為表示圖8的時脈生成電路之動作的時序圖。 【圖10】圖10為表示時脈生成電路之其他構成例的電路圖。 【圖11】圖11為表示圖10的時脈生成電路之動作的時序圖。 【圖12】圖12為表示包含虛擬2埠的多埠記憶體之構成例的方塊圖。 【圖13】圖13為表示雙埠SRAM記憶體胞的8電晶體之一構成例的電路圖。 【圖14】圖14為表示雙埠SRAM記憶體胞的8電晶體之另一構成例的電路圖。
1、2‧‧‧鎖定電路(LATCH)
3‧‧‧選擇電路
4‧‧‧解碼電路(ADRDEC；ADRDECD,ADRDECS)
5‧‧‧字元線驅動電路(WD；WDD,WDS)
10‧‧‧位址控制電路
AA‧‧‧A埠的位址訊號(端子)
AB‧‧‧B埠的位址訊號(端子)
CPA‧‧‧字元線控制訊號
CPCTL‧‧‧位址鎖定控制訊號
LTA‧‧‧內部位址訊號
SEL‧‧‧選擇控制訊號
WL_AA、WL_AB‧‧‧字元線

Claims (12)

  1. 一種多埠記憶體，其具備：位址控制電路；記憶體陣列；資料輸入輸出電路；及控制電路，並且被輸入第1及第2位址訊號以及時脈訊號，而且可輸入或輸出資料，前述位址控制電路係具備：被輸入前述第1位址訊號的第1鎖定電路；選擇來自前述第1鎖定電路的輸出或前述第2位址訊號而輸出的選擇電路；被輸入前述選擇電路的輸出之第2鎖定電路；將前述第2鎖定電路的輸出解碼的解碼電路；及基於前述解碼電路的輸出而驅動字元線的字元線驅動電路，藉由將前述第1及第2位址訊號中由前述選擇電路所選擇的任何一個位址訊號利用前述解碼電路解碼，而從前述記憶體陣列所具有的複數條字元線中選擇1條字元線，前述字元線驅動電路會藉由驅動被選擇的字元線而活化，前述資料輸入輸出電路會將由前述記憶體陣列所具有的複數個記憶體胞中由已活化的前述1條字元線所選擇的記憶體胞設成資料的輸入或輸出的對象，前述控制電路從前述時脈訊號生成字元線控制訊號，該字元線控制訊號用於使前述字元線在前述時脈訊號的每1週期活化2次，前述字元線驅動電路依照基於前述字元線控制訊號的時序，來驅動前述所選擇的字元線，前述第2鎖定電路依照基於前述字元線控制訊號的時序，來鎖定前述選擇電路的輸出。
  2. 如申請專利範圍第1項之多埠記憶體，其中前述控制電路具備：脈衝生成電路；重設設定鎖定電路；第1及第2延遲電路；及邏輯電路， 前述脈衝生成電路同步於前述時脈訊號的上升或下降之一者的變遷時序，而生成單擊脈衝訊號，前述重設設定鎖定電路生成由前述單擊脈衝訊號所設定，並且由回授訊號所重設的第1脈衝訊號，前述第1延遲電路藉由使前述第1脈衝訊號延遲而生成前述回授訊號，前述第2延遲電路藉由使利用前述第1延遲電路而延遲的前述第1脈衝訊號延遲而生成第2脈衝訊號，前述邏輯電路從前述第1脈衝訊號與前述第2脈衝訊號生成前述字元線控制訊號。
  3. 如申請專利範圍第1項之多埠記憶體，其中前述控制電路具備：脈衝生成電路；重設設定鎖定電路；第1及第2延遲電路；及第1及第2邏輯電路，前述脈衝生成電路同步於前述時脈訊號的上升或下降之一者的變遷時序，而生成單擊脈衝訊號，前述重設設定鎖定電路生成由前述單擊脈衝訊號所設定，並且由回授訊號所重設的第3脈衝訊號，前述第1邏輯電路從前述單擊脈衝訊號與前述第3脈衝訊號生成第1脈衝訊號，前述第1延遲電路藉由使前述第1脈衝訊號延遲而生成前述回授訊號，前述第2延遲電路藉由使利用前述第1延遲電路而延遲的前述第1脈衝訊號延遲而生成第2脈衝訊號，前述第2邏輯電路從前述第1脈衝訊號與前述第2脈衝訊號生成前述字元線控制訊號。
  4. 如申請專利範圍第1項之多埠記憶體，其中該多埠記憶體將前述位址控制電路設成第1位址控制電路，將前述解碼電路設成第1解碼電路，將前述字元線驅動電路設成第1字元線驅動電路，將前述時脈訊號設成第1時脈訊號，將前述字元線設成第1字元線，前述記憶體陣列除了複數條前述第1字元線之外還具有複數條第2字元線，前述多埠記憶體還具備第2位址控制電路，第2時脈訊號與第3位址訊號被另外輸入，前述第2位址控制電路會基於同步於前述第2時脈訊號而鎖定前述第3位址訊號的第3鎖定電路、將被鎖定在前述第3鎖定電路的前述第3位址訊號解碼之第2解碼電路、以及前述第2解碼電路的輸出，而從前述記憶體陣列所具有的複數條前述第2字元線中選擇1條第2字元線予以驅動。
  5. 一種記憶體巨集，其具有：被輸入第1位址訊號的複數個第1位址端子；被輸入第2位址訊號的複數個第2位址端子；及被輸入時脈訊號的時脈端子，並且具備：位址控制電路；記憶體陣列；資料輸入輸出電路；及控制電路，並且被輸入第1及第2位址訊號以及時脈訊號，而且可輸入或輸出資料，前述位址控制電路係具備：被輸入前述第1位址訊號的第1鎖定電路；選擇來自前述第1鎖定電路的輸出或前述第2位址訊號而輸出的選擇電路；被輸入前述選擇電路的輸出之第2鎖定電路；將前述第2鎖定電路的輸出解碼的解碼電路；及基於前述解碼電路的輸出而驅動字元線的字元線驅動電路，藉由將前述第1及第2位址訊號中由前述選擇電路所選擇的任何一者之位址訊號利用前述解碼電路解碼，而從前述記憶體陣列所具有的複數條字元線中選擇1條字元線，前述字元線驅動電路係藉由驅動所選擇的字元線而活化，前述資料輸 入輸出電路會將前述記憶體陣列所具有的複數個記憶體胞中由已活化的前述1條字元線所選擇的記憶體胞設成資料的輸入或輸出的對象，前述控制電路從前述時脈訊號生成字元線控制訊號，該字元線控制訊號用於使前述字元線在前述時脈訊號的每1週期活化2次，前述字元線驅動電路依照基於前述字元線控制訊號的時序，來驅動前述選擇的字元線，前述第2鎖定電路依照基於前述字元線控制訊號的時序，來鎖定前述選擇電路的輸出。
  6. 如申請專利範圍第5項之記憶體巨集，其中前述控制電路具備：脈衝生成電路；重設設定鎖定電路；第1及第2延遲電路；及邏輯電路，前述脈衝生成電路同步於前述時脈訊號的上升或下降之一者的變遷時序，而生成單擊脈衝訊號，前述重設設定鎖定電路生成由前述單擊脈衝訊號所設定，並且由回授訊號所重設的第1脈衝訊號，前述第1延遲電路藉由使前述第1脈衝訊號延遲而生成前述回授訊號，前述第2延遲電路藉由將利用前述第1延遲電路而延遲的前述第1脈衝訊號延遲而生成第2脈衝訊號，前述邏輯電路從前述第1脈衝訊號與前述第2脈衝訊號生成前述字元線控制訊號。
  7. 如申請專利範圍第5項之記憶體巨集，其中前述控制電路具備：脈衝生成電路；重設設定鎖定電路；第1及第2延遲電路；及第1及第2邏輯電路， 前述脈衝生成電路同步於前述時脈訊號的上升或下降之一者的變遷時序，而生成單擊脈衝訊號，前述重設設定鎖定電路生成由前述單擊脈衝訊號所設定，並且由回授訊號所重設的第3脈衝訊號，前述第1邏輯電路從前述單擊脈衝訊號與前述第3脈衝訊號生成第1脈衝訊號，前述第1延遲電路藉由使前述第1脈衝訊號延遲而生成前述回授訊號，前述第2延遲電路藉由將利用前述第1延遲電路而延遲的前述第1脈衝訊號延遲而生成第2脈衝訊號，前述第2邏輯電路從前述第1脈衝訊號與前述第2脈衝訊號生成前述字元線控制訊號。
  8. 如申請專利範圍第5項之記憶體巨集，其中該記憶體巨集將前述位址控制電路設成第1位址控制電路，將前述解碼電路設成第1解碼電路，將前述字元線驅動電路設成第1字元線驅動電路，將前述時脈訊號設成第1時脈訊號，將前述時脈端子設成第1時脈端子，將前述字元線設成第1字元線，前述記憶體陣列除了複數條前述第1字元線之外還具有複數條第2字元線，前述記憶體巨集還具有被輸入第3位址訊號的複數個第3位址端子；及被輸入第2時脈訊號的第2時脈端子，並且還具備第2位址控制電路，前述第2位址控制電路會基於同步於前述第2時脈訊號而鎖定前述第3位址訊號的第3鎖定電路、將被鎖定在前述第3鎖定電路的前述第3位址訊號解碼之第2解碼電路、以及前述第2解碼電路的輸出，而從前述記憶體陣列所具有的複數條前述第2字元線中選擇1條第2字元線予以驅動。
  9. 一種半導體裝置，其具有多埠記憶體，該多埠記憶體具備：位址控制電路；記憶體陣列；資料輸入輸出電路；及控制電路，並且被輸入第1及第2位址訊號與時脈訊號，而且可輸入或輸出資料，前述位址控制電路係具備：被輸入前述第1位址訊號的第1鎖定電路；選擇來自前述第1鎖定電路的輸出或前述第2位址訊號而輸出的選擇電路；被輸入前述選擇電路的輸出之第2鎖定電路；將前述第2鎖定電路的輸出解碼的解碼電路；及基於前述解碼電路的輸出而驅動字元線的字元線驅動電路，藉由將前述第1及第2位址訊號中由前述選擇電路所選擇的任何一個位址訊號利用前述解碼電路解碼，而從前述記憶體陣列所具有的複數條字元線中選擇1條字元線，前述字元線驅動電路會藉由驅動所選擇的字元線而活化，前述資料輸入輸出電路會將由前述記憶體陣列所具有的複數個記憶體胞中由已活化的前述1條字元線所選擇的記憶體胞設成資料的輸入或輸出的對象，前述控制電路從前述時脈訊號生成字元線控制訊號，該字元線控制訊號用於使前述字元線在前述時脈訊號的每1週期活化2次，前述字元線驅動電路依照基於前述字元線控制訊號的時序，來驅動前述選擇的字元線，前述第2鎖定電路依照基於前述字元線控制訊號的時序，來鎖定前述選擇電路的輸出。
  10. 如申請專利範圍第9項之半導體裝置，其中前述控制電路具備：脈衝生成電路；重設設定鎖定電路；第1及第2延遲電路；及邏輯電路，前述脈衝生成電路同步於前述時脈訊號的上升或下降之一者的變遷時序，而生成單擊脈衝訊號， 前述重設設定鎖定電路生成由前述單擊脈衝訊號所設定，並且由回授訊號所重設的第1脈衝訊號，前述第1延遲電路藉由使前述第1脈衝訊號延遲而生成前述回授訊號，前述第2延遲電路藉由使利用前述第1延遲電路而延遲的前述第1脈衝訊號延遲而生成第2脈衝訊號，前述邏輯電路從前述第1脈衝訊號與前述第2脈衝訊號生成前述字元線控制訊號。
  11. 如申請專利範圍第9項之半導體裝置，其中前述控制電路具備：脈衝生成電路；重設設定鎖定電路；第1及第2延遲電路；及第1及第2邏輯電路，前述脈衝生成電路同步於前述時脈訊號的上升或下降之一者的變遷時序，而生成單擊脈衝訊號，前述重設設定鎖定電路生成由前述單擊脈衝訊號所設定，並且由回授訊號所重設的第3脈衝訊號，前述第1邏輯電路從前述單擊脈衝訊號與前述第3脈衝訊號生成第1脈衝訊號，前述第1延遲電路藉由使前述第1脈衝訊號延遲而生成前述回授訊號，前述第2延遲電路藉由使利用前述第1延遲電路而延遲的前述第1脈衝訊號延遲而生成第2脈衝訊號，前述第2邏輯電路從前述第1脈衝訊號與前述第2脈衝訊號生成前述字元線控制訊號。
  12. 如申請專利範圍第9項之半導體裝置，其中該半導體裝置將前述位址控制電路設成第1位址控制電路，將前述解碼電路設成第1解碼電路，將前述字元線驅動電路設成第1字元線驅動電路，將前述時脈訊號設成第1時脈訊號，將前述字元線 設成第1字元線，前述記憶體陣列除了複數條前述第1字元線之外還具有複數條第2字元線，前述多埠記憶體還具備第2位址控制電路，第2時脈訊號與第3位址訊號被另外輸入，前述第2位址控制電路會基於同步於前述第2時脈訊號而鎖定前述第3位址訊號的第3鎖定電路、將被鎖定在前述第3鎖定電路的前述第3位址訊號解碼之第2解碼電路、以及前述第2解碼電路的輸出，而從前述記憶體陣列所具有的複數條前述第2字元線中選擇1條第2字元線予以驅動。
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