TW202324396A - 具高讀取效率之字元線驅動電路 - Google Patents

具高讀取效率之字元線驅動電路 Download PDF

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Abstract

字元線驅動電路包含第一電路和第二電路。第一電路用來依據第一控制訊號、第二控制訊號、第一偏壓、第二偏壓，以及基準電壓來提供第一字元線驅動電壓和第二字元線驅動電壓。第二電路用來依據第三控制訊號、第四控制訊號、字元線控制訊號、反向字元線控制訊號、第一偏壓、第二偏壓，以及基準電壓來提供第一控制訊號和第二控制訊號。在讀取模式和寫入模式下第一偏壓和第二偏壓具不同準位以適應性地調整資料讀取和寫入時的電壓值，進而提昇資料讀取和存取的效率。

Description

具高讀取效率之字元線驅動電路
本發明相關於一種具高讀取效率之字元線驅動電路，尤指一種用來驅動非揮發性記憶體且具高讀取效率之字元線驅動電路。
隨著科技的演進和使用者對資訊系統的功能需求激增，各種資訊的讀取、傳輸、儲存、運用、與顯示的速度及正確性都必須不斷隨之增進，而其中影響資訊系統的效能最顯著的是系統內相關之記憶體存取運作。
由於現今對電子產品功能多樣化的需求，系統的設計因而越來越繁複。當一記憶體存取要求控制裝置在同一時間點接收到不同種類之存取資料的要求指令時，記憶體存取要求控制裝置需適當地安排執行不同存取指令的順序，確保每一不同之記憶體寫入/讀取之存取指令皆得以順利的進行，以避免存取指令被忽略/重複執行的情況發生。因此，如何控制記憶體的存取效率，以使記憶體的效能得以不斷提升即為一個重要的課題。
本發明提供一種字元線驅動電路，其包含一第一電路和一第二電路。第一電路包含第一至第八電晶體，用來依據一第一控制訊號、一第二控制訊號、一第一偏壓、一第二偏壓，以及一基準電壓來提供一第一字元線驅動電壓和一第二字元線驅動電壓。第二電路包含第九至第十六電晶體，用來依據一第三控制訊號、一第四控制訊號、一字元線控制訊號、一反向字元線控制訊號、該第一偏壓、該第二偏壓，以及該基準電壓來提供該第一控制訊號和該第二控制訊號。該第一電晶體包含一第一端，耦接於該基準電壓；一第二端；以及一控制端，耦接於相關該第一控制訊號之一第一反向控制訊號。該第二電晶體包含一第一端，耦接於該第一電晶體之該第二端；一第二端，用來輸出該第一字元線驅動電壓；以及一控制端，耦接於該第一偏壓。該第三電晶體包含一第一端，耦接於該第二電晶體之該第二端；一第二端；以及一控制端，耦接於該第二偏壓。該第四電晶體包含一第一端，耦接於該第三電晶體之該第二端；一第二端；以及一控制端，耦接於相關該第二控制訊號之一第二反向控制訊號。該第五電晶體包含一第一端，耦接於該基準電壓；一第二端；以及一控制端，耦接於該第一電晶體之該控制端。第六電晶體包含一第一端，耦接於該第五電晶體之該第二端；一第二端，用來輸出該第二字元線驅動電壓；以及一控制端，耦接於該第一偏壓。該第七電晶體包含一第一端，耦接於該第六電晶體之該第二端；一第二端；以及一控制端，耦接於該第二偏壓。該第八電晶體包含一第一端，耦接於該第七電晶體之該第二端；一第二端，耦接於該第四電晶體之該第二端；以及一控制端，耦接於該第四電晶體之該控制端。該第九電晶體包含一第一端，耦接於該基準電壓；一第二端；以及一控制端。該第十電晶體包含一第一端，耦接於該第九電晶體之該第二端；一第二端；以及一控制端，耦接於該第一偏壓。該第十一電晶體，其包含一第一端，耦接於該第十電晶體之該第二端；一第二端；以及一控制端，耦接於該第二偏壓。該第十二電晶體包含一第一端，耦接於該第十一電晶體之該第二端；一第二端；以及一控制端，耦接於該字元線控制訊號。該第十三電晶體包含一第一端，耦接於該基準電壓；一第二端，耦接於該第九電晶體之該控制端；以及一控制端，耦接於該第九電晶體之該第二端。該第十四電晶體包含一第一端，耦接於該第十三電晶體之該第二端；一第二端；以及一控制端，耦接於該第一偏壓。該第十五電晶體包含一第一端，耦接於該第十四電晶體之該第二端；一第二端；以及一控制端，耦接於該第二偏壓。該第十六電晶體包含一第一端，耦接於該第十五電晶體之該第二端；一第二端，耦接於該第十二電晶體之該第二端；以及一控制端，耦接於該反向字元線控制訊號，其中該字元線控制訊號和該反向字元線控制訊號之相位相反。
第1圖為本發明實施例中一記憶體裝置100之示意圖。記憶體裝置100包含解碼電路DEC 1-DEC N、一行驅動電路(row driver)20、一電壓供應電路30，以及複數個記憶區塊，其中N為正整數。為了說明目的，第1圖顯示了兩個記憶區塊MB A和MB B，其中每一記憶區塊包含複數個記憶單元40。然而，記憶區塊之數量並不限定本發明之範疇。
行驅動電路20包含N個字元線驅動電路(word line driving circuit)WLD 1-WLD N，可透過字元線WL 1A~WL nA驅動記憶區塊MB A，並透過字元線WL 1B~WL nB驅動記憶區塊MB B，其中每一字元線同時連接於複數個記憶單元40，且 n為正整數。每一字元線驅動電路會分別輸出兩字元線驅動電壓至記憶區塊MB A和MB B，進而驅動相對應記憶區塊中之記憶單元40。更詳細地說，字元線驅動電路WLD 1會輸出字元線驅動電壓SWL 1A至字元線WL 1A以驅動記憶區塊MB A，並輸出字元線驅動電壓SWL 1B至字元線WL 1B以驅動記憶區塊MB B；同理，字元線驅動電路WLD N會輸出字元線驅動電壓SWL nA至字元線WL nA以驅動記憶區塊MB A，並輸出字元線驅動電壓SWL nB至字元線WL nB以驅動記憶區塊MB B。
解碼電路DEC 1-DEC N用來解碼一記憶體位址Add以分別產生相關字元線驅動電路WLD 1-WLD N之解碼訊號，進而選取行驅動電路20中相對應之字元線驅動電路和字元線。舉例來說，當記憶體位址Add對應記憶區塊MB A中耦接至字元線WL 1A的記憶單元40時，由於記憶區塊MB A對應於字元線驅動電路WLD 1，因此經由相對應解碼訊號決定需使用字元線驅動電路WLD 1來存取記憶區塊MB A。當記憶體位址Add對應記憶區塊MB A中的第一行記憶單元40時，由於記憶區塊MB A中第一行記憶單元40對應於字元線WL 1A，因此經由相對應解碼訊號決定需透過字元線WL 1A來存取記憶區塊MB A。電壓供應電路30可提供行驅動電路20運作所需的操作電壓，以對記憶區塊MB A和MB B進行寫入(program)、讀取(read)或抹除(erase)資料等運作。
第2圖為本發明實施例記憶體裝置100中每一字元線驅動電路之功能方塊圖。字元線驅動電路WLD 1-WLD N中每一字元線驅動電路各包含一第一電路51和一第二電路52。在字元線驅動電路WLD 1中，第一電路51可依據一第一控制訊號CTL1_1、一第二控制訊號CTL2_1、一第一偏壓biasA、一第二偏壓biasB、一基準電壓VP_INT，以及一接地電壓GND來提供字元線驅動電壓SWL 1A和SWL 1B，以分別驅動相對應字元線WL 1A和WL 1B；第二電路52可依據一字元線控制訊號WLCTL1、第一偏壓biasA、第二偏壓biasB、基準電壓VP_INT、接地電壓GND，以及一選擇訊號PS來提供第一控制訊號CTL1_1和第二控制訊號CTL2_1至第一電路51。同理，在字元線驅動電路WLD N中，第一電路51可依據一第一控制訊號CTL1_n、一第二控制訊號CTL2_n、第一偏壓biasA、第二偏壓biasB、基準電壓VP_INT，以及接地電壓GND來提供字元線驅動電壓SWL nA和SWL nB，以分別驅動相對應字元線WL nA和WL nB；第二電路52可依據一字元線控制訊號WLCTLN、第一偏壓biasA、第二偏壓biasB、基準電壓VP_INT、接地電壓GND，以及選擇訊號PS來提供第一控制訊號CTL1_n和第二控制訊號CTL2_n至第一電路51。
第3圖為本發明實施例記憶體裝置100中每一字元線驅動電路之第一電路51實作方式之示意圖。為了說明目的，第3圖顯示了字元線驅動電路WLD 1中第一電路51之實施例，亦即第一電路51提供字元線驅動電壓SWL 1A和SWL 1B以分別驅動相對應記憶區塊中的字元線WL 1A和WL 1B。
在第3圖所示之實施例中，第一電路51包含電晶體T1-T8和反向器INV1-INV2。反向器INV1於輸入端接收第一控制訊號CTL1_1，並於輸出端提供和第一控制訊號CTL1_1相位相反之一第一反向控制訊號CTL1B_1。反向器INV2於輸入端接收第二控制訊號CTL2_1，並於輸出端提供和第二控制訊號CTL2_1相位相反之一第二反向控制訊號CTL2B_1。此外，反向器INV1另耦接至第一偏壓biasA和基準電壓VP_INT，而反向器INV2另耦接至第二偏壓biasB和接地電壓GND，以避免元件偏壓遇到過度電性壓力(over-stress)。電晶體T1之第一端耦接於基準電壓VP_INT，而控制端耦接於反向器INV1之輸出端以接收第一反向控制訊號CTL1B_1。電晶體T2之第一端耦接於電晶體T1之第二端，第二端用來輸出字元線驅動電壓SWL 1A，而控制端耦接於第一偏壓biasA。電晶體T3之第一端耦接於電晶體T2之第二端，而控制端耦接於第二偏壓biasB。電晶體T4之第一端耦接於電晶體T3之第二端，第二端耦接於接地電壓GND，而控制端耦接於反向器INV2之輸出端以接收第二反向控制訊號CTL2B_1。電晶體T5之第一端耦接於基準電壓VP_INT，而控制端耦接於反向器INV1之輸出端以接收第一反向控制訊號CTL1B_1。電晶體T6之第一端耦接於電晶體T5之第二端，第二端用來輸出字元線驅動電壓SWL 1B，而控制端耦接於第一偏壓biasA。電晶體T7之第一端耦接於電晶體T6之第二端，而控制端耦接於第二偏壓biasB。電晶體T8之第一端耦接於電晶體T7之第二端，第二端耦接於接地電壓GND，而控制端耦接於反向器INV2之輸出端以接收第二反向控制訊號CTL2B_1。此外，電晶體T1、T2、T5和T6之第一端和第三端彼此耦接，而電晶體T3、T4、T7和T8之第三端耦接至接地電壓GND。
在本發明中，電晶體T1-T8可為場效電晶體(field effect transistor, FET)。在一實施例中，電晶體T1、T2、T5和T6可為P型場效電晶體，其中第一端為源極端(source)，第二端為汲極端(drain)，第三端為本體端(body)，而控制端為閘極端(gate)；電晶體T3、T4、T7和T8可為N型場效電晶體，其中第一端為汲極端，第二端為源極端，第三端為本體端，而控制端為閘極端。然而，電晶體T1-T8之種類並不限定本發明之範疇。
第4圖為本發明實施例記憶體裝置100中每一字元線驅動電路之第二電路52實作方式之示意圖。為了說明目的，第4圖顯示了字元線驅動電路WLD 1中第一電路52之實施例，其包含電晶體T9-T28和邏輯閘NOR1和NOR2。電晶體T9之第一端耦接於基準電壓VP_INT，第二端用來輸出第一控制訊號CTL1_1，而控制端耦接於電晶體T13之第二端。電晶體T10之第一端耦接於電晶體T9之第二端，第二端用來輸出第一電壓Lvout1，而控制端耦接於第一偏壓biasA。電晶體T11之第一端耦接於電晶體T10之第二端，第二端用來輸出第二控制訊號CTL2_1，而控制端耦接於第二偏壓biasB。電晶體T12之第一端耦接於電晶體T11之第二端，第二端耦接於接地電壓GND，而控制端耦接於字元線控制訊號WLCTL1。電晶體T13之第一端耦接於基準電壓VP_INT，第二端用來輸出第三控制訊號CTL3_1，而控制端耦接於電晶體T9之第二端。電晶體T14之第一端耦接於電晶體T13之第二端，第二端用來輸出第二電壓Lvout2，而控制端耦接於第一偏壓biasA。電晶體T15之第一端耦接於電晶體T14之第二端，第二端用來輸出第四控制訊號CTL4_1，而控制端耦接於第二偏壓biasB。電晶體T16之第一端耦接於電晶體T15之第二端，第二端耦接於接地電壓GND，而控制端耦接於一反向字元線控制訊號WLCTL1_B，其中字元線控制訊號WLCTL1和反向字元線控制訊號WLCTL1_B之相位相反。此外，電晶體T9、T10、T13和T14之第一端和第三端彼此耦接，電晶體T11和T15之第三端耦接至接地電壓GND，而電晶體T12和T16之第二端和第三端彼此耦接。
在本發明中，電晶體T9-T16可為場效電晶體。在一實施例中，電晶體T9、T10、T13和T14可為P型場效電晶體，其中第一端為源極端，第二端為汲極端，第三端為本體端，而控制端為閘極端；電晶體T11、T12、T15和T16可為N型場效電晶體，其中第一端為汲極端，第二端為源極端，第三端為本體端，而控制端為閘極端。然而，電晶體T9-T16之種類並不限定本發明之範疇。
在第二電路52中，電晶體T17-T19組成一第一電壓產生電路，用來依據第三控制訊號CTL3_1、第一電壓Lvout1和第二電壓Lvout2來提供第一控制訊號CTL1_1。電晶體T17之第一端耦接於電晶體T9之第二端，而控制端耦接於第三控制訊號CTL3_1。電晶體T18之第一端耦接於電晶體T17之第二端，第二端耦接於耦接於第一偏壓biasA，而控制端耦接於電晶體T14之第二端和電晶體T15之第一端之間以接收第二電壓Lvout2。電晶體T19之第一端耦接於電晶體T9之第二端，第二端耦接於耦接於第一偏壓biasA，而控制端耦接於電晶體T10之第二端和電晶體T11之第一端之間以接收第一電壓Lvout1。
在第二電路52中，電晶體T23組成一第二電壓產生電路，用來依據第四控制訊號CTL4_1來提供第二控制訊號CTL2_1。電晶體T23之第一端耦接於第二偏壓biasB，第二端耦接於電晶體T11之第二端和電晶體T12之第一端之間以提供第二控制訊號CTL2_1，而控制端耦接於第四控制訊號CTL4_1。
在第二電路52中，電晶體T20-T22組成一第三電壓產生電路，用來依據第一控制訊號CTL1_1、第一電壓Lvout1和第二電壓Lvout2來提供第三控制訊號CTL3_1。電晶體T20之第一端耦接於電晶體T13之第二端，而控制端耦接於第一控制訊號CTL1_1。電晶體T21之第一端耦接於電晶體T20之第二端，第二端耦接於耦接於第一偏壓biasA，而控制端耦接於電晶體T10之第二端和電晶體T11之第一端之間以接收第一電壓Lvout1。電晶體T22之第一端耦接於電晶體T13之第二端，第二端耦接於耦接於第一偏壓biasA，而控制端耦接於電晶體T14之第二端和電晶體T15之第一端之間以接收第二電壓Lvout2。
在第二電路52中，電晶體T24組成一第四電壓產生電路，用來依據第二控制訊號CTL2_1來提供第四控制訊號CTL4_1。電晶體T24之第一端耦接於第二偏壓biasB，第二端耦接於電晶體T15之第二端和電晶體T16之第一端之間以提供第四控制訊號CTL4_1，而控制端耦接於第二控制訊號CTL2_1。
在本發明中，電晶體T17-T24可為場效電晶體。在一實施例中，電晶體T19、T23、T22和T24可為P型場效電晶體，其中第一端為源極端，第二端為汲極端，第三端為本體端，而控制端為閘極端；電晶體T17、T18、T20和T21可為N型場效電晶體，其中第一端為汲極端，第二端為源極端，第三端為本體端，而控制端為閘極端。然而，電晶體T17-T24之種類並不限定本發明之範疇。
在第二電路52中，電晶體T25-T26和邏輯閘NOR1組成一第一邏輯電路，用來依據字元線控制訊號WLCTL1_B和選擇訊號PS來控制每一字元線驅動電路之運作模式。電晶體T25之第一端耦接於電晶體T9之第二端，而控制端耦接於第二偏壓biasB。電晶體T26之第一端耦接於電晶體T25之第二端，第二端耦接於接地電壓GND，而控制端耦接於邏輯閘NOR1之輸出端。邏輯閘NOR1之第一輸入端耦接於選擇訊號PS，而第二輸入端耦接於字元線控制訊號WLCTL1_B。
在第二電路52中，電晶體T27-T28和邏輯閘NOR2組成一第二邏輯電路，用來依據字元線控制訊號WLCTL1和選擇訊號PS來控制每一字元線驅動電路之運作模式。電晶體T27之第一端耦接於電晶體T13之第二端，而控制端耦接於第二偏壓biasB。電晶體T28之第一端耦接於電晶體T27之第二端，第二端耦接於接地電壓GND，而控制端耦接於邏輯閘NOR2之輸出端。邏輯閘NOR2之第一輸入端耦接於選擇訊號PS，而第二輸入端耦接於字元線控制訊號WLCTL1。
在本發明中，電晶體T25-T28可為場效電晶體，邏輯閘NOR1和NOR2可為反或閘(NOR gate)。在一實施例中，電晶體T25-T28可為N型場效電晶體，其中第一端為汲極端，第二端為源極端，第三端為本體端，而控制端為閘極端。然而，電晶體T25-T28和邏輯閘NOR1和NOR2之種類並不限定本發明之範疇。
第5圖至第8圖為本發明實施例記憶體裝置100中每一字元線驅動電路運作時相關訊號波形之示意圖。第5圖為本發明實施例記憶體裝置100中每一字元線驅動電路在讀取模式(read mode)下運作時相關被選定字元線訊號波形之示意圖。第6圖為本發明實施例記憶體裝置100中每一字元線驅動電路在讀取模式下運作時相關未選定字元線訊號波形之示意圖。第7圖為本發明實施例記憶體裝置100中每一字元線驅動電路在寫入模式(program mode)下運作時相關被選定字元線訊號波形之示意圖。第8圖為本發明實施例記憶體裝置100中每一字元線驅動電路在寫入模式下運作時相關未選定字元線訊號波形之示意圖。
在本發明中，電晶體T1-T28為核心電晶體(core transistor)，其相較於輸入/輸出電晶體(I/O transistor)具備最小化的通道長度和閘極氧化層厚度以提供最佳運作效能。
如第5圖至第8圖所示，在讀取模式下選擇訊號PS具低電位(例如0V)，基準電壓VP_INT之值可設為核心元件電位(例如在此實施例中為0.9V)，第一偏壓biasA之值可設為0V，而第二偏壓biasB之值可設為核心元件電位(例如在此實施例中為0.9V)；在寫入模式下選擇訊號PS具高電位(例如0.9V)，基準電壓VP_INT之值可設為輸入/輸出元件電位(例如在此實施例中為1.79V)。第一偏壓biasA和第二偏壓biasB兩者之值可設定在大約0.5倍的輸入/輸出元件電位，例如在一實施例中，第一偏壓biasA之值可設為0.4*VP_INT(約略0.7V)，第二偏壓biasB之值可設為0.6*VP_INT(約略1.04V)。然而，上述電壓值僅為實施例，並不限定本發明之範疇。
在一實施例，記憶體裝置100之記憶區塊所包含之記憶單元40可為非揮發性記憶體(NVM)，例如唯讀記憶體(ROM)、電子可程式化唯讀記憶體(EPROM)、電子可抹除可程式化唯讀記憶體(EEPROM)、快閃EEPROM、非揮發性靜態隨機存取記憶體(NVSRAM)、鐵電式隨機存取記憶體(FeRAM)，或作為一次性可編程唯讀記憶體(OTP-ROM)之電子熔絲(eFuse)等。然而，記憶體裝置100之類型並不限定本發明之範疇。
綜上所述，本發明之記憶體裝置100在讀取模式和寫入模式下運作時會提供每一字元線驅動電路不同準位的第一偏壓biasA和第二偏壓biasB，以適應性地調整資料讀取和寫入時的電壓值。因此，本發明能避免記憶體裝置100運作期間發生過驅動現象，並能提昇資料讀取和存取的效率。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
20:行驅動電路 30:電壓供應電路 40:記憶單元 51:第一電路 52:第二電路 DEC 1-DEC N:解碼電路 MB A、MB B:記憶區塊 WL 1A~WL nA、WL 1B~WL nB:字元線 WLD 1-WLD N:字元線驅動電路 T1-T28:電晶體 INV1、INV2:反向器 NOR1、NOR2:邏輯閘 CTL1_1、CTL1_n:第一控制訊號 CTL1B_1:第一反向控制訊號 CTL2_1、CTL2_n:第二控制訊號 CTL2B_1:第二反向控制訊號 CTL3_1:第三控制訊號 CTL4_1:第四控制訊號 WLCTL1、WLCTLN、WLCTL1_B:字元線控制訊號 GND:接地電壓 biasA、biasB:偏壓 Lvout1:第一電壓 Lvout2:第二電壓 VP_INT:基準電壓 PS:選擇訊號 Add:記憶體位址 SWL 1A-SWL nA、SWL 1B-SWL nB:字元線驅動電壓
第1圖為本發明實施例中記憶體裝置之示意圖。 第2圖為本發明實施例記憶體裝置中每一字元線驅動電路之功能方塊圖。 第3圖為本發明實施例記憶體裝置中每一字元線驅動電路之第一電路實作方式之示意圖。 第4圖為本發明實施例記憶體裝置中每一字元線驅動電路之第二電路實作方式之示意圖。 第5圖至第8圖為本發明實施例記憶體裝置中每一字元線驅動電路運作時相關訊號波形之示意圖。
51:第一電路
52:第二電路
WLD1-WLDN:字元線驅動電路
CTL1_1、CTL1_n:第一控制訊號
CTL2_1、CTL2_n:第二控制訊號
biasA、biasB:偏壓
VP_INT:基準電壓
GND:接地電壓
PS:選擇訊號
SWL1A、SWL1B、SWLnA、SWLnB:字元線驅動電壓

Claims (10)

  1. 一種字元線驅動電路，其包含： 一第一電路，用來依據一第一控制訊號、一第二控制訊號、一第一偏壓、一第二偏壓，以及一基準電壓來提供一第一字元線驅動電壓和一第二字元線驅動電壓，其包含： 一第一電晶體，其包含： 一第一端，耦接於該基準電壓； 一第二端；以及 一控制端，耦接於相關該第一控制訊號之一第一反向控制訊號； 一第二電晶體，其包含： 一第一端，耦接於該第一電晶體之該第二端； 一第二端，用來輸出該第一字元線驅動電壓；以及 一控制端，耦接於該第一偏壓； 一第三電晶體，其包含： 一第一端，耦接於該第二電晶體之該第二端； 一第二端；以及 一控制端，耦接於該第二偏壓； 一第四電晶體，其包含： 一第一端，耦接於該第三電晶體之該第二端； 一第二端；以及 一控制端，耦接於相關該第二控制訊號之一第二反向控制訊號； 一第五電晶體，其包含： 一第一端，耦接於該基準電壓； 一第二端；以及 一控制端，耦接於該第一電晶體之該控制端； 一第六電晶體，其包含： 一第一端，耦接於該第五電晶體之該第二端； 一第二端，用來輸出該第二字元線驅動電壓；以及 一控制端，耦接於該第一偏壓； 一第七電晶體，其包含： 一第一端，耦接於該第六電晶體之該第二端； 一第二端；以及 一控制端，耦接於該第二偏壓； 一第八電晶體，其包含： 一第一端，耦接於該第七電晶體之該第二端； 一第二端，耦接於該第四電晶體之該第二端；以及 一控制端，耦接於該第四電晶體之該控制端；以及 一第二電路，用來依據一字元線控制訊號、一反向字元線控制訊號、該第一偏壓、該第二偏壓，以及該基準電壓來提供該第一控制訊號和該第二控制訊號，其包含： 一第九電晶體，其包含： 一第一端，耦接於該基準電壓； 一第二端；以及 一控制端； 一第十電晶體，其包含： 一第一端，耦接於該第九電晶體之該第二端； 一第二端；以及 一控制端，耦接於該第一偏壓； 一第十一電晶體，其包含： 一第一端，耦接於該第十電晶體之該第二端； 一第二端；以及 一控制端，耦接於該第二偏壓； 一第十二電晶體，其包含： 一第一端，耦接於該第十一電晶體之該第二端； 一第二端；以及 一控制端，耦接於該第一字元線控制訊號； 一第十三電晶體，其包含： 一第一端，耦接於該基準電壓； 一第二端，耦接於該第九電晶體之該控制端；以及 一控制端，耦接於該第九電晶體之該第二端； 一第十四電晶體，其包含： 一第一端，耦接於該第十三電晶體之該第二端； 一第二端；以及 一控制端，耦接於該第一偏壓； 一第十五電晶體，其包含： 一第一端，耦接於該第十四電晶體之該第二端； 一第二端；以及 一控制端，耦接於該第二偏壓； 一第十六電晶體，其包含： 一第一端，耦接於該第十五電晶體之該第二端； 一第二端，耦接於該第十二電晶體之該第二端；以及 一控制端，耦接於該反向字元線控制訊號，其中該字元線控制訊號和該反向字元線控制訊號之相位相反。
  2. 如請求項1所述之字元線驅動電路，其中： 該第一電晶體、該第二電晶體、該第五電晶體、該第六電晶體、該第九電晶體、該第十電晶體、該第十三電晶體和該第十四電晶體具一第一摻雜類型； 該第三電晶體、該第四電晶體、該第七電晶體、該第八電晶體、該第十一電晶體、該第十二電晶體、該第十五電晶體和該第十六電晶體具一第二摻雜類型；且 該第一摻雜類型相異於該第二摻雜類型。
  3. 如請求項1所述之字元線驅動電路，其中該第二電路另包含： 一第一電壓產生電路，用來依據一第三控制訊號、該第十電晶體之第二端上之一第一電壓，和該第十四電晶體之第二端上之一第二電壓來提供該第一控制訊號，其包含： 一第十七電晶體，其包含： 一第一端，耦接於該第九電晶體之該第二端和該第十電晶體之該第一端之間； 一第二端；以及 一控制端，耦接於該第三控制訊號； 一第十八電晶體，其包含： 一第一端，耦接於該第十七電晶體之該第二端； 一第二端；以及 一控制端，耦接於該第二電； 一第十九電晶體，其包含： 一第一端，耦接於該第十七電晶體之該第一端； 一第二端，耦接於該第十八電晶體之該第二端；以及 一控制端，耦接於該第一電壓；以及 一第二電壓產生電路，用來依據該第一控制訊號、該第一電壓，和該第二電壓來提供該產生該第三控制訊號，其包含： 一第二十電晶體，其包含： 一第一端，耦接於該第十三電晶體之該第二端和該第十四電晶體之該第一端之間； 一第二端；以及 一控制端，耦接於該第一控制訊號； 一第二十一電晶體，其包含： 一第一端，耦接於該第二十電晶體之該第二端； 一第二端；以及 一控制端，耦接於該第一電壓； 一第二十二電晶體，其包含： 一第一端，耦接於該第二十電晶體之該第一端； 一第二端，耦接於該第二十一電晶體之該第二端；以及 一控制端，耦接於該第二電壓。
  4. 如請求項3所述之字元線驅動電路，其中： 該第一電晶體、該第二電晶體、該第五電晶體、該第六電晶體、該第九電晶體、該第十電晶體、該第十三電晶體、該第十四電晶體、該第十九電晶體和該第二十二電晶體具一第一摻雜類型； 該第三電晶體、該第四電晶體、該第七電晶體、該第八電晶體、該第十一電晶體、該第十二電晶體、該第十五電晶體、該第十六電晶體、該第十七電晶體、該第十八電晶體、該第二十電晶體和該第二十一電晶體具一第二摻雜類型；且 該第一摻雜類型相異於該第二摻雜類型。
  5. 如請求項1所述之字元線驅動電路，其中該第二電路另包含： 一第二十三電晶體，用來依據一第四控制訊號來提供該第二控制訊號，其包含： 一第一端，耦接於該第二偏壓； 一第二端，耦接於該第十一電晶體之該第二端和該第十二電晶體之該第一端之間；以及 一控制端，耦接於該第四控制訊號；以及 一第二十四電晶體，用來依據該第二控制訊號來提供該第四控制訊號，其包含： 一第一端，耦接於該第二偏壓； 一第二端，耦接於該第十五電晶體之該第二端和該第十六電晶體之該第一端之間；以及 一控制端，耦接於該第二控制訊號。
  6. 如請求項5所述之字元線驅動電路，其中： 該第一電晶體、該第二電晶體、該第五電晶體、該第六電晶體、該第九電晶體、該第十電晶體、該第十三電晶體、該第十四電晶體、該第二十三電晶體和該第二十四電晶體和具一第一摻雜類型； 該第三電晶體、該第四電晶體、該第七電晶體、該第八電晶體、該第十一電晶體、該第十二電晶體、該第十五電晶體以及該第十六電晶體具一第二摻雜類型；且 該第一摻雜類型相異於該第二摻雜類型。
  7. 如請求項1所述之字元線驅動電路，其中該第二電路另包含： 一第一邏輯電路，用來依據該反向字元線控制訊號和一選擇訊號來控制該字元線驅動電路之運作模式，其包含： 一第二十五電晶體，其包含： 一第一端，耦接於該第九電晶體之該第二端和該第十電晶體之該第一端之間； 一第二端；以及 一控制端，耦接於該第二偏壓； 一第二十六電晶體，其包含： 一第一端，耦接於該第二十五電晶體之該第二端； 一第二端，耦接於該第十二電晶體之該第二端；以及 一控制端；以及 一第一邏輯閘，其包含： 一第一輸入端，用來接收該選擇訊號； 一第二輸入端，用來接收該反向字元線控制訊號；以及 一輸出端，耦接於該第二十六電晶體之該控制端；以及 一第二邏輯電路，用來依據該第一字元線控制訊號和該選擇訊號來控制該字元線驅動電路之運作模式，其包含： 一第二十七電晶體，其包含： 一第一端，耦接於該第十三電晶體之該第二端和該第十四電晶體之該第一端之間； 一第二端；以及 一控制端，耦接於該第二偏壓； 一第二十八電晶體，其包含： 一第一端，耦接於該第二十七電晶體之該第二端； 一第二端，耦接於該第十六電晶體之該第二端；以及 一控制端；以及 一第二邏輯閘，其包含： 一第一輸入端，用來接收該選擇訊號； 一第二輸入端，用來接收該第一字元線控制訊號；以及 一輸出端，耦接於該第二十八電晶體之該控制端。
  8. 如請求項1所述之字元線驅動電路，其中： 該第一電晶體另包含一第三端，耦接於該第一電晶體之該第一端； 該第二電晶體另包含一第三端，耦接於該第二電晶體之該第一端； 該第三電晶體另包含一第三端，耦接於一接地電壓； 該第四電晶體另包含一第三端，耦接於該接地電壓； 該第五電晶體另包含一第三端，耦接於該第五電晶體之該第一端； 該第六電晶體另包含一第三端，耦接於該第六電晶體之該第一端； 該第七電晶體另包含一第三端，耦接於該接地電壓；且 該第八電晶體另包含一第三端，耦接於該接地電壓。
  9. 如請求項1所述之字元線驅動電路，其中： 該第九電晶體另包含一第三端，耦接於該第九電晶體之該第一端； 該第十電晶體另包含一第三端，耦接於該第十電晶體之該第一端； 該第十一電晶體另包含一第三端，耦接於一接地電壓； 該第十二電晶體另包含一第三端，耦接於該第十二電晶體之該第二端； 該第十三電晶體另包含一第三端，耦接於該十三電晶體之該第一端； 該第十四電晶體另包含一第三端，耦接於該第十四電晶體之該第一端； 該第十五電晶體另包含一第三端，耦接於該接地電壓；且 該第十六電晶體另包含一第三端，耦接於該第十六電晶體之該第二端。
  10. 如請求項1所述之字元線驅動電路，其中該第一電路另包含： 一第一反向器，用來接收該第一控制訊號，並輸出和該第一控制訊號相位相反之該第一反向控制訊號；以及 一第二反向器，用來接收該第二控制訊號，並輸出和該第二控制訊號相位相反之該第二反向控制訊號。
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