JP2005353178A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】本発明の半導体記憶装置1は、SRAM制御用の入力端子、データ入力端子、およびデータ出力端子を備えた2つのポート1(P1)およびポート2(P2)を有し、メモリアレイの各行に設置されたワードラインは、1本のみ或いは2本同時に立ち上がることが可能であり、ビットラインにはポート1およびポート2に対応する列ゲートが複数接続され、各ポートに対してセンスアンプ11,13とライトバッファ10,12、更にそれらに接続されたデータ入出力回路14,15を有し、分割ワードラインとそれに繋がるワード単位のビットラインを含む列のブロックを、ポート1とポート2のそれぞれの列アドレスの入力により、同一でない2ブロックを選択し、共通するメモリアレイから異なるアドレスに対して同時にアクセス可能である。
【選択図】 図1
Description
(P1ADD[3], P1ADD[2])=(0,0)のとき P1AX[0]=H、
(P1ADD[3], P1ADD[2])=(0,1)のとき P1AX[1]=H、
(P1ADD[3], P1ADD[2])=(1,0)のとき P1AX[2]=H、
(P1ADD[3], P1ADD[2])=(1,1)のとき P1AX[3]=H、
となり、それ以外はLとなる。
(P2ADD[3], P2ADD[2])=(0,0)のとき P2AX[0]=H、
(P2ADD[3], P2ADD[2])=(0,1)のとき P2AX[1]=H、
(P2ADD[3], P2ADD[2])=(1,0)のとき P2AX[2]=H、
(P2ADD[3], P2ADD[2])=(1,1)のとき P2AX[3]=H、
となり、それ以外はLとなる。
(P1ADD[1], P1ADD[0])=(0,0)のとき P1YG[0]=H、
(P1ADD[1], P1ADD[0])=(0,1)のとき P1YG[1]=H、
(P1ADD[1], P1ADD[0])=(1,0)のとき P1YG[2]=H、
(P1ADD[1], P1ADD[0])=(1,1)のとき P1YG[3]=H、
となり、それ以外はLとなる。
(P2ADD[3], P2ADD[2])=(0,0)のとき P2YG[0]=H、
(P2ADD[3], P2ADD[2])=(0,1)のとき P2YG[1]=H、
(P2ADD[3], P2ADD[2])=(1,0)のとき P2YG[2]=H、
(P2ADD[3], P2ADD[2])=(1,1)のとき P2YG[3]=H、
となり、それ以外はLとなる。
上述したように、各ポート用の列ゲート6は、各ポート用のライトバッファ、センスアンプにつながり、それらがさらに各ポート用のデータ入出力回路14,15に接続している。
本発明と特許文献2とを比較した場合、シングルポートのビットセルをもちいてデュアルポート化するという点で共通するが、特許文献2はSRAMのクロック制御に関する発明であり、本発明はSRAMの分割ワードライン、デコーダ、列デコーダなどの構成に関するものである。
本発明と特許文献3とを比較した場合、シングルポートビットセルを用いてデュアルポート化したSRAMに関するため、特許文献3とは異なる。
本発明と特許文献4とを比較した場合、シングルポートビットセルを用いてデュアルポート化したSRAMに関するため、特許文献4とは異なる。
本発明と特許文献5とを比較した場合、書き込みと読み出しを同時に行うという点で類似するが、本発明では、異なる列アドレスである限り、同時書き込みも、同時読み出しも可能である。
本発明と特許文献6とを比較した場合、同時書込、同時読込、同時書込・読込が可能という点で類似するが、特許文献6は同一のワードライン上のアドレスが対象となる。本発明では、異なる列アドレスである限り異なるワードラインでも問題ない。
11、13 センスアンプ
14、15 データ入出力回路
P1 ポート1
P2 ポート2
Claims (2)
- シングルポート用ビットセルを用いたメモリアレイを備えた分割ワードライン方式の同期型のSRAMであって、
SRAM制御用の入力端子、データ入力端子、およびデータ出力端子を備えた2つのポート1およびポート2を有し、
メモリアレイの各行に設置されたワードラインは、1本のみ或いは2本同時に立ち上がることが可能であり、
ビットラインにはポート1およびポート2に対応する列ゲートが複数接続され、各ポートに対してセンスアンプとライトバッファ、更にそれらに接続されたデータ入出力回路を有し、
分割ワードラインとそれに繋がるワード単位のビットラインを含む列のブロックを、ポート1とポート2のそれぞれの列アドレスの入力により、同一でない2ブロックを選択することにより、共通するメモリアレイから異なるアドレスに対して同時にアクセス可能であることを特徴とする半導体記憶装置。 - ポート1とポート2の列アドレスが一致した場合に、ポート1のみを動作させる回路を備えていることを特徴とする請求項1に記載の半導体記憶装置。
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JP2004173327A JP4673008B2 (ja) | 2004-06-11 | 2004-06-11 | 半導体記憶装置 |
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JP2004173327A JP4673008B2 (ja) | 2004-06-11 | 2004-06-11 | 半導体記憶装置 |
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Publication Number | Publication Date |
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JP4673008B2 JP4673008B2 (ja) | 2011-04-20 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63300492A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | 半導体メモリ装置 |
JPH0729376A (ja) * | 1993-07-14 | 1995-01-31 | Ricoh Co Ltd | 半導体メモリ装置及びデータ読み書き方法 |
JPH08212776A (ja) * | 1995-02-03 | 1996-08-20 | Hitachi Ltd | 半導体多ポートメモリ |
JP2004164695A (ja) * | 2002-11-08 | 2004-06-10 | Sony Corp | マルチポートレジスタ |
-
2004
- 2004-06-11 JP JP2004173327A patent/JP4673008B2/ja not_active Expired - Fee Related
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