JP2000057775A - マルチポートメモリ、データプロセッサ及びデータ処理システム - Google Patents
マルチポートメモリ、データプロセッサ及びデータ処理システムInfo
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 低消費電力に寄与でき、見掛上のポートマル
チ化数を増やしても見掛上の並列リードアクセスの遅れ
を改善できるマルチポートメモリを提供する。 【解決手段】 マルチポートメモリ（１）は、複数個の
ＲＡＭ（１０，１１）、ＲＡＭのアクセスポートに接続
されたポート拡張部（１２）を有する。ポート拡張部
は、ＲＡＭをメモリサイクル毎に並列動作させるための
アクセス制御情報を複数メモリサイクル分まとめて入力
可能とする入力回路、クロック信号（ｃｋ）の１サイク
ル期間に前記メモリサイクルを直列的に複数回規定可能
な内部クロック信号を生成するタイミング発生回路（１
４）、入力回路のアクセス制御情報を内部クロック信号
に同期する直列的なメモリサイクル毎に分けて順次複数
個のＲＡＭに並列的に供給可能な論理回路（１５）を有
する。ポート拡張部は、複数個のＲＡＭを見掛上単一の
マルチポートメモリとしてアクセス可能にする。
チ化数を増やしても見掛上の並列リードアクセスの遅れ
を改善できるマルチポートメモリを提供する。 【解決手段】 マルチポートメモリ（１）は、複数個の
ＲＡＭ（１０，１１）、ＲＡＭのアクセスポートに接続
されたポート拡張部（１２）を有する。ポート拡張部
は、ＲＡＭをメモリサイクル毎に並列動作させるための
アクセス制御情報を複数メモリサイクル分まとめて入力
可能とする入力回路、クロック信号（ｃｋ）の１サイク
ル期間に前記メモリサイクルを直列的に複数回規定可能
な内部クロック信号を生成するタイミング発生回路（１
４）、入力回路のアクセス制御情報を内部クロック信号
に同期する直列的なメモリサイクル毎に分けて順次複数
個のＲＡＭに並列的に供給可能な論理回路（１５）を有
する。ポート拡張部は、複数個のＲＡＭを見掛上単一の
マルチポートメモリとしてアクセス可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個のＲＡＭを
見掛上単一のマルチポートメモリとして利用可能にする
技術に関し、例えばマルチポートメモリ、更には、マイ
クロコンピュータ若しくはマイクロプロセッサなどと称
されるデータプロセッサ等に適用して有効な技術に関す
るものである。
見掛上単一のマルチポートメモリとして利用可能にする
技術に関し、例えばマルチポートメモリ、更には、マイ
クロコンピュータ若しくはマイクロプロセッサなどと称
されるデータプロセッサ等に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】本発明者は半導体メモリのマルチポート
化について検討した。例えば理論上完全に並列アクセス
可能なマルチポートメモリのメモリセルには、データ入
出力端子とメモリセルの選択端子とがポート数分だけ設
けられている。したがって、ビット線及びワード線が複
数組設けられ、メモリセルの選択トランジスタが各ビッ
ト線及びワード線のペア毎に設けられている。このた
め、必要なポート数に応じてワード線やビット線の数を
増やすとメモリチップの面積が著しく増大し、また、ビ
ット線相互間のクロストーク等によって誤動作を生ずる
虞が増し、単一のメモリにおけるポート数の増加には自
ずと制限が有る。
化について検討した。例えば理論上完全に並列アクセス
可能なマルチポートメモリのメモリセルには、データ入
出力端子とメモリセルの選択端子とがポート数分だけ設
けられている。したがって、ビット線及びワード線が複
数組設けられ、メモリセルの選択トランジスタが各ビッ
ト線及びワード線のペア毎に設けられている。このた
め、必要なポート数に応じてワード線やビット線の数を
増やすとメモリチップの面積が著しく増大し、また、ビ
ット線相互間のクロストーク等によって誤動作を生ずる
虞が増し、単一のメモリにおけるポート数の増加には自
ずと制限が有る。
【０００３】そこで、複数個のＲＡＭを用いて見掛け上
マルチポートＲＡＭを構成することができる。このよう
な技術に関しては特開平１−２５１３８７号公報に記載
が有る。例えば、並列的にアクセス可能なライトポート
とリードポートを持つ２ポートＲＡＭを２個用いて見掛
上１個の３ポートＲＡＭを構成する場合、データ書き込
みに際して２個の２ポートＲＡＭには同一データを書き
込まなければならないから、２個の２ポートＲＡＭのラ
イトポートは共通接続して１ポートとする。同様に上記
２ポートＲＡＭをｎ（３以上の整数）個用いて見掛上ｎ
＋１のポートを持つマルチポートメモリを構成する場合
にも、ｎ個の２ポートＲＡＭのライトポートは共通接続
しなければならない。このようなマルチポートＲＡＭ
は、書込みに関しては異なるデータを並列ライトアクセ
スすることはできないが、読み出しに関してはｎ個のポ
ートに対してｎ個の異なるデータを並列リードアクセス
できる。しかしながら、必要なポート数に応じて並列動
作されるメモリチップの数が増えるため、電力消費量が
大きくなうと言う問題点が有る。
マルチポートＲＡＭを構成することができる。このよう
な技術に関しては特開平１−２５１３８７号公報に記載
が有る。例えば、並列的にアクセス可能なライトポート
とリードポートを持つ２ポートＲＡＭを２個用いて見掛
上１個の３ポートＲＡＭを構成する場合、データ書き込
みに際して２個の２ポートＲＡＭには同一データを書き
込まなければならないから、２個の２ポートＲＡＭのラ
イトポートは共通接続して１ポートとする。同様に上記
２ポートＲＡＭをｎ（３以上の整数）個用いて見掛上ｎ
＋１のポートを持つマルチポートメモリを構成する場合
にも、ｎ個の２ポートＲＡＭのライトポートは共通接続
しなければならない。このようなマルチポートＲＡＭ
は、書込みに関しては異なるデータを並列ライトアクセ
スすることはできないが、読み出しに関してはｎ個のポ
ートに対してｎ個の異なるデータを並列リードアクセス
できる。しかしながら、必要なポート数に応じて並列動
作されるメモリチップの数が増えるため、電力消費量が
大きくなうと言う問題点が有る。
【０００４】また、本発明者はマルチポート化に関する
発明を先に出願している（特開平７-８４９８７号）。
これによれば、メモリのアクセスポートに、アドレスや
データを並列・直列変換して外部とのインタフェースを
行う速度変換回路を設け、外部からのアクセス速度に対
して内部のメモリアクセス速度を例えば２倍にし、シン
グルポーチＲＡＭを見掛上デュアルポートＲＡＭとして
アクセス可能にする。この構成ではメモリの数を増やさ
なくても、速度変換回路の論理構成によって、一つのポ
ートに対する見掛上のマルチポート数を増やすこと、例
えば４ポート、８ポートというように見掛上のポート数
を増やすことができる。
発明を先に出願している（特開平７-８４９８７号）。
これによれば、メモリのアクセスポートに、アドレスや
データを並列・直列変換して外部とのインタフェースを
行う速度変換回路を設け、外部からのアクセス速度に対
して内部のメモリアクセス速度を例えば２倍にし、シン
グルポーチＲＡＭを見掛上デュアルポートＲＡＭとして
アクセス可能にする。この構成ではメモリの数を増やさ
なくても、速度変換回路の論理構成によって、一つのポ
ートに対する見掛上のマルチポート数を増やすこと、例
えば４ポート、８ポートというように見掛上のポート数
を増やすことができる。
【０００５】
【発明が解決しようとする課題】上記速度変換回路を用
いた場合にはＲＡＭを直列的に動作させて見掛上のマル
チポート数を増やすから、並列動作させるべきＲＡＭの
数を減らすことができ、従来に比べて低消費電力に寄与
することができる。しかしながら、メモリの数を増やす
ことなく見掛上のマルチポート数を増やすと、メモリに
対する実際のアクセスが直列的に行なわれている関係
で、見掛上増えた全てのリードポートから読み出される
データが全て確定する時間は、見掛上のマルチポート数
が増えるほど遅くなるという問題点のあることが本発明
者によって明らかにされた。
いた場合にはＲＡＭを直列的に動作させて見掛上のマル
チポート数を増やすから、並列動作させるべきＲＡＭの
数を減らすことができ、従来に比べて低消費電力に寄与
することができる。しかしながら、メモリの数を増やす
ことなく見掛上のマルチポート数を増やすと、メモリに
対する実際のアクセスが直列的に行なわれている関係
で、見掛上増えた全てのリードポートから読み出される
データが全て確定する時間は、見掛上のマルチポート数
が増えるほど遅くなるという問題点のあることが本発明
者によって明らかにされた。
【０００６】本発明の目的は、低消費電力に寄与できる
と共に、見掛上のマルチポート数を増やしても見掛上の
並列リードアクセスの遅れを改善できるマルチポートメ
モリを提供することにある。
と共に、見掛上のマルチポート数を増やしても見掛上の
並列リードアクセスの遅れを改善できるマルチポートメ
モリを提供することにある。
【０００７】本発明の別の目的は、汎用メモリチップを
用いて単一のマルチポートメモリを実現可能にすると共
に、実現されたマルチポートメモリに関しては、低消費
電力で、しかも、見掛上のマルチポート数を増やしても
見掛上の並列リードアクセスの遅れを改善できるデータ
プロセッサを提供することにある。
用いて単一のマルチポートメモリを実現可能にすると共
に、実現されたマルチポートメモリに関しては、低消費
電力で、しかも、見掛上のマルチポート数を増やしても
見掛上の並列リードアクセスの遅れを改善できるデータ
プロセッサを提供することにある。
【０００８】本発明のその他の目的は、多ポートメモリ
を用いるデータ処理システムのコスト並びに電力消費量
を低減することにある。
を用いるデータ処理システムのコスト並びに電力消費量
を低減することにある。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１１】〔１〕マルチポートメモリは、複数個のＲ
ＡＭと、前記複数個のＲＡＭのアクセスポートに接続さ
れたポート拡張部（１２，２２，３２，４２）とを有す
る。前記ポート拡張部は、前記複数個のＲＡＭをメモリ
サイクル毎に並列動作させるためのアクセス制御情報を
複数メモリサイクル分まとめて入力可能とする入力回路
と、外部から供給されるクロック信号の１サイクルの期
間に前記メモリサイクルを直列的に複数回規定可能な内
部クロック信号を生成するタイミング発生回路と、前記
入力回路のアクセス制御情報を前記内部クロック信号に
同期する直列的なメモリサイクル毎に分けて順次複数個
のＲＡＭに並列的に供給可能な論理回路とを有する。こ
のポート拡張部は、前記複数個のＲＡＭを見掛上単一の
マルチポートメモリとしてアクセス可能にするものであ
る。
ＡＭと、前記複数個のＲＡＭのアクセスポートに接続さ
れたポート拡張部（１２，２２，３２，４２）とを有す
る。前記ポート拡張部は、前記複数個のＲＡＭをメモリ
サイクル毎に並列動作させるためのアクセス制御情報を
複数メモリサイクル分まとめて入力可能とする入力回路
と、外部から供給されるクロック信号の１サイクルの期
間に前記メモリサイクルを直列的に複数回規定可能な内
部クロック信号を生成するタイミング発生回路と、前記
入力回路のアクセス制御情報を前記内部クロック信号に
同期する直列的なメモリサイクル毎に分けて順次複数個
のＲＡＭに並列的に供給可能な論理回路とを有する。こ
のポート拡張部は、前記複数個のＲＡＭを見掛上単一の
マルチポートメモリとしてアクセス可能にするものであ
る。
【００１２】上記によれば、個々のＲＡＭを直列的に動
作させて見掛上のマルチポート数を増やすから、並列動
作させるべきＲＡＭの数を減らすことができ、従来に比
べて低消費電力に寄与することができる。しかも、ＲＡ
Ｍを複数個用いているので、個々のＲＡＭがシングルポ
ートの場合でも、リードアクセスに関しては個々のＲＡ
Ｍを実質的に並列アクセスすることができ、外部からの
見掛上の並列リードアクセスの遅れを改善できる。ＲＡ
Ｍがマルチポートを持つ場合も同じである。一方、ライ
トアクセスに関しては、個々のＲＡＭが同一データを保
持しなければならないから、各ＲＡＭにおいて並列ライ
トアクセス可能なポート数分だけライトアクセスの実質
的な並列化が行なわれる。
作させて見掛上のマルチポート数を増やすから、並列動
作させるべきＲＡＭの数を減らすことができ、従来に比
べて低消費電力に寄与することができる。しかも、ＲＡ
Ｍを複数個用いているので、個々のＲＡＭがシングルポ
ートの場合でも、リードアクセスに関しては個々のＲＡ
Ｍを実質的に並列アクセスすることができ、外部からの
見掛上の並列リードアクセスの遅れを改善できる。ＲＡ
Ｍがマルチポートを持つ場合も同じである。一方、ライ
トアクセスに関しては、個々のＲＡＭが同一データを保
持しなければならないから、各ＲＡＭにおいて並列ライ
トアクセス可能なポート数分だけライトアクセスの実質
的な並列化が行なわれる。
【００１３】本発明の第１の具体的な態様では、図１に
例示されるように、前記夫々のＲＡＭは、データ入出力
端子と選択端子とを１組有するメモリセルを内蔵したシ
ングルポートＲＡＭ（１０，１１）である。このとき、
前記入力回路（１３）は、前記シングルポートＲＡＭの
数に夫々等しい数のリードアドレス入力回路（１３０，
１３１）、ライトアドレス入力回路（１３２，１３
３）、ライトデータ入力回路（１３４，１３５）を有す
る。前記ライトアドレス入力回路はライトアドレスのラ
ッチ回路（１３６，１３７）を有し、前記ライトデータ
入力回路はライトデータのラッチ回路（１３８，１３
９）を有する。前記論理回路（１５）は、外部から供給
されるクロック信号（ＣＫ）の１サイクル毎に、一つの
内部クロック信号（φ１）に同期して、個々のリードア
ドレス入力回路のアドレス信号を対応するシングルポー
トＲＡＭに並列に供給してリード動作を可能にし、他の
内部クロック信号（φ２、φ３）に順次同期して、ライ
トアドレス及びライトデータ入力回路毎のラッチ回路に
ラッチされたライトアドレス及びライトデータをシング
ルポートＲＡＭに並列に供給して複数回直列的にライト
動作を可能にするものである。
例示されるように、前記夫々のＲＡＭは、データ入出力
端子と選択端子とを１組有するメモリセルを内蔵したシ
ングルポートＲＡＭ（１０，１１）である。このとき、
前記入力回路（１３）は、前記シングルポートＲＡＭの
数に夫々等しい数のリードアドレス入力回路（１３０，
１３１）、ライトアドレス入力回路（１３２，１３
３）、ライトデータ入力回路（１３４，１３５）を有す
る。前記ライトアドレス入力回路はライトアドレスのラ
ッチ回路（１３６，１３７）を有し、前記ライトデータ
入力回路はライトデータのラッチ回路（１３８，１３
９）を有する。前記論理回路（１５）は、外部から供給
されるクロック信号（ＣＫ）の１サイクル毎に、一つの
内部クロック信号（φ１）に同期して、個々のリードア
ドレス入力回路のアドレス信号を対応するシングルポー
トＲＡＭに並列に供給してリード動作を可能にし、他の
内部クロック信号（φ２、φ３）に順次同期して、ライ
トアドレス及びライトデータ入力回路毎のラッチ回路に
ラッチされたライトアドレス及びライトデータをシング
ルポートＲＡＭに並列に供給して複数回直列的にライト
動作を可能にするものである。
【００１４】本発明の第２の具体的な態様では、図７に
例示されるように、前記夫々のＲＡＭは、データ入出力
端子と選択端子とを２組有するメモリセルを内蔵し外部
より並列アクセス可能な２ポートを持つ２ポートＲＡＭ
（２０，２１）である。このとき、前記入力回路（２
３）は、前記２ポートＲＡＭの数に夫々等しい数のリー
ドアドレス入力回路（２３０，２３１）、ライトアドレ
ス入力回路（２３２，２３３）及びライトデータ入力回
路（２３４，２３５）を有する。前記ライトアドレス入
力回路はライトアドレスのラッチ回路（２３６）を有
し、前記ライトデータ入力回路はライトデータのラッチ
回路（２３８）を有する。前記論理回路（２５）は、外
部から供給されるクロック信号（ＣＫ）の１サイクル毎
に、一つの内部クロック信号（φ１）に同期して、個々
のリードアドレス入力回路のアドレス信号を対応する２
ポートＲＡＭの一方のポートに並列に供給してリード動
作を可能にすると共に、一つのライトアドレス及びライ
トデータ入力回路のラッチ回路にラッチされたライトア
ドレス及びライトデータを前記全ての２ポートＲＡＭの
他方のポートに並列に供給してライト動作を可能にし、
他の内部クロック信号（φ２）に同期して、他のライト
アドレス及びライトデータ入力回路のラッチ回路にラッ
チされたライトアドレス及びライトデータを全ての２ポ
ートＲＡＭに並列に供給してライト動作を可能にするも
のである。
例示されるように、前記夫々のＲＡＭは、データ入出力
端子と選択端子とを２組有するメモリセルを内蔵し外部
より並列アクセス可能な２ポートを持つ２ポートＲＡＭ
（２０，２１）である。このとき、前記入力回路（２
３）は、前記２ポートＲＡＭの数に夫々等しい数のリー
ドアドレス入力回路（２３０，２３１）、ライトアドレ
ス入力回路（２３２，２３３）及びライトデータ入力回
路（２３４，２３５）を有する。前記ライトアドレス入
力回路はライトアドレスのラッチ回路（２３６）を有
し、前記ライトデータ入力回路はライトデータのラッチ
回路（２３８）を有する。前記論理回路（２５）は、外
部から供給されるクロック信号（ＣＫ）の１サイクル毎
に、一つの内部クロック信号（φ１）に同期して、個々
のリードアドレス入力回路のアドレス信号を対応する２
ポートＲＡＭの一方のポートに並列に供給してリード動
作を可能にすると共に、一つのライトアドレス及びライ
トデータ入力回路のラッチ回路にラッチされたライトア
ドレス及びライトデータを前記全ての２ポートＲＡＭの
他方のポートに並列に供給してライト動作を可能にし、
他の内部クロック信号（φ２）に同期して、他のライト
アドレス及びライトデータ入力回路のラッチ回路にラッ
チされたライトアドレス及びライトデータを全ての２ポ
ートＲＡＭに並列に供給してライト動作を可能にするも
のである。
【００１５】本発明の第３の具体的な態様では、図１０
に例示されるように、前記夫々のＲＡＭは、データ入出
力端子と選択端子とを２組有するメモリセルを内蔵し外
部より並列的にアクセス可能な２ポートを持つｎ個の２
ポートＲＡＭ（３０，３１）である。このとき、前記入
力回路（３３）は、前記２ポートＲＡＭの夫々のポート
に対応してアドレス入力回路（３３０Ａ〜３３３Ａ）、
ライトデータ入力回路（３３０Ｄ〜３３３Ｄ）及びリー
ド・ライト信号入力回路（３３０Ｃ〜３３３Ｃ）を有す
る。前記アドレス入力回路はアドレスのラッチ回路（３
３０ＡＬ〜３３３ＡＬ）を有し、前記ライトデータ入力
回路はライトデータのラッチ回路（３３０ＤＬ〜３３３
ＤＬ）を有し、前記リード・ライト信号入力回路はリー
ド・ライト信号のラッチ回路（３３０ＣＬ〜３３３Ｌ）
を有する。前記タイミング発生部（３４）は、前記内部
クロック信号として相互にノンオーバーラップの第１乃
至第ｎ内部クロック信号（φ１、φ２）を生成する。前
記論理回路（３５）は、外部から供給されるクロック信
号（ＣＫ）の１サイクル毎に、第１内部クロック信号
（φ１）に同期して、リード動作が指示されたアドレス
入力回路のアドレス信号を対応する２ポートＲＡＭのポ
ートに並列に供給してリード動作を可能にし、第１乃至
第ｎ内部クロック信号（φ２）に順次同期して、ライト
動作が指示されたアドレス及びライトデータ入力回路の
ラッチ回路にラッチされたライトアドレス及びライトデ
ータを全ての２ポートＲＡＭに供給してライト動作を可
能にするものである。
に例示されるように、前記夫々のＲＡＭは、データ入出
力端子と選択端子とを２組有するメモリセルを内蔵し外
部より並列的にアクセス可能な２ポートを持つｎ個の２
ポートＲＡＭ（３０，３１）である。このとき、前記入
力回路（３３）は、前記２ポートＲＡＭの夫々のポート
に対応してアドレス入力回路（３３０Ａ〜３３３Ａ）、
ライトデータ入力回路（３３０Ｄ〜３３３Ｄ）及びリー
ド・ライト信号入力回路（３３０Ｃ〜３３３Ｃ）を有す
る。前記アドレス入力回路はアドレスのラッチ回路（３
３０ＡＬ〜３３３ＡＬ）を有し、前記ライトデータ入力
回路はライトデータのラッチ回路（３３０ＤＬ〜３３３
ＤＬ）を有し、前記リード・ライト信号入力回路はリー
ド・ライト信号のラッチ回路（３３０ＣＬ〜３３３Ｌ）
を有する。前記タイミング発生部（３４）は、前記内部
クロック信号として相互にノンオーバーラップの第１乃
至第ｎ内部クロック信号（φ１、φ２）を生成する。前
記論理回路（３５）は、外部から供給されるクロック信
号（ＣＫ）の１サイクル毎に、第１内部クロック信号
（φ１）に同期して、リード動作が指示されたアドレス
入力回路のアドレス信号を対応する２ポートＲＡＭのポ
ートに並列に供給してリード動作を可能にし、第１乃至
第ｎ内部クロック信号（φ２）に順次同期して、ライト
動作が指示されたアドレス及びライトデータ入力回路の
ラッチ回路にラッチされたライトアドレス及びライトデ
ータを全ての２ポートＲＡＭに供給してライト動作を可
能にするものである。
【００１６】本発明の第４の具体的な態様では、図１４
に例示されるように、前記夫々のＲＡＭは、データ入出
力端子と選択端子とを２組有するメモリセルを内蔵し外
部より並列的にアクセス可能な２ポートを持つｎ個の２
ポートＲＡＭ（４０，４１）である。このとき、前記入
力回路（４３）は、夫々２ｎ個のリードアドレス入力回
路（４３０Ｒ〜４３３Ｒ）、ライトアドレス入力回路
（４３０Ｗ〜４３３Ｗ）及びライトデータ入力回路（４
３０Ｄ〜４３３Ｄ）を有する。前記ライトアドレス入力
回路はライトアドレスのラッチ回路（４３０ＷＬ〜４３
３ＷＬ）を有し、前記ライトデータ入力回路はライトデ
ータのラッチ回路（４３０ＤＬ〜４３３ＤＬ）を有し、
前記タイミング発生部（４４）は、前記内部クロック信
号として相互にノンオーバーラップの第１乃至第ｎ＋１
番目の内部クロック信号（φ１、φ２、φ３）を生成す
る。前記論理回路（４５）は、外部から供給されるクロ
ック信号（ＣＫ）の１サイクル毎に、第１内部クロック
信号（φ１）に同期して、リードアドレス入力回路のア
ドレス信号を２ポートＲＡＭに並列に供給して全てのＲ
ＡＭで別々のデータの並列リード動作を可能にし、第２
乃至第ｎ＋１番目の内部クロック信号（φ２、φ３）に
順次同期して、ライトアドレス及びライトデータ入力回
路のラッチ回路にラッチされたライトアドレス及びライ
トデータを順番に全ての２ポートＲＡＭに供給して全て
のＲＡＭに同一データの順次ライト動作を可能にするも
のである。
に例示されるように、前記夫々のＲＡＭは、データ入出
力端子と選択端子とを２組有するメモリセルを内蔵し外
部より並列的にアクセス可能な２ポートを持つｎ個の２
ポートＲＡＭ（４０，４１）である。このとき、前記入
力回路（４３）は、夫々２ｎ個のリードアドレス入力回
路（４３０Ｒ〜４３３Ｒ）、ライトアドレス入力回路
（４３０Ｗ〜４３３Ｗ）及びライトデータ入力回路（４
３０Ｄ〜４３３Ｄ）を有する。前記ライトアドレス入力
回路はライトアドレスのラッチ回路（４３０ＷＬ〜４３
３ＷＬ）を有し、前記ライトデータ入力回路はライトデ
ータのラッチ回路（４３０ＤＬ〜４３３ＤＬ）を有し、
前記タイミング発生部（４４）は、前記内部クロック信
号として相互にノンオーバーラップの第１乃至第ｎ＋１
番目の内部クロック信号（φ１、φ２、φ３）を生成す
る。前記論理回路（４５）は、外部から供給されるクロ
ック信号（ＣＫ）の１サイクル毎に、第１内部クロック
信号（φ１）に同期して、リードアドレス入力回路のア
ドレス信号を２ポートＲＡＭに並列に供給して全てのＲ
ＡＭで別々のデータの並列リード動作を可能にし、第２
乃至第ｎ＋１番目の内部クロック信号（φ２、φ３）に
順次同期して、ライトアドレス及びライトデータ入力回
路のラッチ回路にラッチされたライトアドレス及びライ
トデータを順番に全ての２ポートＲＡＭに供給して全て
のＲＡＭに同一データの順次ライト動作を可能にするも
のである。
【００１７】前記ＲＡＭはクロック信号に同期してメモ
リサイクルが規定されるものであるとき、前記タイミン
グ発生回路は前記内部クロック信号を相互にノンオーバ
ラップのクロック信号とし、それらノンオーバラップの
内部クロック信号の論理和信号を前記夫々のＲＡＭにイ
ネーブルクロック信号として与えることができる。
リサイクルが規定されるものであるとき、前記タイミン
グ発生回路は前記内部クロック信号を相互にノンオーバ
ラップのクロック信号とし、それらノンオーバラップの
内部クロック信号の論理和信号を前記夫々のＲＡＭにイ
ネーブルクロック信号として与えることができる。
【００１８】前記ＲＡＭがダイナミックＲＡＭやスタテ
ィックＲＡＭのように、読み出し動作の開始前にビット
線レベルを所定レベルにプリチャージしなければならな
いＲＡＭを想定したとき、外部クロック信号で規定され
るサイクル期間において、論理回路は、ＲＡＭに対する
リード動作をライト動作に優先させる事が望ましい。書
込み動作では書き込みアンプでビット線をドライブすれ
ばよく、プリチャージ動作は必要ない。書込み動作をリ
ード動作の前に行うと、読み出し動作の前にビット線プ
リチャージ動作を行わなければならない。したがって、
リード動作をライト動作に優先させれば、リード動作と
ライト動作が連続される見掛け上のマルチポートアクセ
ス時間を短縮することができる。
ィックＲＡＭのように、読み出し動作の開始前にビット
線レベルを所定レベルにプリチャージしなければならな
いＲＡＭを想定したとき、外部クロック信号で規定され
るサイクル期間において、論理回路は、ＲＡＭに対する
リード動作をライト動作に優先させる事が望ましい。書
込み動作では書き込みアンプでビット線をドライブすれ
ばよく、プリチャージ動作は必要ない。書込み動作をリ
ード動作の前に行うと、読み出し動作の前にビット線プ
リチャージ動作を行わなければならない。したがって、
リード動作をライト動作に優先させれば、リード動作と
ライト動作が連続される見掛け上のマルチポートアクセ
ス時間を短縮することができる。
【００１９】上記マルチポートメモリは１個の半導体チ
ップに形成することができる。ＲＡＭに汎用ＲＡＭチッ
プを用い、ポート拡張部をＴＴＬ回路で構成することも
可能である。
ップに形成することができる。ＲＡＭに汎用ＲＡＭチッ
プを用い、ポート拡張部をＴＴＬ回路で構成することも
可能である。
【００２０】〔２〕データプロセッサ（５）は、ＣＰＵ
（５０）とポート拡張回路（５２）とが半導体チップに
形成されて成る。前記ポート拡張回路は、内部バスを介
してＣＰＵに接続され、且つ前記半導体チップの外部に
設けられる複数個のＲＡＭ（６０〜６２）のアクセスポ
ートに接続され、前記複数個のＲＡＭを見掛上単一のマ
ルチポートメモリとしてアクセス可能にするものであ
り、前記複数個のＲＡＭをメモリサイクル毎に並列動作
させるためのアクセス制御情報を複数メモリサイクル分
まとめて入力可能とする入力回路（５２１）と、データ
プロセッサの同期クロック信号（ＣＫ）の１サイクルの
期間に前記メモリサイクルを直列的に複数回規定可能な
制御クロック信号を生成するタイミング発生回路（５２
０）と、前記入力回路のアクセス制御情報を前記制御ク
ロック信号に同期する直列的なメモリサイクル毎に分け
て順次複数個のＲＡＭに並列的に供給可能な論理回路
（５２２）と、を有して成る。
（５０）とポート拡張回路（５２）とが半導体チップに
形成されて成る。前記ポート拡張回路は、内部バスを介
してＣＰＵに接続され、且つ前記半導体チップの外部に
設けられる複数個のＲＡＭ（６０〜６２）のアクセスポ
ートに接続され、前記複数個のＲＡＭを見掛上単一のマ
ルチポートメモリとしてアクセス可能にするものであ
り、前記複数個のＲＡＭをメモリサイクル毎に並列動作
させるためのアクセス制御情報を複数メモリサイクル分
まとめて入力可能とする入力回路（５２１）と、データ
プロセッサの同期クロック信号（ＣＫ）の１サイクルの
期間に前記メモリサイクルを直列的に複数回規定可能な
制御クロック信号を生成するタイミング発生回路（５２
０）と、前記入力回路のアクセス制御情報を前記制御ク
ロック信号に同期する直列的なメモリサイクル毎に分け
て順次複数個のＲＡＭに並列的に供給可能な論理回路
（５２２）と、を有して成る。
【００２１】外部インタフェース回路として前記ポート
拡張回路を備えたデータプロセッサを用いれば、ＤＲＡ
ＭやＳＤＲＡＭなどのシングルポート又はデュアルポー
トの汎用ＲＡＭチップを用いて、見掛け上必要な数のリ
ードポートを備えたマルチポートメモリを容易に実現で
きる。そのようにして実現されるマルチポートメモリは
機能上、上記マルチポートメモリと同一機能を発揮す
る。
拡張回路を備えたデータプロセッサを用いれば、ＤＲＡ
ＭやＳＤＲＡＭなどのシングルポート又はデュアルポー
トの汎用ＲＡＭチップを用いて、見掛け上必要な数のリ
ードポートを備えたマルチポートメモリを容易に実現で
きる。そのようにして実現されるマルチポートメモリは
機能上、上記マルチポートメモリと同一機能を発揮す
る。
【００２２】〔３〕データ処理システムは、アクセス制
御回路（６０）、ポート拡張回路（６１）、及び複数個
のＲＡＭ（６３）を有する。前記ポート拡張回路は、前
記アクセス制御回路に接続され、且つ前記複数個のＲＡ
Ｍのアクセスポートに接続され、前記複数個のＲＡＭを
見掛上単一のマルチポートメモリとしてアクセス可能に
するものであり、前記複数個のＲＡＭをメモリサイクル
毎に並列動作させるためのアクセス制御情報を複数メモ
リサイクル分まとめて入力可能とする入力回路と、外部
から供給されるクロック信号の１サイクルの期間に前記
メモリサイクルを直列的に複数回規定可能な制御クロッ
ク信号を生成するタイミング発生回路と、前記入力回路
のアクセス制御情報を前記制御クロック信号に同期する
直列的なメモリサイクル毎に分けて順次複数個のＲＡＭ
に並列的に供給可能な論理回路とを有して成る。
御回路（６０）、ポート拡張回路（６１）、及び複数個
のＲＡＭ（６３）を有する。前記ポート拡張回路は、前
記アクセス制御回路に接続され、且つ前記複数個のＲＡ
Ｍのアクセスポートに接続され、前記複数個のＲＡＭを
見掛上単一のマルチポートメモリとしてアクセス可能に
するものであり、前記複数個のＲＡＭをメモリサイクル
毎に並列動作させるためのアクセス制御情報を複数メモ
リサイクル分まとめて入力可能とする入力回路と、外部
から供給されるクロック信号の１サイクルの期間に前記
メモリサイクルを直列的に複数回規定可能な制御クロッ
ク信号を生成するタイミング発生回路と、前記入力回路
のアクセス制御情報を前記制御クロック信号に同期する
直列的なメモリサイクル毎に分けて順次複数個のＲＡＭ
に並列的に供給可能な論理回路とを有して成る。
【００２３】これによれば、ポート拡張回路とＲＡＭに
より、上記同様、見掛け上必要な数のリードポートを備
えたマルチポートメモリが実現される。よって、多ポー
トメモリを用いるデータ処理システムのコスト並びに電
力消費量を低減することができる。
より、上記同様、見掛け上必要な数のリードポートを備
えたマルチポートメモリが実現される。よって、多ポー
トメモリを用いるデータ処理システムのコスト並びに電
力消費量を低減することができる。
【００２４】
【発明の実施の形態】《第１のマルチポートメモリ》図
１にはマルチポートメモリの第１の例として、２個のシ
ングルポートＲＡＭを用いて見掛け上４ポートＲＡＭと
して機能されるマルチポートメモリが示される。同図に
示されるマルチポートメモリ１は、２個のＲＡＭ１０，
１１と各々のＲＡＭ１０，１１のアクセスポートに接続
されたポート拡張部１２とを有する。
１にはマルチポートメモリの第１の例として、２個のシ
ングルポートＲＡＭを用いて見掛け上４ポートＲＡＭと
して機能されるマルチポートメモリが示される。同図に
示されるマルチポートメモリ１は、２個のＲＡＭ１０，
１１と各々のＲＡＭ１０，１１のアクセスポートに接続
されたポート拡張部１２とを有する。
【００２５】前記夫々のＲＡＭ１０，１１は相互に同一
回路構成を有し、データ入出力端子と選択端子とを１組
有するメモリセルを内蔵した所謂シングルポートＲＡＭ
である。ＲＡＭ１０，１１が例えばＳＲＡＭであれば、
メモリセルは例えば公知のスタティックラッチ形態で構
成することができる。
回路構成を有し、データ入出力端子と選択端子とを１組
有するメモリセルを内蔵した所謂シングルポートＲＡＭ
である。ＲＡＭ１０，１１が例えばＳＲＡＭであれば、
メモリセルは例えば公知のスタティックラッチ形態で構
成することができる。
【００２６】ＲＡＭ１０，１１において、ｃｋはクロッ
ク（イネーブルクロック）入力端子、ＡＩＰはアドレス
入力端子群、ＤＩＰはデータ入力端子群、ＤＯＰはデー
タ出力端子群、Ｒ／Ｗはリード・ライト信号入力端子で
あり、それらは、一つのアクセスポート（シングルポー
ト）を構成する。データ入力端子群ＤＩＰとデータ出力
端子群ＤＯＰは便宜上分けられているに過ぎず、並列ア
クセス可能なデュアルポートを構成するものではない。
ク（イネーブルクロック）入力端子、ＡＩＰはアドレス
入力端子群、ＤＩＰはデータ入力端子群、ＤＯＰはデー
タ出力端子群、Ｒ／Ｗはリード・ライト信号入力端子で
あり、それらは、一つのアクセスポート（シングルポー
ト）を構成する。データ入力端子群ＤＩＰとデータ出力
端子群ＤＯＰは便宜上分けられているに過ぎず、並列ア
クセス可能なデュアルポートを構成するものではない。
【００２７】前記ポート拡張部１２は、前記ＲＡＭ１
０，１１をメモリサイクル毎に並列動作させるためのア
クセス制御情報ＡＤ，ＤＩを複数メモリサイクル分まと
めて入力可能とする入力回路１３と、外部から供給され
るクロック信号ＣＫの１サイクルの期間に前記メモリサ
イクルを直列的に複数回規定可能な内部クロック信号φ
１、φ２、φ３、φｃを生成するタイミング発生回路
（ＴＧ）１４と、前記入力回路１３のアクセス制御情報
を前記内部クロック信号に同期する直列的なメモリサイ
クル毎に分けて順次複数個のＲＡＭに並列的に供給可能
な論理回路１５と、を有する。特に制限されないが、マ
ルチポートメモリ１は１個の半導体チップに形成されて
いるが、ＲＡＭ１０，１１とポート拡張部１２とを別々
の半導体チップに構成することも可能である。
０，１１をメモリサイクル毎に並列動作させるためのア
クセス制御情報ＡＤ，ＤＩを複数メモリサイクル分まと
めて入力可能とする入力回路１３と、外部から供給され
るクロック信号ＣＫの１サイクルの期間に前記メモリサ
イクルを直列的に複数回規定可能な内部クロック信号φ
１、φ２、φ３、φｃを生成するタイミング発生回路
（ＴＧ）１４と、前記入力回路１３のアクセス制御情報
を前記内部クロック信号に同期する直列的なメモリサイ
クル毎に分けて順次複数個のＲＡＭに並列的に供給可能
な論理回路１５と、を有する。特に制限されないが、マ
ルチポートメモリ１は１個の半導体チップに形成されて
いるが、ＲＡＭ１０，１１とポート拡張部１２とを別々
の半導体チップに構成することも可能である。
【００２８】前記入力回路１３は、前記ＲＡＭ１０，１
１（シングルポートＲＡＭ１０，１１とも称する）の数
（＝２）に夫々等しい数の、リードアドレス入力回路１
３０、１３１と、ライトアドレス入力回路１３２，１３
３と、ライトデータ入力回路１３４，１３５とを有す
る。アドレス入力回路１３０〜１３３の夫々のアドレス
入力ビット数はＲＡＭ１０，１１のアドレス入力端子群
ＡＩＰのビット数に等しくされ、また、ライトデータ入
力回路１３４，１３５のビット数も夫々前記ＲＡＭ１
０，１１のデータ入力端子群ＤＩＰのビット数に等しく
されている。
１（シングルポートＲＡＭ１０，１１とも称する）の数
（＝２）に夫々等しい数の、リードアドレス入力回路１
３０、１３１と、ライトアドレス入力回路１３２，１３
３と、ライトデータ入力回路１３４，１３５とを有す
る。アドレス入力回路１３０〜１３３の夫々のアドレス
入力ビット数はＲＡＭ１０，１１のアドレス入力端子群
ＡＩＰのビット数に等しくされ、また、ライトデータ入
力回路１３４，１３５のビット数も夫々前記ＲＡＭ１
０，１１のデータ入力端子群ＤＩＰのビット数に等しく
されている。
【００２９】図１のマルチポートメモリ１では、ＲＡＭ
１０，１１の出力端子群ＤＯＰと共にリードアドレス入
力回路１３０、１３１が２個のリードアクセスポートを
構成し、ライトアドレス入力回路１３２及びライトデー
タ入力回路１３４が１個のライトアクセスポートを構成
し、ライトアドレス入力回路１３３及びライトデータ入
力回路１３５がもう１個のライトアクセスポートを構成
する。マルチポートメモリ１は見掛上、２個のライトポ
ートと２個のリードポートを有する合計４ポートのＲＡ
Ｍを構成する。
１０，１１の出力端子群ＤＯＰと共にリードアドレス入
力回路１３０、１３１が２個のリードアクセスポートを
構成し、ライトアドレス入力回路１３２及びライトデー
タ入力回路１３４が１個のライトアクセスポートを構成
し、ライトアドレス入力回路１３３及びライトデータ入
力回路１３５がもう１個のライトアクセスポートを構成
する。マルチポートメモリ１は見掛上、２個のライトポ
ートと２個のリードポートを有する合計４ポートのＲＡ
Ｍを構成する。
【００３０】前記リードアドレス入力回路１３０、１３
１は、特に制限されないが、図示を省略するアドレス入
力バッファを有し、信号線を介してリードアドレスＡＤ
（Ｒａ），ＡＤ（Ｒｂ）が供給される。ライトアドレス
入力回路１３２，１３３は、特に制限されないが、図示
を省略するアドレス入力バッファを有し、信号線を介し
てライトアドレスＡＤ（Ｗｃ），ＡＤ（Ｗｄ）が供給さ
れる。図示を省略するアドレス入力バッファの次段に
は、ライトアドレスのラッチ回路１３６，１３７が設け
られている。ライトデータ入力回路１３４，１３５は、
特に制限されないが、図示を省略するデータ入力バッフ
ァを有し、信号線を介してライトデータＤＩ（Ｗｃ），
ＤＩ（Ｗｄ）が供給される。図示を省略するデータ入力
バッファの次段には、ライトデータのラッチ回路１３８
が、１３９が設けられている。ＲＡＭ１０，１１のアク
セス動作は直列的に行われるので、予め並列的に供給さ
れたライトアドレス及びライトデータをライト動作の開
始まで保持するのに、前記ラッチ回路１３６〜１３９が
設けられている。
１は、特に制限されないが、図示を省略するアドレス入
力バッファを有し、信号線を介してリードアドレスＡＤ
（Ｒａ），ＡＤ（Ｒｂ）が供給される。ライトアドレス
入力回路１３２，１３３は、特に制限されないが、図示
を省略するアドレス入力バッファを有し、信号線を介し
てライトアドレスＡＤ（Ｗｃ），ＡＤ（Ｗｄ）が供給さ
れる。図示を省略するアドレス入力バッファの次段に
は、ライトアドレスのラッチ回路１３６，１３７が設け
られている。ライトデータ入力回路１３４，１３５は、
特に制限されないが、図示を省略するデータ入力バッフ
ァを有し、信号線を介してライトデータＤＩ（Ｗｃ），
ＤＩ（Ｗｄ）が供給される。図示を省略するデータ入力
バッファの次段には、ライトデータのラッチ回路１３８
が、１３９が設けられている。ＲＡＭ１０，１１のアク
セス動作は直列的に行われるので、予め並列的に供給さ
れたライトアドレス及びライトデータをライト動作の開
始まで保持するのに、前記ラッチ回路１３６〜１３９が
設けられている。
【００３１】前記タイミング発生回路１４は、図２に例
示されるように、外部から供給されるクロック信号ＣＫ
の１サイクルに、ノンオーバーラップ３相の内部クロッ
ク信号φ１、φ２、φ３を生成すると共に、クロック信
号φ１の立ち上がエッジに同期して立ち上がり前記クロ
ック信号φ３の立ち下がりに同期して立ち下がるクロッ
ク信号φｃを出力する。前記クロック信号φ１〜φ３、
φｃはクロック信号ＣＫと同信号ＣＫを遅延させた信号
との論理積（負論理積）信号を基本とし、遅延時間を夫
々相違させることによって形成することができる。前記
ラッチ回路１３６〜１３９はクロック信号φｃのハイレ
ベル期間にラッチ状態にされる。前記ラッチ回路１３６
〜１３９をクロック信号φｃの立ち上がりエッジに同期
してラッチ動作させてもよい。この場合には、クロック
信号φｃはφ１で代替可能である。
示されるように、外部から供給されるクロック信号ＣＫ
の１サイクルに、ノンオーバーラップ３相の内部クロッ
ク信号φ１、φ２、φ３を生成すると共に、クロック信
号φ１の立ち上がエッジに同期して立ち上がり前記クロ
ック信号φ３の立ち下がりに同期して立ち下がるクロッ
ク信号φｃを出力する。前記クロック信号φ１〜φ３、
φｃはクロック信号ＣＫと同信号ＣＫを遅延させた信号
との論理積（負論理積）信号を基本とし、遅延時間を夫
々相違させることによって形成することができる。前記
ラッチ回路１３６〜１３９はクロック信号φｃのハイレ
ベル期間にラッチ状態にされる。前記ラッチ回路１３６
〜１３９をクロック信号φｃの立ち上がりエッジに同期
してラッチ動作させてもよい。この場合には、クロック
信号φｃはφ１で代替可能である。
【００３２】論理回路１５は、クロック信号ＣＫの１サ
イクルから、クロック信号φ１、φ２、φ３に同期して
ＲＡＭ１０，１１のメモリサイクルを直列的に３サイク
ル生成する。具体的にはクロック信号φ１、φ２、φ３
を入力する論理和ゲート１５０の出力φ１２３をＲＡＭ
１０，１１のイネーブルクロック信号としてクロック入
力端子ｃｋに供給する。これによってＲＡＭ１０，１１
は信号φ１２３の立ち上がりエッジに同期してメモリサ
イクルを開始する。その時のＲＡＭ１０，１１の動作形
態は論理和ゲート１５１の出力信号によって決定され
る。即ち、論理和ゲート１５１はクロック信号φ２、φ
３の反転信号が供給されるから、信号φ１のハイレベル
に同期するメモリサイクルはリードアクセス、信号φ
２、φ３のハイレベルに同期するメモリサイクルはライ
トアクセスが指示される。信号φ１のハイレベルに同期
するリードアクセスでは、論理積ゲート１５２，１５３
と論理和ゲート１５４，１５５を介してリードアドレス
ＡＤ（Ｒａ）、ＡＤ（Ｒｂ）がＲＡＭ１０，１１のアド
レス入力端子群ＡＩＰ、ＡＩＰに入力され、データＤＯ
（Ｒａ）、ＤＯ（Ｒｂ）が並列出力される。信号φ２の
ハイレベルに同期するライトアクセスでは、論理積ゲー
ト１５６，１５７と論理和ゲート１５８，１５９，１５
４，１５５を介してライトアドレスＡＤ（Ｗｃ）及びラ
イトデータＤＩ（Ｗｃ）が２個のＲＡＭ１０，１１に並
列的に供給され、同一データの書込みが行なわれる。信
号φ３のハイレベルに同期するライトアクセスでは、論
理積ゲート１６０，１６１と論理和ゲート１５８，１５
９，１５４，１５５を介してライトアドレスＡＤ（Ｗ
ｄ）及びライトデータＤＩ（Ｗｄ）が２個のＲＡＭ１
０，１１に並列的に供給され、同一データの書込みが行
なわれる。
イクルから、クロック信号φ１、φ２、φ３に同期して
ＲＡＭ１０，１１のメモリサイクルを直列的に３サイク
ル生成する。具体的にはクロック信号φ１、φ２、φ３
を入力する論理和ゲート１５０の出力φ１２３をＲＡＭ
１０，１１のイネーブルクロック信号としてクロック入
力端子ｃｋに供給する。これによってＲＡＭ１０，１１
は信号φ１２３の立ち上がりエッジに同期してメモリサ
イクルを開始する。その時のＲＡＭ１０，１１の動作形
態は論理和ゲート１５１の出力信号によって決定され
る。即ち、論理和ゲート１５１はクロック信号φ２、φ
３の反転信号が供給されるから、信号φ１のハイレベル
に同期するメモリサイクルはリードアクセス、信号φ
２、φ３のハイレベルに同期するメモリサイクルはライ
トアクセスが指示される。信号φ１のハイレベルに同期
するリードアクセスでは、論理積ゲート１５２，１５３
と論理和ゲート１５４，１５５を介してリードアドレス
ＡＤ（Ｒａ）、ＡＤ（Ｒｂ）がＲＡＭ１０，１１のアド
レス入力端子群ＡＩＰ、ＡＩＰに入力され、データＤＯ
（Ｒａ）、ＤＯ（Ｒｂ）が並列出力される。信号φ２の
ハイレベルに同期するライトアクセスでは、論理積ゲー
ト１５６，１５７と論理和ゲート１５８，１５９，１５
４，１５５を介してライトアドレスＡＤ（Ｗｃ）及びラ
イトデータＤＩ（Ｗｃ）が２個のＲＡＭ１０，１１に並
列的に供給され、同一データの書込みが行なわれる。信
号φ３のハイレベルに同期するライトアクセスでは、論
理積ゲート１６０，１６１と論理和ゲート１５８，１５
９，１５４，１５５を介してライトアドレスＡＤ（Ｗ
ｄ）及びライトデータＤＩ（Ｗｄ）が２個のＲＡＭ１
０，１１に並列的に供給され、同一データの書込みが行
なわれる。
【００３３】図２にはマルチポートメモリ１の動作タイ
ミングが示されている。上述の説明から明らかなよう
に、クロック信号φ１に同期する最初のメモリサイクル
は、夫々異なるリードアドレスＡＤ（Ｒａ），ＡＤ（Ｒ
ｂ）によるＲＡＭ１０，１１に対する並列的なリードサ
イクルである。これによってＲＡＭ１０，１１から別々
のデータＤＯ（Ｒａ），ＤＯ（Ｒｂ）が並列的に読み出
される。クロック信号φ２に同期する次のメモリサイク
ルは、ライトアドレスＡＤ（Ｗｃ）による双方のＲＡＭ
１０，１１に対する並列的な同一ライトサイクルであ
る。これによって双方のＲＡＭ１０，１１には夫々同一
のライトアドレスＡＤ（Ｗｃ）に同一データＤＩ（Ｗ
ｃ）が書き込まれる。クロック信号φ３に同期する最後
のメモリサイクルは、ライトアドレスＡＤ（Ｗｄ）によ
る双方のＲＡＭ１０，１１に対する並列的な同一ライト
サイクルである。これによって双方のＲＡＭ１０，１１
には夫々同一のライトアドレスＡＤ（Ｗｄ）に同一デー
タＤＩ（Ｗｄ）が書き込まれる。２個のＲＡＭ１０，１
１は夫々別々にリードポートを有するから、ライトアク
セスに関し、個々のＲＡＭ１０，１１は同一データを保
持しなければならない。
ミングが示されている。上述の説明から明らかなよう
に、クロック信号φ１に同期する最初のメモリサイクル
は、夫々異なるリードアドレスＡＤ（Ｒａ），ＡＤ（Ｒ
ｂ）によるＲＡＭ１０，１１に対する並列的なリードサ
イクルである。これによってＲＡＭ１０，１１から別々
のデータＤＯ（Ｒａ），ＤＯ（Ｒｂ）が並列的に読み出
される。クロック信号φ２に同期する次のメモリサイク
ルは、ライトアドレスＡＤ（Ｗｃ）による双方のＲＡＭ
１０，１１に対する並列的な同一ライトサイクルであ
る。これによって双方のＲＡＭ１０，１１には夫々同一
のライトアドレスＡＤ（Ｗｃ）に同一データＤＩ（Ｗ
ｃ）が書き込まれる。クロック信号φ３に同期する最後
のメモリサイクルは、ライトアドレスＡＤ（Ｗｄ）によ
る双方のＲＡＭ１０，１１に対する並列的な同一ライト
サイクルである。これによって双方のＲＡＭ１０，１１
には夫々同一のライトアドレスＡＤ（Ｗｄ）に同一デー
タＤＩ（Ｗｄ）が書き込まれる。２個のＲＡＭ１０，１
１は夫々別々にリードポートを有するから、ライトアク
セスに関し、個々のＲＡＭ１０，１１は同一データを保
持しなければならない。
【００３４】図３には前記RAM１０，１１の一例が示さ
れる。メモリアレイ１００は、リード・ライト可能なメ
モリセルＭＣがマトリクス配置され、メモリセルＭＣの
選択端子が対応する行のワード線ＷＬに結合され、その
データ入出力端子が対応する列のビット線ＢＬに結合さ
れる。ビット線ＢＬは実際には相補信号線である。メモ
リセルＭＣを選択するためのアドレス信号はアドレス入
力端子群ＡＩＰからアドレス入力回路１０１に供給さ
れ、これがデコーダ１０２にて解読されることにより、
ワード線選択信号とデータ線選択信号が形成される。ワ
ード線選択信号はワードドライバ１０３に供給され、選
択されるべきワード線がそれによって選択レベルに駆動
される。データ線選択信号はカラムスイッチ回路１０４
に供給され、それによって選択されるべきデータ線をコ
モンデータ線１０５に導通させる。コモンデータ線１０
５はリード・ライト制御回路１０６に結合される。リー
ド・ライト制御回路１０６は上記コモンデータ線１０５
に導通されたメモリセルＭＣに対して読み出しを行うか
書き込みを行うかを選択する。その動作はリード・ライ
ト信号Ｒ／Ｗによって指示される。外部からの書き込み
データはデータ入力端子群ＤＩＰからデータ入力回路１
０７に供給され、所定のタイミングを以ってリード・ラ
イト制御回路１０６に供給される。メモリセルＭＣから
コモンデータ線１５に読み出されたデータは所定のタイ
ミングでリード・ライト制御回路１０６を介してセンス
アンプ１０８に供給され、これによって増幅された読出
しデータはその後段のデータ出力回路１０９から所定の
タイミングでデータ出力端子群ＤＯＰに出力される。１
１０はＲＡＭ１０（１１）のタイミング発生回路であ
り、クロック信号ｃｋに同期して内部の各種動作タイミ
ング信号を発生する。クロック信号はＲＡＭ１０（１
１）のイネーブルクロック信号とされ、例えば、その立
ち上がりエッジ変化に同期して１メモリの内部動作を制
御を活性化する。
れる。メモリアレイ１００は、リード・ライト可能なメ
モリセルＭＣがマトリクス配置され、メモリセルＭＣの
選択端子が対応する行のワード線ＷＬに結合され、その
データ入出力端子が対応する列のビット線ＢＬに結合さ
れる。ビット線ＢＬは実際には相補信号線である。メモ
リセルＭＣを選択するためのアドレス信号はアドレス入
力端子群ＡＩＰからアドレス入力回路１０１に供給さ
れ、これがデコーダ１０２にて解読されることにより、
ワード線選択信号とデータ線選択信号が形成される。ワ
ード線選択信号はワードドライバ１０３に供給され、選
択されるべきワード線がそれによって選択レベルに駆動
される。データ線選択信号はカラムスイッチ回路１０４
に供給され、それによって選択されるべきデータ線をコ
モンデータ線１０５に導通させる。コモンデータ線１０
５はリード・ライト制御回路１０６に結合される。リー
ド・ライト制御回路１０６は上記コモンデータ線１０５
に導通されたメモリセルＭＣに対して読み出しを行うか
書き込みを行うかを選択する。その動作はリード・ライ
ト信号Ｒ／Ｗによって指示される。外部からの書き込み
データはデータ入力端子群ＤＩＰからデータ入力回路１
０７に供給され、所定のタイミングを以ってリード・ラ
イト制御回路１０６に供給される。メモリセルＭＣから
コモンデータ線１５に読み出されたデータは所定のタイ
ミングでリード・ライト制御回路１０６を介してセンス
アンプ１０８に供給され、これによって増幅された読出
しデータはその後段のデータ出力回路１０９から所定の
タイミングでデータ出力端子群ＤＯＰに出力される。１
１０はＲＡＭ１０（１１）のタイミング発生回路であ
り、クロック信号ｃｋに同期して内部の各種動作タイミ
ング信号を発生する。クロック信号はＲＡＭ１０（１
１）のイネーブルクロック信号とされ、例えば、その立
ち上がりエッジ変化に同期して１メモリの内部動作を制
御を活性化する。
【００３５】上記マルチポートメモリ１によれば以下の
作用効果を得ることができる。即ち、２個のシングルポ
ートＲＡＭ１０，１１を用いて見掛上４ポートのマルチ
ポートＲＡＭを実現できる。即ち、２個のＲＡＭ１０，
１１を直列的に動作させて見掛上のポート数を４個とし
ている。上記と同一機能を実現するために４個の２ポー
トＲＡＭを並列動作させる構成（図４の比較例に示され
る）を採用する必要はない。したがって、並列動作させ
るべきＲＡＭの数を少なくすることができ、従来に比べ
て低消費電力に寄与することができる。
作用効果を得ることができる。即ち、２個のシングルポ
ートＲＡＭ１０，１１を用いて見掛上４ポートのマルチ
ポートＲＡＭを実現できる。即ち、２個のＲＡＭ１０，
１１を直列的に動作させて見掛上のポート数を４個とし
ている。上記と同一機能を実現するために４個の２ポー
トＲＡＭを並列動作させる構成（図４の比較例に示され
る）を採用する必要はない。したがって、並列動作させ
るべきＲＡＭの数を少なくすることができ、従来に比べ
て低消費電力に寄与することができる。
【００３６】しかも、ＲＡＭを複数個用いているので、
個々のＲＡＭがシングルポートの場合でも、リードアク
セスに関しては個々のＲＡＭを実質的に並列アクセスす
ることができ、外部からの見掛上の並列リードアクセス
の遅れを改善できる。比較例として図５にはシングルポ
ートＲＡＭに並列・直列変換回路を用いて擬似的に構成
した２ポートＲＡＭが示され、図６にはその動作タイミ
ングが示されている。この並列・直列変換回路を変更す
れば擬似的に４ポートＲＡＭも実現できるが、その場合
であっても、リード動作も含めて全てのアクセス動作は
直列的とならざるを得ないから、図５の比較例の構成で
は擬似的なマルチポート数を増やすほどリードアクセス
は遅れざるを得ない。
個々のＲＡＭがシングルポートの場合でも、リードアク
セスに関しては個々のＲＡＭを実質的に並列アクセスす
ることができ、外部からの見掛上の並列リードアクセス
の遅れを改善できる。比較例として図５にはシングルポ
ートＲＡＭに並列・直列変換回路を用いて擬似的に構成
した２ポートＲＡＭが示され、図６にはその動作タイミ
ングが示されている。この並列・直列変換回路を変更す
れば擬似的に４ポートＲＡＭも実現できるが、その場合
であっても、リード動作も含めて全てのアクセス動作は
直列的とならざるを得ないから、図５の比較例の構成で
は擬似的なマルチポート数を増やすほどリードアクセス
は遅れざるを得ない。
【００３７】また、前記ＲＡＭ１０，１１は、読み出し
動作の開始前にビット線レベルを所定レベルにプリチャ
ージされる必要がある。このとき、外部クロック信号Ｃ
Ｋで規定されるサイクル期間において、論理回路１５
は、ＲＡＭ１０，１１に対するリード動作をライト動作
に優先させる論理構成になっている。書込み動作では書
き込みアンプでビット線をドライブすればよく、プリチ
ャージ動作は必要ない。書込み動作をリード動作の前に
行うと、読み出し動作の前にビット線プリチャージ動作
を行わなければならない。したがって、リード動作をラ
イト動作に優先させれば、リード動作とライト動作が連
続される見掛け上のマルチポートアクセス時間を短縮す
ることができる。
動作の開始前にビット線レベルを所定レベルにプリチャ
ージされる必要がある。このとき、外部クロック信号Ｃ
Ｋで規定されるサイクル期間において、論理回路１５
は、ＲＡＭ１０，１１に対するリード動作をライト動作
に優先させる論理構成になっている。書込み動作では書
き込みアンプでビット線をドライブすればよく、プリチ
ャージ動作は必要ない。書込み動作をリード動作の前に
行うと、読み出し動作の前にビット線プリチャージ動作
を行わなければならない。したがって、リード動作をラ
イト動作に優先させれば、リード動作とライト動作が連
続される見掛け上のマルチポートアクセス時間を短縮す
ることができる。
【００３８】上記マルチポートメモリは１個の半導体チ
ップに形成されているが、ＲＡＭ１０，１１に汎用ＲＡ
Ｍチップを用い、ポート拡張部１２をＴＴＬ回路等で構
成することも可能である。このような場合、ポート拡張
部１２の入力回路１３には入力バッファを設けなくても
よい。
ップに形成されているが、ＲＡＭ１０，１１に汎用ＲＡ
Ｍチップを用い、ポート拡張部１２をＴＴＬ回路等で構
成することも可能である。このような場合、ポート拡張
部１２の入力回路１３には入力バッファを設けなくても
よい。
【００３９】《第２のマルチポートメモリ》図７にはマ
ルチポートメモリの第２の例として、２個の２ポートＲ
ＡＭを用いて見掛け上４ポートＲＡＭとして機能される
マルチポートメモリが示される。同図に示されるマルチ
ポートメモリ２は、２個のＲＡＭ２０，２１と各々のＲ
ＡＭ２０，２１のアクセスポートに接続されたポート拡
張部２２とを有する。
ルチポートメモリの第２の例として、２個の２ポートＲ
ＡＭを用いて見掛け上４ポートＲＡＭとして機能される
マルチポートメモリが示される。同図に示されるマルチ
ポートメモリ２は、２個のＲＡＭ２０，２１と各々のＲ
ＡＭ２０，２１のアクセスポートに接続されたポート拡
張部２２とを有する。
【００４０】前記夫々のＲＡＭ２０，２１は相互に同一
回路構成を有し、データ入出力端子と選択端子とを各々
２組有するメモリセルを内蔵した所謂デュアルポートＲ
ＡＭである。ＲＡＭ２０，２１が例えばＳＲＡＭであれ
ば、メモリセルは例えば公知のスタティックラッチの入
出力ノードに対して選択トランジスタを２組設けて構成
することができる。
回路構成を有し、データ入出力端子と選択端子とを各々
２組有するメモリセルを内蔵した所謂デュアルポートＲ
ＡＭである。ＲＡＭ２０，２１が例えばＳＲＡＭであれ
ば、メモリセルは例えば公知のスタティックラッチの入
出力ノードに対して選択トランジスタを２組設けて構成
することができる。
【００４１】ＲＡＭ２０，２１は、特に制限されない
が、ライトポートとリードポートとによってデュアルポ
ートを構成する。ライトポートは、ライトアクセス用ア
ドレス入力端子群ＡＩＰｗ、データ入力端子群ＤＩＰ、
ライトイネーブル信号入力端子ＷＥを有する。リードポ
ートはリードアクセス用アドレス入力端子群ＡＩＰｒ、
データ出力端子群ＤＯＰ、リードイネーブル信号入力端
子ＲＥを有する。ｃｋはクロック（イネーブルクロッ
ク）入力端子であり、ＲＡＭ２０，２１はクロック入力
端子ｃｋの立ち上がりエッジに同期して内部メモリ動作
を開始し、前記リードポートとライトポートを、完全並
列で入出力動作させることができる。
が、ライトポートとリードポートとによってデュアルポ
ートを構成する。ライトポートは、ライトアクセス用ア
ドレス入力端子群ＡＩＰｗ、データ入力端子群ＤＩＰ、
ライトイネーブル信号入力端子ＷＥを有する。リードポ
ートはリードアクセス用アドレス入力端子群ＡＩＰｒ、
データ出力端子群ＤＯＰ、リードイネーブル信号入力端
子ＲＥを有する。ｃｋはクロック（イネーブルクロッ
ク）入力端子であり、ＲＡＭ２０，２１はクロック入力
端子ｃｋの立ち上がりエッジに同期して内部メモリ動作
を開始し、前記リードポートとライトポートを、完全並
列で入出力動作させることができる。
【００４２】前記ポート拡張部２２は、前記ＲＡＭ２
０，２１をメモリサイクル毎に並列動作させるためのア
クセス制御情報ＡＤ，ＤＩを複数メモリサイクル分まと
めて入力可能とする入力回路２３と、外部から供給され
るクロック信号ＣＫの１サイクルの期間に前記メモリサ
イクルを直列的に複数回規定可能な内部クロック信号φ
１、φ２、φｃを生成するタイミング発生回路（ＴＧ）
２４と、前記入力回路２３のアクセス制御情報を前記内
部クロック信号に同期する直列的なメモリサイクル毎に
分けて順次複数個のＲＡＭ２０，２１に並列的に供給可
能な論理回路２５と、を有する。特に制限されないが、
マルチポートメモリ１は１個の半導体チップに形成され
ているが、ＲＡＭ２０，２１とポート拡張部２２とを別
々の半導体チップに構成することも可能である。
０，２１をメモリサイクル毎に並列動作させるためのア
クセス制御情報ＡＤ，ＤＩを複数メモリサイクル分まと
めて入力可能とする入力回路２３と、外部から供給され
るクロック信号ＣＫの１サイクルの期間に前記メモリサ
イクルを直列的に複数回規定可能な内部クロック信号φ
１、φ２、φｃを生成するタイミング発生回路（ＴＧ）
２４と、前記入力回路２３のアクセス制御情報を前記内
部クロック信号に同期する直列的なメモリサイクル毎に
分けて順次複数個のＲＡＭ２０，２１に並列的に供給可
能な論理回路２５と、を有する。特に制限されないが、
マルチポートメモリ１は１個の半導体チップに形成され
ているが、ＲＡＭ２０，２１とポート拡張部２２とを別
々の半導体チップに構成することも可能である。
【００４３】前記入力回路２３は、前記ＲＡＭ２０，２
１（２ポートＲＡＭ２０，２１とも称する）の数（＝
２）に夫々等しい数の、リードアドレス入力回路２３
０、２３１と、ライトアドレス入力回路２３２，２３３
と、ライトデータ入力回路２３４，２３５とを有する。
アドレス入力回路２３０〜２３３の夫々のアドレス入力
ビット数はＲＡＭ２０，２１のアドレス入力端子群ＡＩ
Ｐｗ（ＡＩＰｒ）のビット数に等しくされ、また、ライ
トデータ入力回路２３４，２３５のビット数も夫々前記
ＲＡＭ２０，２１のデータ入力端子群ＤＩＰのビット数
に等しくされている。
１（２ポートＲＡＭ２０，２１とも称する）の数（＝
２）に夫々等しい数の、リードアドレス入力回路２３
０、２３１と、ライトアドレス入力回路２３２，２３３
と、ライトデータ入力回路２３４，２３５とを有する。
アドレス入力回路２３０〜２３３の夫々のアドレス入力
ビット数はＲＡＭ２０，２１のアドレス入力端子群ＡＩ
Ｐｗ（ＡＩＰｒ）のビット数に等しくされ、また、ライ
トデータ入力回路２３４，２３５のビット数も夫々前記
ＲＡＭ２０，２１のデータ入力端子群ＤＩＰのビット数
に等しくされている。
【００４４】図７のマルチポートメモリ２では、ＲＡＭ
２０，２１の出力端子群ＤＯＰと共にリードアドレス入
力回路２３０、２３１が夫々１個づつリードアクセスポ
ートを構成し、ライトアドレス入力回路２３２及びライ
トデータ入力回路２３４が１個のライトアクセスポート
を構成し、ライトアドレス入力回路２３３及びライトデ
ータ入力回路２３５がもう１個のライトアクセスポート
を構成する。マルチポートメモリ２は見掛上、２個のラ
イトポートと２個のリードポートを有する合計４ポート
のＲＡＭを構成する。図１との相違点は、ＲＡＭ２０，
２１が完全デュアルポートを持ち、リード動作とライト
動作を完全に並列できることである。
２０，２１の出力端子群ＤＯＰと共にリードアドレス入
力回路２３０、２３１が夫々１個づつリードアクセスポ
ートを構成し、ライトアドレス入力回路２３２及びライ
トデータ入力回路２３４が１個のライトアクセスポート
を構成し、ライトアドレス入力回路２３３及びライトデ
ータ入力回路２３５がもう１個のライトアクセスポート
を構成する。マルチポートメモリ２は見掛上、２個のラ
イトポートと２個のリードポートを有する合計４ポート
のＲＡＭを構成する。図１との相違点は、ＲＡＭ２０，
２１が完全デュアルポートを持ち、リード動作とライト
動作を完全に並列できることである。
【００４５】前記リードアドレス入力回路２３０、２３
１は、特に制限されないが、図示を省略するアドレス入
力バッファを有し、信号線を介してリードアドレスＡＤ
（Ｒａ），ＡＤ（Ｒｂ）が供給される。ライトアドレス
入力回路２３２，２３３は、特に制限されないが、図示
を省略するアドレス入力バッファを有し、信号線を介し
てライトアドレスＡＤ（Ｗｃ），ＡＤ（Ｗｄ）が供給さ
れる。図示を省略する一方のアドレス入力バッファの次
段には、ライトアドレスのラッチ回路２３６が設けられ
ている。ライトデータ入力回路２３４，２３５は、特に
制限されないが、図示を省略するデータ入力バッファを
有し、信号線を介してライトデータＤＩ（Ｗｃ），ＤＩ
（Ｗｄ）が供給される。図示を省略する一方のデータ入
力バッファの次段には、ライトデータのラッチ回路２３
８が設けられている。メモリ２は２個のＲＡＭ２０，２
１に夫々異なるリードポートを割り当てているから、何
れのＲＡＭ２０，２１からも同一データを読み出せるこ
とを保証するため、双方のＲＡＭ２０，２１には同一ア
ドレスに同一データを格納しておかなければならない。
したがって、２個のＲＡＭ２０，２１に同一データを書
き込む動作を直列的に行う場合、予め並列的に供給され
た２組のライトアドレス及びライトデータの内の一方
を、後のライト動作の開始まで保持するために、前記ラ
ッチ回路１３６〜１３９が設けられている。
１は、特に制限されないが、図示を省略するアドレス入
力バッファを有し、信号線を介してリードアドレスＡＤ
（Ｒａ），ＡＤ（Ｒｂ）が供給される。ライトアドレス
入力回路２３２，２３３は、特に制限されないが、図示
を省略するアドレス入力バッファを有し、信号線を介し
てライトアドレスＡＤ（Ｗｃ），ＡＤ（Ｗｄ）が供給さ
れる。図示を省略する一方のアドレス入力バッファの次
段には、ライトアドレスのラッチ回路２３６が設けられ
ている。ライトデータ入力回路２３４，２３５は、特に
制限されないが、図示を省略するデータ入力バッファを
有し、信号線を介してライトデータＤＩ（Ｗｃ），ＤＩ
（Ｗｄ）が供給される。図示を省略する一方のデータ入
力バッファの次段には、ライトデータのラッチ回路２３
８が設けられている。メモリ２は２個のＲＡＭ２０，２
１に夫々異なるリードポートを割り当てているから、何
れのＲＡＭ２０，２１からも同一データを読み出せるこ
とを保証するため、双方のＲＡＭ２０，２１には同一ア
ドレスに同一データを格納しておかなければならない。
したがって、２個のＲＡＭ２０，２１に同一データを書
き込む動作を直列的に行う場合、予め並列的に供給され
た２組のライトアドレス及びライトデータの内の一方
を、後のライト動作の開始まで保持するために、前記ラ
ッチ回路１３６〜１３９が設けられている。
【００４６】前記タイミング発生回路２４は、図８に例
示されるように、外部から供給されるクロック信号ＣＫ
の１サイクルに、ノンオーバーラップ２相の内部クロッ
ク信号φ１、φ２を生成すると共に、クロック信号φ１
の立ち上がエッジに同期して立ち上がり前記クロック信
号φ２の立ち下がりに同期して立ち下がるクロック信号
φｃを出力する。前記クロック信号φ１，φ２、φｃ
は、図９に例示されるように、クロック信号ＣＫと同信
号ＣＫを遅延させた信号との負論理積（論理積）信号を
基本とし、遅延時間を夫々相違させることによって形成
することができる。前記ラッチ回路２３６，２３８はク
ロック信号φｃのハイレベル期間にラッチ状態にされ
る。前記ラッチ回路２３６，２３８をクロック信号φｃ
の立ち上がりエッジに同期してラッチ動作させてもよ
い。この場合には、クロック信号φｃはφ１で代替可能
である。
示されるように、外部から供給されるクロック信号ＣＫ
の１サイクルに、ノンオーバーラップ２相の内部クロッ
ク信号φ１、φ２を生成すると共に、クロック信号φ１
の立ち上がエッジに同期して立ち上がり前記クロック信
号φ２の立ち下がりに同期して立ち下がるクロック信号
φｃを出力する。前記クロック信号φ１，φ２、φｃ
は、図９に例示されるように、クロック信号ＣＫと同信
号ＣＫを遅延させた信号との負論理積（論理積）信号を
基本とし、遅延時間を夫々相違させることによって形成
することができる。前記ラッチ回路２３６，２３８はク
ロック信号φｃのハイレベル期間にラッチ状態にされ
る。前記ラッチ回路２３６，２３８をクロック信号φｃ
の立ち上がりエッジに同期してラッチ動作させてもよ
い。この場合には、クロック信号φｃはφ１で代替可能
である。
【００４７】論理回路２５は、クロック信号ＣＫの１サ
イクルからクロック信号φ１、φ２に同期してＲＡＭ２
０，２１のメモリサイクルを直列的に２サイクル生成す
る。具体的にはクロック信号φ１、φ２を入力する論理
和ゲート２５０の出力φ１２をＲＡＭ２０，２１のイネ
ーブルクロック信号としてクロック入力端子ｃｋに供給
する。これによってＲＡＭ２０，２１は信号φ１２の立
ち上がりエッジに同期してメモリサイクルを開始する。
その時のＲＡＭ２０，２１の動作形態は、論理和ゲート
２５０の出力信号によってライト動作の可否を決定し、
前記クロック信号φ１によってリード動作の可否を決定
する。即ち、信号φ１のハイレベルに同期するメモリサ
イクルはリードアクセスとライトアクセスが指示され、
信号φ２のハイレベルに同期するメモリサイクルはライ
トアクセスが指示される。信号φ１のハイレベルに同期
するリードアクセスでは、論理積ゲート２５２，２５３
を介してリードアドレスＡＤ（Ｒａ）、ＡＤ（Ｒｂ）が
ＲＡＭ２０，２１のアドレス入力端子群ＡＩＰ、ＡＩＰ
に入力され、データＤＯ（Ｒａ）、ＤＯ（Ｒｂ）が並列
出力される。また、これに並行する、信号φ１同期のラ
イトアクセスでは、論理積ゲート２５４，２５５と論理
和ゲート２５６，２５７を介してライトアドレスＡＤ
（Ｗｃ）及びライトデータＤＩ（Ｗｃ）が２個のＲＡＭ
２０，２１に並列的に供給され、同一データの書込みが
行なわれる。信号φ２のハイレベルに同期するライトア
クセスでは、論理積ゲート２５８，２５９と論理和ゲー
ト２５６，２５７を介してライトアドレスＡＤ（Ｗｄ）
及びライトデータＤＩ（Ｗｄ）が２個のＲＡＭ２０，２
１に並列的に供給され、同一データの書込みが行なわれ
る。
イクルからクロック信号φ１、φ２に同期してＲＡＭ２
０，２１のメモリサイクルを直列的に２サイクル生成す
る。具体的にはクロック信号φ１、φ２を入力する論理
和ゲート２５０の出力φ１２をＲＡＭ２０，２１のイネ
ーブルクロック信号としてクロック入力端子ｃｋに供給
する。これによってＲＡＭ２０，２１は信号φ１２の立
ち上がりエッジに同期してメモリサイクルを開始する。
その時のＲＡＭ２０，２１の動作形態は、論理和ゲート
２５０の出力信号によってライト動作の可否を決定し、
前記クロック信号φ１によってリード動作の可否を決定
する。即ち、信号φ１のハイレベルに同期するメモリサ
イクルはリードアクセスとライトアクセスが指示され、
信号φ２のハイレベルに同期するメモリサイクルはライ
トアクセスが指示される。信号φ１のハイレベルに同期
するリードアクセスでは、論理積ゲート２５２，２５３
を介してリードアドレスＡＤ（Ｒａ）、ＡＤ（Ｒｂ）が
ＲＡＭ２０，２１のアドレス入力端子群ＡＩＰ、ＡＩＰ
に入力され、データＤＯ（Ｒａ）、ＤＯ（Ｒｂ）が並列
出力される。また、これに並行する、信号φ１同期のラ
イトアクセスでは、論理積ゲート２５４，２５５と論理
和ゲート２５６，２５７を介してライトアドレスＡＤ
（Ｗｃ）及びライトデータＤＩ（Ｗｃ）が２個のＲＡＭ
２０，２１に並列的に供給され、同一データの書込みが
行なわれる。信号φ２のハイレベルに同期するライトア
クセスでは、論理積ゲート２５８，２５９と論理和ゲー
ト２５６，２５７を介してライトアドレスＡＤ（Ｗｄ）
及びライトデータＤＩ（Ｗｄ）が２個のＲＡＭ２０，２
１に並列的に供給され、同一データの書込みが行なわれ
る。
【００４８】図８にはマルチポートメモリ２の動作タイ
ミングが示されている。上述の説明から明らかなよう
に、クロック信号φ１に同期する最初のメモリサイクル
は、相互に並列的に行われるリードアクセスサイクルと
第１ライトアクセスサイクルである。リードアクセスサ
イクルは、夫々異なるリードアドレスＡＤ（Ｒａ），Ａ
Ｄ（Ｒｂ）によるＲＡＭ２０，２１に対する並列的なリ
ードサイクルである。これによってＲＡＭ２０，２１か
ら別々のデータＤＯ（Ｒａ），ＤＯ（Ｒｂ）が並列的に
読み出される。前記第１ライトアクセスサイクルは、ラ
イトアドレスＡＤ（Ｗｃ）による双方のＲＡＭ２０，２
１に対する並列的な同一ライトサイクルである。これに
よって双方のＲＡＭ２０，２１には夫々同一のライトア
ドレスＡＤ（Ｗｃ）に同一データＤＩ（Ｗｃ）が書き込
まれる。クロック信号φ２に同期するメモリサイクル
は、ライトアドレスＡＤ（Ｗｄ）による双方のＲＡＭ２
０，２１に対する並列的な同一ライトサイクルである。
これによって双方のＲＡＭ２０，２１には夫々同一のラ
イトアドレスＡＤ（Ｗｄ）に同一データＤＩ（Ｗｄ）が
書き込まれる。
ミングが示されている。上述の説明から明らかなよう
に、クロック信号φ１に同期する最初のメモリサイクル
は、相互に並列的に行われるリードアクセスサイクルと
第１ライトアクセスサイクルである。リードアクセスサ
イクルは、夫々異なるリードアドレスＡＤ（Ｒａ），Ａ
Ｄ（Ｒｂ）によるＲＡＭ２０，２１に対する並列的なリ
ードサイクルである。これによってＲＡＭ２０，２１か
ら別々のデータＤＯ（Ｒａ），ＤＯ（Ｒｂ）が並列的に
読み出される。前記第１ライトアクセスサイクルは、ラ
イトアドレスＡＤ（Ｗｃ）による双方のＲＡＭ２０，２
１に対する並列的な同一ライトサイクルである。これに
よって双方のＲＡＭ２０，２１には夫々同一のライトア
ドレスＡＤ（Ｗｃ）に同一データＤＩ（Ｗｃ）が書き込
まれる。クロック信号φ２に同期するメモリサイクル
は、ライトアドレスＡＤ（Ｗｄ）による双方のＲＡＭ２
０，２１に対する並列的な同一ライトサイクルである。
これによって双方のＲＡＭ２０，２１には夫々同一のラ
イトアドレスＡＤ（Ｗｄ）に同一データＤＩ（Ｗｄ）が
書き込まれる。
【００４９】上記マルチポートメモリ２によれば以下の
作用効果を得る。マルチポートメモリ２は、２個のデュ
アルポートＲＡＭ２０，２１を用いて見掛上４ポートの
マルチポートＲＡＭを実現でき、４個の２ポートＲＡＭ
を並列動作させる構成を採用する必要はないから、並列
動作させるべきＲＡＭの数を少なくすることができ、従
来に比べて低消費電力に寄与することができる。しか
も、ＲＡＭを複数個用いているので、リードアクセスに
関しては個々のＲＡＭを実質的に並列アクセスすること
ができ、外部からの見掛上の並列リードアクセスの遅れ
を改善できる。また、前記ＲＡＭ２０，２１は、リード
動作をライト動作に優先させるので、リード動作とライ
ト動作が連続される見掛け上のマルチポートアクセス時
間を短縮することができる。上記マルチポートメモリは
１個の半導体チップに形成されているが、ＲＡＭ２０，
２１に汎用ＲＡＭチップを用い、ポート拡張部２２をＴ
ＴＬ回路等で構成することも可能である。このような場
合、ポート拡張部２２の入力回路２３には入力バッファ
を設けなくてもよい。
作用効果を得る。マルチポートメモリ２は、２個のデュ
アルポートＲＡＭ２０，２１を用いて見掛上４ポートの
マルチポートＲＡＭを実現でき、４個の２ポートＲＡＭ
を並列動作させる構成を採用する必要はないから、並列
動作させるべきＲＡＭの数を少なくすることができ、従
来に比べて低消費電力に寄与することができる。しか
も、ＲＡＭを複数個用いているので、リードアクセスに
関しては個々のＲＡＭを実質的に並列アクセスすること
ができ、外部からの見掛上の並列リードアクセスの遅れ
を改善できる。また、前記ＲＡＭ２０，２１は、リード
動作をライト動作に優先させるので、リード動作とライ
ト動作が連続される見掛け上のマルチポートアクセス時
間を短縮することができる。上記マルチポートメモリは
１個の半導体チップに形成されているが、ＲＡＭ２０，
２１に汎用ＲＡＭチップを用い、ポート拡張部２２をＴ
ＴＬ回路等で構成することも可能である。このような場
合、ポート拡張部２２の入力回路２３には入力バッファ
を設けなくてもよい。
【００５０】《第３のマルチポートメモリ》図１０には
マルチポートメモリの第３の例として、２個の２ポート
ＲＡＭを用いて見掛け上４ポートＲＡＭとして機能され
るマルチポートメモリが示される。前記マルチポートメ
モリ２との相違点は各ポートに対するリードアクセスと
ライトアクセスを外部から任意に指定できることであ
る。
マルチポートメモリの第３の例として、２個の２ポート
ＲＡＭを用いて見掛け上４ポートＲＡＭとして機能され
るマルチポートメモリが示される。前記マルチポートメ
モリ２との相違点は各ポートに対するリードアクセスと
ライトアクセスを外部から任意に指定できることであ
る。
【００５１】同図に示されるマルチポートメモリ３は、
２個のＲＡＭ３０，３１と各々のＲＡＭ３０，３１のア
クセスポートに接続されたポート拡張部３２とを有す
る。
２個のＲＡＭ３０，３１と各々のＲＡＭ３０，３１のア
クセスポートに接続されたポート拡張部３２とを有す
る。
【００５２】前記夫々のＲＡＭ３０，３１は相互に同一
回路構成を有し、データ入出力端子と選択端子とを各々
２組有するメモリセルを内蔵した所謂デュアルポートＲ
ＡＭである。ＲＡＭ３０，３１が例えばＳＲＡＭであれ
ば、メモリセルは例えば公知のスタティックラッチの入
出力ノードに対して選択トランジスタを２組設けて構成
することができる。
回路構成を有し、データ入出力端子と選択端子とを各々
２組有するメモリセルを内蔵した所謂デュアルポートＲ
ＡＭである。ＲＡＭ３０，３１が例えばＳＲＡＭであれ
ば、メモリセルは例えば公知のスタティックラッチの入
出力ノードに対して選択トランジスタを２組設けて構成
することができる。
【００５３】ＲＡＭ３０，３１は、特に制限されない
が、リードアクセスとライトアクセスを任意に行うこと
ができるポートを夫々２個づつ有する。各ポートは、ア
ドレス入力端子群ＡＩＰ、データ入力端子群ＤＩＰ、デ
ータ出力端子群ＤＯＰ、ライトイネーブル端子ＷＥ、及
びリードイネーブル端子ＲＥを一単位として有する。ｃ
ｋはクロック（イネーブルクロック）入力端子であり、
ＲＡＭ３０，３１はクロック入力端子ｃｋの立ち上がり
エッジに同期して内部メモリ動作を開始し、完全並列で
２個のアクセスポートを夫々動作させることができる。
が、リードアクセスとライトアクセスを任意に行うこと
ができるポートを夫々２個づつ有する。各ポートは、ア
ドレス入力端子群ＡＩＰ、データ入力端子群ＤＩＰ、デ
ータ出力端子群ＤＯＰ、ライトイネーブル端子ＷＥ、及
びリードイネーブル端子ＲＥを一単位として有する。ｃ
ｋはクロック（イネーブルクロック）入力端子であり、
ＲＡＭ３０，３１はクロック入力端子ｃｋの立ち上がり
エッジに同期して内部メモリ動作を開始し、完全並列で
２個のアクセスポートを夫々動作させることができる。
【００５４】前記ポート拡張部３２は、前記ＲＡＭ３
０，３１をメモリサイクル毎に並列動作させるためのア
クセス制御情報ＡＤ，ＤＩ，Ｒ／Ｗを複数メモリサイク
ル分まとめて入力可能とする入力回路３３と、外部から
供給されるクロック信号ＣＫの１サイクルの期間に前記
メモリサイクルを直列的に複数回規定可能な内部クロッ
ク信号φ１、φ２、φｃを生成するタイミング発生回路
（ＴＧ）３４と、前記入力回路３３のアクセス制御情報
を前記内部クロック信号に同期する直列的なメモリサイ
クル毎に分けて順次複数個のＲＡＭ３０，３１に並列的
に供給可能な論理回路３５と、を有する。特に制限され
ないが、マルチポートメモリ１は１個の半導体チップに
形成されているが、ＲＡＭ３０，３１とポート拡張部３
２とを別々の半導体チップに構成することも可能であ
る。
０，３１をメモリサイクル毎に並列動作させるためのア
クセス制御情報ＡＤ，ＤＩ，Ｒ／Ｗを複数メモリサイク
ル分まとめて入力可能とする入力回路３３と、外部から
供給されるクロック信号ＣＫの１サイクルの期間に前記
メモリサイクルを直列的に複数回規定可能な内部クロッ
ク信号φ１、φ２、φｃを生成するタイミング発生回路
（ＴＧ）３４と、前記入力回路３３のアクセス制御情報
を前記内部クロック信号に同期する直列的なメモリサイ
クル毎に分けて順次複数個のＲＡＭ３０，３１に並列的
に供給可能な論理回路３５と、を有する。特に制限され
ないが、マルチポートメモリ１は１個の半導体チップに
形成されているが、ＲＡＭ３０，３１とポート拡張部３
２とを別々の半導体チップに構成することも可能であ
る。
【００５５】前記入力回路３３は、前記ＲＡＭ３０，３
１（２ポートＲＡＭ３０，３１とも称する）の夫々のポ
ートに対応して、アドレス入力回路３３０Ａ〜３３３Ａ
と、ライトデータ入力回路３３０Ｄ〜３３３Ｄと、リー
ド・ライト信号入力回路３３０Ｃ〜３３３Ｃとを有す
る。アドレス入力回路３３０Ａ〜３３３Ａの夫々のアド
レス入力ビット数はＲＡＭ３０，３１のアドレス入力端
子群ＡＩＰのビット数に等しくされ、また、ライトデー
タ入力回路３３０Ｄ〜３３３Ｄのビット数も夫々前記Ｒ
ＡＭ３０，３１のデータ入力端子群ＤＩＰのビット数に
等しくされている。
１（２ポートＲＡＭ３０，３１とも称する）の夫々のポ
ートに対応して、アドレス入力回路３３０Ａ〜３３３Ａ
と、ライトデータ入力回路３３０Ｄ〜３３３Ｄと、リー
ド・ライト信号入力回路３３０Ｃ〜３３３Ｃとを有す
る。アドレス入力回路３３０Ａ〜３３３Ａの夫々のアド
レス入力ビット数はＲＡＭ３０，３１のアドレス入力端
子群ＡＩＰのビット数に等しくされ、また、ライトデー
タ入力回路３３０Ｄ〜３３３Ｄのビット数も夫々前記Ｒ
ＡＭ３０，３１のデータ入力端子群ＤＩＰのビット数に
等しくされている。
【００５６】図１０のマルチポートメモリ３は、アドレ
ス入力回路３３０Ａ、ライトデータ入力回路３３０Ｄ、
リード・ライト信号入力回路３３０Ｃ及びデータ出力端
子群ＤＯＰによって第１のポートを構成する。アドレス
入力回路３３１Ａ、ライトデータ入力回路３３１Ｄ、リ
ード・ライト信号入力回路３３１Ｃ及びデータ出力端子
群ＤＯＰによって第２のポートを構成する。アドレス入
力回路３３２Ａ、ライトデータ入力回路３３２Ｄ、リー
ド・ライト信号入力回路３３２Ｃ及びデータ出力端子群
ＤＯＰによって第３のポートを構成する。アドレス入力
回路３３３Ａ、ライトデータ入力回路３３３Ｄ、リード
・ライト信号入力回路３３３Ｃ及びデータ出力端子群Ｄ
ＯＰによって第４のポートを構成する。このように、マ
ルチポートメモリ３は見掛上、リード・ライト可能な４
個のアクセスポートを持つ、４ポートのＲＡＭを構成す
る。
ス入力回路３３０Ａ、ライトデータ入力回路３３０Ｄ、
リード・ライト信号入力回路３３０Ｃ及びデータ出力端
子群ＤＯＰによって第１のポートを構成する。アドレス
入力回路３３１Ａ、ライトデータ入力回路３３１Ｄ、リ
ード・ライト信号入力回路３３１Ｃ及びデータ出力端子
群ＤＯＰによって第２のポートを構成する。アドレス入
力回路３３２Ａ、ライトデータ入力回路３３２Ｄ、リー
ド・ライト信号入力回路３３２Ｃ及びデータ出力端子群
ＤＯＰによって第３のポートを構成する。アドレス入力
回路３３３Ａ、ライトデータ入力回路３３３Ｄ、リード
・ライト信号入力回路３３３Ｃ及びデータ出力端子群Ｄ
ＯＰによって第４のポートを構成する。このように、マ
ルチポートメモリ３は見掛上、リード・ライト可能な４
個のアクセスポートを持つ、４ポートのＲＡＭを構成す
る。
【００５７】前記アドレス入力回路３３０Ａ〜３３３Ａ
は、特に制限されないが、図示を省略するアドレス入力
バッファを有し、それらには信号線を介してアドレス信
号ＡＤ（１）〜ＡＤ（４）が供給され、供給されたアド
レス信号をラッチするラッチ回路３３０ＡＬ〜３３３Ａ
Ｌを有する。ライトデータ入力回路３３０Ｄ〜３３３Ｄ
は、特に制限されないが、図示を省略するデータ入力バ
ッファを有し、それらには信号線を介してライトデータ
ＤＩ（１）〜ＤＩ（４）が供給され、供給されたライト
データ信号をラッチするラッチ回路３３０ＤＬ〜３３３
ＤＬを有する。リード・ライト信号入力回路３３０Ｃ〜
３３３Ｃは、特に制限されないが、図示を省略する制御
信号入力バッファを有し、それらには信号線を介してリ
ード・ライト信号Ｒ／Ｗ（１）〜Ｒ／Ｗ（４）が供給さ
れ、供給されたリード・ライト信号をラッチするラッチ
回路３３０ＣＬ〜３３３ＣＬを有する。メモリ３は２個
のＲＡＭ３０，３１に夫々異なるリードポートを割り当
てているから、何れのＲＡＭ３０，３１からも同一デー
タを読み出せることを保証するため、双方のＲＡＭ３
０，３１には同一アドレスに同一データを格納しておか
なければならない。したがって、２個のＲＡＭ３０，３
１に同一データを書き込む動作を直列的に行う場合、予
め並列的に供給された２組のライトアドレス及びライト
データ等の内の一方を、後のライト動作の開始まで保持
するために、前記ラッチ回路３３０ＡＬ〜３３３ＡＬ、
３３０ＤＬ〜３３３ＤＬ、３３０ＣＬ〜３３３ＣＬが設
けられている。
は、特に制限されないが、図示を省略するアドレス入力
バッファを有し、それらには信号線を介してアドレス信
号ＡＤ（１）〜ＡＤ（４）が供給され、供給されたアド
レス信号をラッチするラッチ回路３３０ＡＬ〜３３３Ａ
Ｌを有する。ライトデータ入力回路３３０Ｄ〜３３３Ｄ
は、特に制限されないが、図示を省略するデータ入力バ
ッファを有し、それらには信号線を介してライトデータ
ＤＩ（１）〜ＤＩ（４）が供給され、供給されたライト
データ信号をラッチするラッチ回路３３０ＤＬ〜３３３
ＤＬを有する。リード・ライト信号入力回路３３０Ｃ〜
３３３Ｃは、特に制限されないが、図示を省略する制御
信号入力バッファを有し、それらには信号線を介してリ
ード・ライト信号Ｒ／Ｗ（１）〜Ｒ／Ｗ（４）が供給さ
れ、供給されたリード・ライト信号をラッチするラッチ
回路３３０ＣＬ〜３３３ＣＬを有する。メモリ３は２個
のＲＡＭ３０，３１に夫々異なるリードポートを割り当
てているから、何れのＲＡＭ３０，３１からも同一デー
タを読み出せることを保証するため、双方のＲＡＭ３
０，３１には同一アドレスに同一データを格納しておか
なければならない。したがって、２個のＲＡＭ３０，３
１に同一データを書き込む動作を直列的に行う場合、予
め並列的に供給された２組のライトアドレス及びライト
データ等の内の一方を、後のライト動作の開始まで保持
するために、前記ラッチ回路３３０ＡＬ〜３３３ＡＬ、
３３０ＤＬ〜３３３ＤＬ、３３０ＣＬ〜３３３ＣＬが設
けられている。
【００５８】前記タイミング発生回路３４は、図１１に
例示されるように、外部から供給されるクロック信号Ｃ
Ｋの１サイクルに、ノンオーバーラップ２相の内部クロ
ック信号φ１、φ２を生成すると共に、クロック信号φ
１の立ち上がエッジに同期して立ち上がり前記クロック
信号φ２の立ち下がりに同期して立ち下がるクロック信
号φｃを出力する。前記クロック信号φ１，φ２、φｃ
は、クロック信号ＣＫと同信号ＣＫを遅延させた信号と
の負論理積（論理積）信号を基本とし、遅延時間を夫々
相違させることによって形成することができる。前記ラ
ッチ回路３３０ＡＬ〜３３３ＡＬ、３３０ＤＬ〜３３３
ＤＬ、３３０ＣＬ〜３３３ＣＬはクロック信号φｃのハ
イレベル期間にラッチ状態にされる。前記ラッチ回路３
３０ＡＬ〜３３３ＡＬ、３３０ＤＬ〜３３３ＤＬ、３３
０ＣＬ〜３３３ＣＬをクロック信号φｃの立ち上がりエ
ッジに同期してラッチ動作させてもよい。この場合に
は、クロック信号φｃはφ１で代替可能である。
例示されるように、外部から供給されるクロック信号Ｃ
Ｋの１サイクルに、ノンオーバーラップ２相の内部クロ
ック信号φ１、φ２を生成すると共に、クロック信号φ
１の立ち上がエッジに同期して立ち上がり前記クロック
信号φ２の立ち下がりに同期して立ち下がるクロック信
号φｃを出力する。前記クロック信号φ１，φ２、φｃ
は、クロック信号ＣＫと同信号ＣＫを遅延させた信号と
の負論理積（論理積）信号を基本とし、遅延時間を夫々
相違させることによって形成することができる。前記ラ
ッチ回路３３０ＡＬ〜３３３ＡＬ、３３０ＤＬ〜３３３
ＤＬ、３３０ＣＬ〜３３３ＣＬはクロック信号φｃのハ
イレベル期間にラッチ状態にされる。前記ラッチ回路３
３０ＡＬ〜３３３ＡＬ、３３０ＤＬ〜３３３ＤＬ、３３
０ＣＬ〜３３３ＣＬをクロック信号φｃの立ち上がりエ
ッジに同期してラッチ動作させてもよい。この場合に
は、クロック信号φｃはφ１で代替可能である。
【００５９】論理回路３５は、クロック信号ＣＫの１サ
イクルからクロック信号φ１、φ２に同期してＲＡＭ２
０，２１のメモリサイクルを直列的に２サイクル生成す
る。具体的にはクロック信号φ１、φ２を入力する論理
和ゲート３５０の出力φ１２をＲＡＭ３０，３１のイネ
ーブルクロック信号としてクロック入力端子ｃｋに供給
する。これによってＲＡＭ３０，３１は信号φ１２の立
ち上がりエッジに同期してメモリサイクルを開始する。
イクルからクロック信号φ１、φ２に同期してＲＡＭ２
０，２１のメモリサイクルを直列的に２サイクル生成す
る。具体的にはクロック信号φ１、φ２を入力する論理
和ゲート３５０の出力φ１２をＲＡＭ３０，３１のイネ
ーブルクロック信号としてクロック入力端子ｃｋに供給
する。これによってＲＡＭ３０，３１は信号φ１２の立
ち上がりエッジに同期してメモリサイクルを開始する。
【００６０】その時のＲＡＭ３０，３１の動作形態は、
図１１に示される通りとされる。すなわち、ＲＡＭ３
０，３１のリードサイクル（ＲＥ＝“１”で指示され
る）はクロック信号φ1に同期する前半のメモリサイク
ルで選択可能にされ、ライトサイクル（ＷＥ＝“１”で
指示される）はクロック信号φ1、φ２の双方のメモリ
サイクルで選択可能にされる。実際にそれが選択される
か否かは信号Ｒ／Ｗ（１）〜Ｒ／Ｗ（４）によって制御
される。また、並列的に供給されるアドレス信号ＡＤ
（１）〜ＡＤ（４）は2個のＲＡＭ３０，３１のアクセ
スポートに対して次のように供給される。φ１同期のメ
モリサイクルでは、ＲＡＭ３０の2ポートにはＡＤ
（１），ＡＤ（２）が割り当てられ、ＲＡＭ３１の2ポ
ートにはＡＤ（３），ＡＤ（４）が割り当てられる。φ
２同期のメモリサイクルでは、ＲＡＭ３０の2ポートに
はＡＤ（３），ＡＤ（４）が供給され、ＲＡＭ３１の2
ポートにはＡＤ（１），ＡＤ（２）が与えられる。した
がって、信号Ｒ／Ｗ１〜Ｒ／Ｗ４によって4ポートの全
てにリード動作が指示されると、図１１に例示されるよ
うにφ１同期のメモリサイクルでＲＡＭ３０，３１の各
ポートに別々のアドレス信号ＡＤ（１）〜Ｄ（４）が供
給され、ＲＡＭ３０，３１の合計4個のポートから所望
のリードデータが並列的に出力される。ライトアクセス
では双方のＲＡＭ３０，３１の同一アドレスに同一デー
タを保持させなければならないから、φ１同期のメモリ
サイクルでＲＡＭ３０、３１に与えられたアドレス信号
と書き込みデータは、必ずφ２同期のメモリサイクルで
前記とは異なるＲＡＭ３１，３０に与えられる。例え
ば、アドレス信号ＡＤ（１）、ＡＤ（２）に対するライ
トアクセスが指示された場合、φ１同期のメモリサイク
ルではＲＡＭ３０にアドレス信号ＡＤ（１）、ＡＤ
（２）とライトデータＤＩ（１），ＤＩ（２）が与えら
れ、φ２同期のメモリサイクルではＲＡＭ３１にアドレ
ス信号ＡＤ（１）、ＡＤ（２）とライトデータＤＩ
（１），ＤＩ（２）が与えられ、これによって双方のＲ
ＡＭ３１，３０の同一アドレスに同一データが書き込ま
れる。
図１１に示される通りとされる。すなわち、ＲＡＭ３
０，３１のリードサイクル（ＲＥ＝“１”で指示され
る）はクロック信号φ1に同期する前半のメモリサイク
ルで選択可能にされ、ライトサイクル（ＷＥ＝“１”で
指示される）はクロック信号φ1、φ２の双方のメモリ
サイクルで選択可能にされる。実際にそれが選択される
か否かは信号Ｒ／Ｗ（１）〜Ｒ／Ｗ（４）によって制御
される。また、並列的に供給されるアドレス信号ＡＤ
（１）〜ＡＤ（４）は2個のＲＡＭ３０，３１のアクセ
スポートに対して次のように供給される。φ１同期のメ
モリサイクルでは、ＲＡＭ３０の2ポートにはＡＤ
（１），ＡＤ（２）が割り当てられ、ＲＡＭ３１の2ポ
ートにはＡＤ（３），ＡＤ（４）が割り当てられる。φ
２同期のメモリサイクルでは、ＲＡＭ３０の2ポートに
はＡＤ（３），ＡＤ（４）が供給され、ＲＡＭ３１の2
ポートにはＡＤ（１），ＡＤ（２）が与えられる。した
がって、信号Ｒ／Ｗ１〜Ｒ／Ｗ４によって4ポートの全
てにリード動作が指示されると、図１１に例示されるよ
うにφ１同期のメモリサイクルでＲＡＭ３０，３１の各
ポートに別々のアドレス信号ＡＤ（１）〜Ｄ（４）が供
給され、ＲＡＭ３０，３１の合計4個のポートから所望
のリードデータが並列的に出力される。ライトアクセス
では双方のＲＡＭ３０，３１の同一アドレスに同一デー
タを保持させなければならないから、φ１同期のメモリ
サイクルでＲＡＭ３０、３１に与えられたアドレス信号
と書き込みデータは、必ずφ２同期のメモリサイクルで
前記とは異なるＲＡＭ３１，３０に与えられる。例え
ば、アドレス信号ＡＤ（１）、ＡＤ（２）に対するライ
トアクセスが指示された場合、φ１同期のメモリサイク
ルではＲＡＭ３０にアドレス信号ＡＤ（１）、ＡＤ
（２）とライトデータＤＩ（１），ＤＩ（２）が与えら
れ、φ２同期のメモリサイクルではＲＡＭ３１にアドレ
ス信号ＡＤ（１）、ＡＤ（２）とライトデータＤＩ
（１），ＤＩ（２）が与えられ、これによって双方のＲ
ＡＭ３１，３０の同一アドレスに同一データが書き込ま
れる。
【００６１】図１１にはマルチポートメモリ３の動作タ
イミングが示されている。上述の説明から明らかなよう
に、アドレス信号ＡＤ（１）〜ＡＤ（４）の全てに対し
てリード動作が指示されている場合にはクロック信号φ
１に同期するメモリサイクルではＲＡＭ３０，３１に対
して４ポート独立のリード動作が並列的に行われる。
イミングが示されている。上述の説明から明らかなよう
に、アドレス信号ＡＤ（１）〜ＡＤ（４）の全てに対し
てリード動作が指示されている場合にはクロック信号φ
１に同期するメモリサイクルではＲＡＭ３０，３１に対
して４ポート独立のリード動作が並列的に行われる。
【００６２】アドレス信号ＡＤ（１）に対してリード動
作が指示され、アドレス信号ＡＤ（２）〜ＡＤ（４）に
対してライト動作が指示されている場合、クロック信号
φ１に同期するメモリサイクルでは、ＲＡＭ３０の一つ
のポートにはアドレス信号ＡＤ（１）によるリード動作
が行われ、ＲＡＭ３０の他方のポートにはアドレスＡＤ
（２）による書き込み動作が行われ、ＲＡＭ３１に対す
る双方のポートにはアドレス信号ＡＤ（３）、ＡＤ
（４）による書き込みが並列に行われる。次のクロック
信号φ２に同期するメモリサイクルでは、ＲＡＭ３０の
双方のポートにはアドレス信号ＡＤ（３）、ＡＤ（４）
によるライト動作が並列に行われ、ＲＡＭ３１の一方の
ポートにはアドレスＡＤ（２）による書き込み動作が行
われる。
作が指示され、アドレス信号ＡＤ（２）〜ＡＤ（４）に
対してライト動作が指示されている場合、クロック信号
φ１に同期するメモリサイクルでは、ＲＡＭ３０の一つ
のポートにはアドレス信号ＡＤ（１）によるリード動作
が行われ、ＲＡＭ３０の他方のポートにはアドレスＡＤ
（２）による書き込み動作が行われ、ＲＡＭ３１に対す
る双方のポートにはアドレス信号ＡＤ（３）、ＡＤ
（４）による書き込みが並列に行われる。次のクロック
信号φ２に同期するメモリサイクルでは、ＲＡＭ３０の
双方のポートにはアドレス信号ＡＤ（３）、ＡＤ（４）
によるライト動作が並列に行われ、ＲＡＭ３１の一方の
ポートにはアドレスＡＤ（２）による書き込み動作が行
われる。
【００６３】アドレス信号ＡＤ（１）、ＡＤ（２）に対
してリード動作が指示され、アドレス信号ＡＤ（３）、
ＡＤ（４）に対してライト動作が指示されている場合、
クロック信号φ１に同期するメモリサイクルでは、ＲＡ
Ｍ３０の双方のポートにはアドレス信号ＡＤ（１）、Ａ
Ｄ（２）によるリード動作が行われ、ＲＡＭ３１に対す
る双方のポートにはアドレス信号ＡＤ（３）、ＡＤ
（４）による書き込みが並列に行われる。次のクロック
信号φ２に同期するメモリサイクルでは、ＲＡＭ３０の
双方のポートにはアドレス信号ＡＤ（３）、ＡＤ（４）
によるライト動作が並列に行われ、ＲＡＭ３１に対する
アクセスは行われない。
してリード動作が指示され、アドレス信号ＡＤ（３）、
ＡＤ（４）に対してライト動作が指示されている場合、
クロック信号φ１に同期するメモリサイクルでは、ＲＡ
Ｍ３０の双方のポートにはアドレス信号ＡＤ（１）、Ａ
Ｄ（２）によるリード動作が行われ、ＲＡＭ３１に対す
る双方のポートにはアドレス信号ＡＤ（３）、ＡＤ
（４）による書き込みが並列に行われる。次のクロック
信号φ２に同期するメモリサイクルでは、ＲＡＭ３０の
双方のポートにはアドレス信号ＡＤ（３）、ＡＤ（４）
によるライト動作が並列に行われ、ＲＡＭ３１に対する
アクセスは行われない。
【００６４】図１２には前記ＲＡＭ３０のメモリセル及
びカラム系回路の一例が示される。メモリセルはｐチャ
ンネルＭＯＳトランジスタＭＰ１、ＭＰ２とｎチャンネ
ルＭＯＳトランジスタＭＮ１，ＭＮ２とから成るスタテ
ィックラッチを有する。スタティックラッチの入出力ノ
ード（記憶ノード）は、ｎチャンネル型の選択ＭＯＳト
ランジスタＭＮ３Ａ，ＭＮ３Ｂを介して相補ビット線Ｂ
Ｌ１ｔ，ＢＬ１ｂに接続され、ｎチャンネル型の選択Ｍ
ＯＳトランジスタＭＮ４Ａ，ＭＮ４Ｂを介して相補ビッ
ト線ＢＬ２ｔ，ＢＬ２ｂに接続される。前記ＭＯＳトラ
ンジスタＭＮ３Ａ，ＭＮ３Ｂのゲートはワード線ＷＬ２
に接続され、前記ＭＯＳトランジスタＭＮ４Ａ，ＭＮ４
Ｂのゲートはワード線ＷＬ１に接続されている。
びカラム系回路の一例が示される。メモリセルはｐチャ
ンネルＭＯＳトランジスタＭＰ１、ＭＰ２とｎチャンネ
ルＭＯＳトランジスタＭＮ１，ＭＮ２とから成るスタテ
ィックラッチを有する。スタティックラッチの入出力ノ
ード（記憶ノード）は、ｎチャンネル型の選択ＭＯＳト
ランジスタＭＮ３Ａ，ＭＮ３Ｂを介して相補ビット線Ｂ
Ｌ１ｔ，ＢＬ１ｂに接続され、ｎチャンネル型の選択Ｍ
ＯＳトランジスタＭＮ４Ａ，ＭＮ４Ｂを介して相補ビッ
ト線ＢＬ２ｔ，ＢＬ２ｂに接続される。前記ＭＯＳトラ
ンジスタＭＮ３Ａ，ＭＮ３Ｂのゲートはワード線ＷＬ２
に接続され、前記ＭＯＳトランジスタＭＮ４Ａ，ＭＮ４
Ｂのゲートはワード線ＷＬ１に接続されている。
【００６５】前記相補ビット線ＢＬ１ｔ，ＢＬ１ｂは代
表的に示されたｐチャンネル型のカラムスイッチＭＯＳ
トランジスタＭＰ１４，ＭＰ１５を経てコモンデータ線
ＣＤｔ，ＣＤｂに接続される。コモンデータ線ＣＤｔ，
ＣＤｂはセンスアンプＳＡに接続され、センスアンプＳ
Ａの出力ＤＯｉｔ，ＤＯｉｂが外部に出力可能にされ
る。カラムスイッチＭＯＳトランジスタＭＰ１４，ＭＰ
１５は図示を省略するカラムアドレスデコーダによるデ
コード信号の１つであるカラムリードセレクト信号ＹＳ
ｉｒによってスイッチ制御される。
表的に示されたｐチャンネル型のカラムスイッチＭＯＳ
トランジスタＭＰ１４，ＭＰ１５を経てコモンデータ線
ＣＤｔ，ＣＤｂに接続される。コモンデータ線ＣＤｔ，
ＣＤｂはセンスアンプＳＡに接続され、センスアンプＳ
Ａの出力ＤＯｉｔ，ＤＯｉｂが外部に出力可能にされ
る。カラムスイッチＭＯＳトランジスタＭＰ１４，ＭＰ
１５は図示を省略するカラムアドレスデコーダによるデ
コード信号の１つであるカラムリードセレクト信号ＹＳ
ｉｒによってスイッチ制御される。
【００６６】ｐチャンネル型のＭＯＳトランジスタＭＰ
１０，ＭＰ１１はビット線プリチャージと共にデータ書
き込みにも利用される。ＤＩｉｔ，ＤＩｉｂは書き込み
データが伝達される相補書き込み信号線である。前記Ｍ
ＯＳトランジスタＭＰ１０，ＭＰ１１のゲートにはナン
ドゲートＮＡＮＤ１、ＮＡＮＤ２の出力が結合される。
ナンドゲートＮＡＮＤ１，ＮＡＮＤ２の一方の入力端子
には前記カラムリードセレクト信号ＹＳｉｒの反転信号
が供給され、また、ナンドゲートＮＡＮＤ１，ＮＡＮＤ
２の他方の入力端子にはカラムライト非選択状態（ＹＳ
ｉｗ＝ローレベル）においてオン動作されるｐチャンネ
ルＭＯＳトランジスタＭＰ１２，ＭＰ１３が接続され、
これにより、カラムリード非選択状態（ＹＳｉｒ＝ロー
レベル）及びカラムライト非選択状態ではＭＯＳトラン
ジスタＭＰ１０，ＭＰ１１がオン状態にされ、ビット線
ＢＬ１ｔ，ＢＬ１ｂのプリチャージが行われる。
１０，ＭＰ１１はビット線プリチャージと共にデータ書
き込みにも利用される。ＤＩｉｔ，ＤＩｉｂは書き込み
データが伝達される相補書き込み信号線である。前記Ｍ
ＯＳトランジスタＭＰ１０，ＭＰ１１のゲートにはナン
ドゲートＮＡＮＤ１、ＮＡＮＤ２の出力が結合される。
ナンドゲートＮＡＮＤ１，ＮＡＮＤ２の一方の入力端子
には前記カラムリードセレクト信号ＹＳｉｒの反転信号
が供給され、また、ナンドゲートＮＡＮＤ１，ＮＡＮＤ
２の他方の入力端子にはカラムライト非選択状態（ＹＳ
ｉｗ＝ローレベル）においてオン動作されるｐチャンネ
ルＭＯＳトランジスタＭＰ１２，ＭＰ１３が接続され、
これにより、カラムリード非選択状態（ＹＳｉｒ＝ロー
レベル）及びカラムライト非選択状態ではＭＯＳトラン
ジスタＭＰ１０，ＭＰ１１がオン状態にされ、ビット線
ＢＬ１ｔ，ＢＬ１ｂのプリチャージが行われる。
【００６７】リードアクセスにおけるカラムリード選択
状態、即ちカラムリードセレクト信号ＹＳｉｒが選択レ
ベル（ＹＳｉｒ＝ハイレベル）にされると、プリチャー
ジ動作が停止される。
状態、即ちカラムリードセレクト信号ＹＳｉｒが選択レ
ベル（ＹＳｉｒ＝ハイレベル）にされると、プリチャー
ジ動作が停止される。
【００６８】ライトアクセスにおけるカラムライト選択
状態、即ちカラムライトセレクト信号ＹＳｉｗが選択レ
ベル（ＹＳｉｒ＝ハイレベル）にされる場合には、前記
プルアップＭＯＳトランジスタＭＰ１２，ＭＰ１３がカ
ットオフされる。更に、書き込み信号線ＤＩｉｔ，ＤＩ
ｉｂの相補信号の状態に応じて、ＭＯＳトランジスタＭ
Ｎ１０，ＭＮ１１の一方がオン状態にされ、また、ＭＯ
ＳトランジスタＭＮ１２，ＭＮ１３の一方がオン動作さ
れる。ＭＯＳトランジスタＭＰ１０，ＭＰ１１の一方が
オン状態にされると一方のビット線が電源電圧Ｖｄｄに
向けてドライブされ、ＭＯＳトランジスタＭＮ１２，Ｍ
Ｎ１３の一方がオン動作されると他方のビット線が接地
電圧Ｖｓｓに向けてドライブされる。これによって、相
補ビット線ＢＬｔ，ＢＬｂが書き込みデータに従って駆
動される。
状態、即ちカラムライトセレクト信号ＹＳｉｗが選択レ
ベル（ＹＳｉｒ＝ハイレベル）にされる場合には、前記
プルアップＭＯＳトランジスタＭＰ１２，ＭＰ１３がカ
ットオフされる。更に、書き込み信号線ＤＩｉｔ，ＤＩ
ｉｂの相補信号の状態に応じて、ＭＯＳトランジスタＭ
Ｎ１０，ＭＮ１１の一方がオン状態にされ、また、ＭＯ
ＳトランジスタＭＮ１２，ＭＮ１３の一方がオン動作さ
れる。ＭＯＳトランジスタＭＰ１０，ＭＰ１１の一方が
オン状態にされると一方のビット線が電源電圧Ｖｄｄに
向けてドライブされ、ＭＯＳトランジスタＭＮ１２，Ｍ
Ｎ１３の一方がオン動作されると他方のビット線が接地
電圧Ｖｓｓに向けてドライブされる。これによって、相
補ビット線ＢＬｔ，ＢＬｂが書き込みデータに従って駆
動される。
【００６９】図１３には図１２の回路におけるリードア
クセスとライトアクセスの動作タイミング図の一例が示
される。前記ＲＡＭ３０，３１は、読み出し動作の開始
前にビット線レベルを所定レベルにプリチャージされる
必要がある。このとき、外部クロック信号ＣＫで規定さ
れるサイクル期間において、論理回路１５は、ＲＡＭ３
０，３１に対するリード動作をライト動作に優先させる
論理構成になっている。書込み動作では書き込みアンプ
でビット線をドライブすればよく、プリチャージ動作は
必要ない。書込み動作をリード動作の前に行うと、読み
出し動作の前にビット線プリチャージ動作を行わなけれ
ばならない。したがって、リード動作をライト動作に優
先させれば、リード動作とライト動作の間隔時間を最小
限とすることができる。
クセスとライトアクセスの動作タイミング図の一例が示
される。前記ＲＡＭ３０，３１は、読み出し動作の開始
前にビット線レベルを所定レベルにプリチャージされる
必要がある。このとき、外部クロック信号ＣＫで規定さ
れるサイクル期間において、論理回路１５は、ＲＡＭ３
０，３１に対するリード動作をライト動作に優先させる
論理構成になっている。書込み動作では書き込みアンプ
でビット線をドライブすればよく、プリチャージ動作は
必要ない。書込み動作をリード動作の前に行うと、読み
出し動作の前にビット線プリチャージ動作を行わなけれ
ばならない。したがって、リード動作をライト動作に優
先させれば、リード動作とライト動作の間隔時間を最小
限とすることができる。
【００７０】上記マルチポートメモリ３によれば以下の
作用効果を得る。マルチポートメモリ３は、２個のデュ
アルポートＲＡＭ３０，３１を用いて見掛上４ポートの
マルチポートＲＡＭを実現でき、４個の２ポートＲＡＭ
を並列動作させる構成を採用する必要はないから、並列
動作させるべきＲＡＭの数を少なくすることができ、従
来に比べて低消費電力に寄与することができる。しか
も、ＲＡＭを複数個用いているので、リードアクセスに
関しては個々のＲＡＭを実質的に並列アクセスすること
ができ、外部からの見掛上の並列リードアクセスの遅れ
を改善できる。また、前記ＲＡＭ３０，３１は、リード
動作をライト動作に優先させるので、リード動作とライ
ト動作が連続される見掛け上のマルチポートアクセス時
間を短縮することができる。上記マルチポートメモリは
１個の半導体チップに形成されているが、ＲＡＭ３０，
３１に汎用ＲＡＭチップを用い、ポート拡張部３２をＴ
ＴＬ回路等で構成することも可能である。このような場
合、ポート拡張部３２の入力回路３３には入力バッファ
を設けなくてもよい。
作用効果を得る。マルチポートメモリ３は、２個のデュ
アルポートＲＡＭ３０，３１を用いて見掛上４ポートの
マルチポートＲＡＭを実現でき、４個の２ポートＲＡＭ
を並列動作させる構成を採用する必要はないから、並列
動作させるべきＲＡＭの数を少なくすることができ、従
来に比べて低消費電力に寄与することができる。しか
も、ＲＡＭを複数個用いているので、リードアクセスに
関しては個々のＲＡＭを実質的に並列アクセスすること
ができ、外部からの見掛上の並列リードアクセスの遅れ
を改善できる。また、前記ＲＡＭ３０，３１は、リード
動作をライト動作に優先させるので、リード動作とライ
ト動作が連続される見掛け上のマルチポートアクセス時
間を短縮することができる。上記マルチポートメモリは
１個の半導体チップに形成されているが、ＲＡＭ３０，
３１に汎用ＲＡＭチップを用い、ポート拡張部３２をＴ
ＴＬ回路等で構成することも可能である。このような場
合、ポート拡張部３２の入力回路３３には入力バッファ
を設けなくてもよい。
【００７１】《第４のマルチポートメモリ》図１４には
マルチポートメモリの第４の例として、２個の２ポート
ＲＡＭを用いて見掛け上８ポートＲＡＭとして機能され
るマルチポートメモリが示される。
マルチポートメモリの第４の例として、２個の２ポート
ＲＡＭを用いて見掛け上８ポートＲＡＭとして機能され
るマルチポートメモリが示される。
【００７２】同図に示されるマルチポートメモリ４は、
２個のＲＡＭ４０，４１と各々のＲＡＭ４０，４１のア
クセスポートに接続されたポート拡張部４２とを有す
る。
２個のＲＡＭ４０，４１と各々のＲＡＭ４０，４１のア
クセスポートに接続されたポート拡張部４２とを有す
る。
【００７３】前記夫々のＲＡＭ４０，４１は相互に同一
回路構成を有し、データ入出力端子と選択端子とを各々
２組有するメモリセルを内蔵した所謂デュアルポートＲ
ＡＭである。ＲＡＭ４０，４１が例えばＳＲＡＭであれ
ば、メモリセルは例えば公知のスタティックラッチの入
出力ノードに対して選択トランジスタを２組設けて構成
することができる。具体的な回路構成は図１２と同一に
することができる。
回路構成を有し、データ入出力端子と選択端子とを各々
２組有するメモリセルを内蔵した所謂デュアルポートＲ
ＡＭである。ＲＡＭ４０，４１が例えばＳＲＡＭであれ
ば、メモリセルは例えば公知のスタティックラッチの入
出力ノードに対して選択トランジスタを２組設けて構成
することができる。具体的な回路構成は図１２と同一に
することができる。
【００７４】ＲＡＭ４０，４１は、特に制限されない
が、リードアクセスとライトアクセスを任意に行うこと
ができるポートＰＯＲＴ１、ＰＯＲＴ２を有する。各ポ
ートＰＯＲＴ１、ＰＯＲＴ２は、アドレス入力端子群Ａ
ＩＰ、データ入力端子群ＤＩＰ、データ出力端子群ＤＯ
Ｐ、リード・ライト端子Ｒ／Ｗを一単位として有する。
ｃｋはクロック（イネーブルクロック）入力端子であ
り、ＲＡＭ４０，４１はクロック入力端子ｃｋの立ち上
がりエッジに同期して内部メモリ動作を開始し、完全並
列で２個のアクセスポートＰＯＲＴ１、ＰＯＲＴ２を夫
々動作させることができる。
が、リードアクセスとライトアクセスを任意に行うこと
ができるポートＰＯＲＴ１、ＰＯＲＴ２を有する。各ポ
ートＰＯＲＴ１、ＰＯＲＴ２は、アドレス入力端子群Ａ
ＩＰ、データ入力端子群ＤＩＰ、データ出力端子群ＤＯ
Ｐ、リード・ライト端子Ｒ／Ｗを一単位として有する。
ｃｋはクロック（イネーブルクロック）入力端子であ
り、ＲＡＭ４０，４１はクロック入力端子ｃｋの立ち上
がりエッジに同期して内部メモリ動作を開始し、完全並
列で２個のアクセスポートＰＯＲＴ１、ＰＯＲＴ２を夫
々動作させることができる。
【００７５】前記ポート拡張部４２は、前記ＲＡＭ４
０，４１をメモリサイクル毎に並列動作させるためのア
クセス制御情報ＡＤ，ＤＩを複数メモリサイクル分まと
めて入力可能とする入力回路４３と、外部から供給され
るクロック信号ＣＫの１サイクルの期間に前記メモリサ
イクルを直列的に複数回規定可能な内部クロック信号φ
１、φ２、φ３、φｃを生成するタイミング発生回路
（ＴＧ）４４と、前記入力回路４３のアクセス制御情報
を前記内部クロック信号に同期する直列的なメモリサイ
クル毎に分けて順次複数個のＲＡＭ４０，４１に並列的
に供給可能な論理回路４５と、を有する。特に制限され
ないが、マルチポートメモリ４は１個の半導体チップに
形成されているが、ＲＡＭ４０，４１とポート拡張部４
２とを別々の半導体チップに構成することも可能であ
る。
０，４１をメモリサイクル毎に並列動作させるためのア
クセス制御情報ＡＤ，ＤＩを複数メモリサイクル分まと
めて入力可能とする入力回路４３と、外部から供給され
るクロック信号ＣＫの１サイクルの期間に前記メモリサ
イクルを直列的に複数回規定可能な内部クロック信号φ
１、φ２、φ３、φｃを生成するタイミング発生回路
（ＴＧ）４４と、前記入力回路４３のアクセス制御情報
を前記内部クロック信号に同期する直列的なメモリサイ
クル毎に分けて順次複数個のＲＡＭ４０，４１に並列的
に供給可能な論理回路４５と、を有する。特に制限され
ないが、マルチポートメモリ４は１個の半導体チップに
形成されているが、ＲＡＭ４０，４１とポート拡張部４
２とを別々の半導体チップに構成することも可能であ
る。
【００７６】前記入力回路４３は、前記各ＲＡＭ４０，
４１（２ポートＲＡＭ４０，４１とも称する）のポート
数の２倍である４個づつ、リードアドレス入力回路４３
０Ｒ〜３３３Ｒ、ライトアドレス入力回路４３０Ｗ〜４
３３Ｗ、及びライトデータ入力回路４３０Ｄ〜４３３Ｄ
を有する。前記アドレス入力回路４３０Ｒ〜４３３Ｒ、
４３０Ｗ〜４３３Ｗの夫々のアドレス入力ビット数はＲ
ＡＭ４０，４１のアドレス入力端子群ＡＩＰのビット数
に等しくされ、また、ライトデータ入力回路４３０Ｄ〜
４３３Ｄのビット数も夫々前記ＲＡＭ４０，４１のデー
タ入力端子群ＤＩＰのビット数に等しくされている。
４１（２ポートＲＡＭ４０，４１とも称する）のポート
数の２倍である４個づつ、リードアドレス入力回路４３
０Ｒ〜３３３Ｒ、ライトアドレス入力回路４３０Ｗ〜４
３３Ｗ、及びライトデータ入力回路４３０Ｄ〜４３３Ｄ
を有する。前記アドレス入力回路４３０Ｒ〜４３３Ｒ、
４３０Ｗ〜４３３Ｗの夫々のアドレス入力ビット数はＲ
ＡＭ４０，４１のアドレス入力端子群ＡＩＰのビット数
に等しくされ、また、ライトデータ入力回路４３０Ｄ〜
４３３Ｄのビット数も夫々前記ＲＡＭ４０，４１のデー
タ入力端子群ＤＩＰのビット数に等しくされている。
【００７７】図１４のマルチポートメモリ４は、リード
アドレス入力回路４３０Ｒ〜４３３Ｒの一つと一つのデ
ータ出力端子群ＤＯＰとによってリードポートを構成し
合計４個のリードポートを有する。また、マルチポート
メモリ４は、ライトアドレス入力回路４３０Ｗ〜４３３
Ｗの一つとライトデータ入力回路４３０Ｄ〜４３３Ｄの
一つとによってライトポートを構成し合計４個のライト
ポートを有する。このように、マルチポートメモリ４は
見掛上、４個のリードポートと４個のライトポートを持
つ、８ポートのＲＡＭを構成する。
アドレス入力回路４３０Ｒ〜４３３Ｒの一つと一つのデ
ータ出力端子群ＤＯＰとによってリードポートを構成し
合計４個のリードポートを有する。また、マルチポート
メモリ４は、ライトアドレス入力回路４３０Ｗ〜４３３
Ｗの一つとライトデータ入力回路４３０Ｄ〜４３３Ｄの
一つとによってライトポートを構成し合計４個のライト
ポートを有する。このように、マルチポートメモリ４は
見掛上、４個のリードポートと４個のライトポートを持
つ、８ポートのＲＡＭを構成する。
【００７８】前記リードアドレス入力回路４３０Ｒ〜４
３３Ｒは、特に制限されないが、図示を省略するアドレ
ス入力バッファを有し、それらには信号線を介してアド
レス信号ＡＤ（Ｒ１）〜ＡＤ（Ｒ４）が供給される。前
記ライトアドレス入力回路４３０Ｗ〜４３３Ｗは、特に
制限されないが、図示を省略するアドレス入力バッファ
を有し、それらには信号線を介してライトアドレス信号
ＡＤ（Ｗ１）〜ＡＤ（Ｗ４）が供給され、供給されたラ
イトアドレス信号をラッチするラッチ回路４３０ＷＬ〜
４３３ＷＬを有する。前記ライトデータ入力回路４３０
Ｄ〜４３３Ｄは、特に制限されないが、図示を省略する
データ入力バッファを有し、それらには信号線を介して
ライトデータＤＩ（Ｗ１）〜ＤＩ（Ｗ４）が供給され、
供給されたライトデータ信号をラッチするラッチ回路４
３０ＤＬ〜４３３ＤＬを有する。メモリ４は２個のＲＡ
Ｍ４０，４１に夫々異なるリードポートを割り当ててい
るから、何れのＲＡＭ４０，４１からも同一データを読
み出せることを保証するため、双方のＲＡＭ４０，４１
には同一アドレスに同一データを格納しておかなければ
ならない。したがって、２個のＲＡＭ４０，４１に同一
データを書き込む動作を直列的に行う場合、予め並列的
に供給された４組のライトアドレスＡＤ（Ｗ１）〜ＡＤ
（Ｗ４）及びライトデータＤＩ（Ｗ１）〜ＤＩ（Ｗ４）
を、後のライト動作の開始まで保持するために、前記ラ
ッチ回路４３０ＡＬ〜４３３ＡＬ、４３０ＤＬ〜４３３
ＤＬが設けられている。
３３Ｒは、特に制限されないが、図示を省略するアドレ
ス入力バッファを有し、それらには信号線を介してアド
レス信号ＡＤ（Ｒ１）〜ＡＤ（Ｒ４）が供給される。前
記ライトアドレス入力回路４３０Ｗ〜４３３Ｗは、特に
制限されないが、図示を省略するアドレス入力バッファ
を有し、それらには信号線を介してライトアドレス信号
ＡＤ（Ｗ１）〜ＡＤ（Ｗ４）が供給され、供給されたラ
イトアドレス信号をラッチするラッチ回路４３０ＷＬ〜
４３３ＷＬを有する。前記ライトデータ入力回路４３０
Ｄ〜４３３Ｄは、特に制限されないが、図示を省略する
データ入力バッファを有し、それらには信号線を介して
ライトデータＤＩ（Ｗ１）〜ＤＩ（Ｗ４）が供給され、
供給されたライトデータ信号をラッチするラッチ回路４
３０ＤＬ〜４３３ＤＬを有する。メモリ４は２個のＲＡ
Ｍ４０，４１に夫々異なるリードポートを割り当ててい
るから、何れのＲＡＭ４０，４１からも同一データを読
み出せることを保証するため、双方のＲＡＭ４０，４１
には同一アドレスに同一データを格納しておかなければ
ならない。したがって、２個のＲＡＭ４０，４１に同一
データを書き込む動作を直列的に行う場合、予め並列的
に供給された４組のライトアドレスＡＤ（Ｗ１）〜ＡＤ
（Ｗ４）及びライトデータＤＩ（Ｗ１）〜ＤＩ（Ｗ４）
を、後のライト動作の開始まで保持するために、前記ラ
ッチ回路４３０ＡＬ〜４３３ＡＬ、４３０ＤＬ〜４３３
ＤＬが設けられている。
【００７９】前記タイミング発生回路４４は、図１５に
例示されるように、外部から供給されるクロック信号Ｃ
Ｋの１サイクルに、ノンオーバーラップ３相の内部クロ
ック信号φ１、φ２、φ３を生成すると共に、クロック
信号φ１の立ち上がエッジに同期して立ち上がり前記ク
ロック信号φ３の立ち下がりに同期して立ち下がるクロ
ック信号φｃを出力する。前記クロック信号φ１，φ
２、φ３、φｃは、クロック信号ＣＫと同信号ＣＫを遅
延させた信号との負論理積（論理積）信号を基本とし、
遅延時間を夫々相違させることによって形成することが
できる。前記ラッチ回路４３０ＷＬ〜４３３ＷＬ、４３
０ＤＬ〜４３３ＤＬはクロック信号φｃのハイレベル期
間にラッチ状態にされる。前記ラッチ回路４３０ＷＬ〜
４３３ＷＬ、４３０ＤＬ〜４３３ＤＬをクロック信号φ
ｃの立ち上がりエッジに同期してラッチ動作させてもよ
い。この場合には、クロック信号φｃはφ１で代替可能
である。
例示されるように、外部から供給されるクロック信号Ｃ
Ｋの１サイクルに、ノンオーバーラップ３相の内部クロ
ック信号φ１、φ２、φ３を生成すると共に、クロック
信号φ１の立ち上がエッジに同期して立ち上がり前記ク
ロック信号φ３の立ち下がりに同期して立ち下がるクロ
ック信号φｃを出力する。前記クロック信号φ１，φ
２、φ３、φｃは、クロック信号ＣＫと同信号ＣＫを遅
延させた信号との負論理積（論理積）信号を基本とし、
遅延時間を夫々相違させることによって形成することが
できる。前記ラッチ回路４３０ＷＬ〜４３３ＷＬ、４３
０ＤＬ〜４３３ＤＬはクロック信号φｃのハイレベル期
間にラッチ状態にされる。前記ラッチ回路４３０ＷＬ〜
４３３ＷＬ、４３０ＤＬ〜４３３ＤＬをクロック信号φ
ｃの立ち上がりエッジに同期してラッチ動作させてもよ
い。この場合には、クロック信号φｃはφ１で代替可能
である。
【００８０】論理回路４５は、クロック信号ＣＫの１サ
イクルからクロック信号φ１、φ２、φ３に同期してＲ
ＡＭ４０，４１のメモリサイクルを直列的に３サイクル
生成する。具体的にはクロック信号φ１、φ２、φ３を
入力する論理和ゲート４５０の出力クロック信号φ１２
３をＲＡＭ４０，４１のイネーブルクロック信号として
クロック入力端子ｃｋに供給する。これによってＲＡＭ
４０，４１は信号φ１２３の立ち上がりエッジに同期し
てメモリサイクルを開始する。その時のＲＡＭ４０，４
１の動作形態は論理和ゲート４５１の出力信号によって
決定される。即ち、論理和ゲート４５１はクロック信号
φ２、φ３の反転信号が供給されるから、信号φ１のハ
イレベルに同期するメモリサイクルにはリードアクセス
を、信号φ２、φ３のハイレベルに同期するメモリサイ
クルにはライトアクセスを指示する。
イクルからクロック信号φ１、φ２、φ３に同期してＲ
ＡＭ４０，４１のメモリサイクルを直列的に３サイクル
生成する。具体的にはクロック信号φ１、φ２、φ３を
入力する論理和ゲート４５０の出力クロック信号φ１２
３をＲＡＭ４０，４１のイネーブルクロック信号として
クロック入力端子ｃｋに供給する。これによってＲＡＭ
４０，４１は信号φ１２３の立ち上がりエッジに同期し
てメモリサイクルを開始する。その時のＲＡＭ４０，４
１の動作形態は論理和ゲート４５１の出力信号によって
決定される。即ち、論理和ゲート４５１はクロック信号
φ２、φ３の反転信号が供給されるから、信号φ１のハ
イレベルに同期するメモリサイクルにはリードアクセス
を、信号φ２、φ３のハイレベルに同期するメモリサイ
クルにはライトアクセスを指示する。
【００８１】信号φ１のハイレベルに同期するリードア
クセスにおいて、ＲＡＭ４０では、論理積ゲート４５
２，４５３と論理和ゲート４５４，４５５を介してリー
ドアドレスＡＤ（Ｒ１）、ＡＤ（Ｒ２）がＲＡＭ４０の
アドレス入力端子群ＡＩＰ、ＡＩＰに入力され、データ
ＤＯ（Ｒ１）、ＤＯ（Ｒ２）が並列出力される。同様
に、信号φ１のハイレベルに同期するリードアクセスに
おいて、ＲＡＭ４１では、論理積ゲート４５６，４５７
と論理和ゲート４５８，４５９を介してリードアドレス
ＡＤ（Ｒ３）、ＡＤ（Ｒ４）がＲＡＭ４１のアドレス入
力端子群ＡＩＰ、ＡＩＰに入力され、データＤＯ（Ｒ
３）、ＤＯ（Ｒ４）が並列出力される。
クセスにおいて、ＲＡＭ４０では、論理積ゲート４５
２，４５３と論理和ゲート４５４，４５５を介してリー
ドアドレスＡＤ（Ｒ１）、ＡＤ（Ｒ２）がＲＡＭ４０の
アドレス入力端子群ＡＩＰ、ＡＩＰに入力され、データ
ＤＯ（Ｒ１）、ＤＯ（Ｒ２）が並列出力される。同様
に、信号φ１のハイレベルに同期するリードアクセスに
おいて、ＲＡＭ４１では、論理積ゲート４５６，４５７
と論理和ゲート４５８，４５９を介してリードアドレス
ＡＤ（Ｒ３）、ＡＤ（Ｒ４）がＲＡＭ４１のアドレス入
力端子群ＡＩＰ、ＡＩＰに入力され、データＤＯ（Ｒ
３）、ＤＯ（Ｒ４）が並列出力される。
【００８２】信号φ２のハイレベルに同期するライトア
クセスにおいて、ＲＡＭ４０，４１の夫々のポートＰＯ
ＲＴ１には、書き込みアドレスＡＤ（Ｗ１）と書き込み
データＤＩ（Ｗ１）がラッチ回路４３０ＷＬ，４３０Ｄ
Ｌから、論理積ゲート４６０，４６１、論理和ゲート４
５４，４５８，４６４，４７０を介して供給され、ＲＡ
Ｍ４０，４１の夫々のポートＰＯＲＴ２には、書き込み
アドレスＡＤ（Ｗ２）と書き込みデータＤＩ（Ｗ２）が
ラッチ回路４３１ＷＬ，４３１ＤＬから、論理積ゲート
４６２，４６３、論理和ゲート４５５，４５９，４６
５，４７１を介して供給され、これによって、ＲＡＭ４
０とＲＡＭ４１とには双方のデータＤＩ（Ｗ１），ＤＩ
（Ｗ２）が並列に書き込まれる。
クセスにおいて、ＲＡＭ４０，４１の夫々のポートＰＯ
ＲＴ１には、書き込みアドレスＡＤ（Ｗ１）と書き込み
データＤＩ（Ｗ１）がラッチ回路４３０ＷＬ，４３０Ｄ
Ｌから、論理積ゲート４６０，４６１、論理和ゲート４
５４，４５８，４６４，４７０を介して供給され、ＲＡ
Ｍ４０，４１の夫々のポートＰＯＲＴ２には、書き込み
アドレスＡＤ（Ｗ２）と書き込みデータＤＩ（Ｗ２）が
ラッチ回路４３１ＷＬ，４３１ＤＬから、論理積ゲート
４６２，４６３、論理和ゲート４５５，４５９，４６
５，４７１を介して供給され、これによって、ＲＡＭ４
０とＲＡＭ４１とには双方のデータＤＩ（Ｗ１），ＤＩ
（Ｗ２）が並列に書き込まれる。
【００８３】信号φ３のハイレベルに同期するライトア
クセスにおいて、ＲＡＭ４０，４１の夫々のポートＰＯ
ＲＴ１には、書き込みアドレスＡＤ（Ｗ３）と書き込み
データＤＩ（Ｗ３）がラッチ回路４３２ＷＬ，４３２Ｄ
Ｌから、論理積ゲート４６６，４６７、論理和ゲート４
５４，４５８，４６４，４７０を介して供給され、ＲＡ
Ｍ４０，４１の夫々のポートＰＯＲＴ２には、書き込み
アドレスＡＤ（Ｗ４）と書き込みデータＤＩ（Ｗ４）が
ラッチ回路４３３ＷＬ，４３３ＤＬから、論理積ゲート
４６８，４６９、論理和ゲート４５５，４５９，４６
５，４７１を介して供給され、これによって、ＲＡＭ４
０とＲＡＭ４１とには双方のデータＤＩ（Ｗ３），ＤＩ
（Ｗ４）が並列に書き込まれる。
クセスにおいて、ＲＡＭ４０，４１の夫々のポートＰＯ
ＲＴ１には、書き込みアドレスＡＤ（Ｗ３）と書き込み
データＤＩ（Ｗ３）がラッチ回路４３２ＷＬ，４３２Ｄ
Ｌから、論理積ゲート４６６，４６７、論理和ゲート４
５４，４５８，４６４，４７０を介して供給され、ＲＡ
Ｍ４０，４１の夫々のポートＰＯＲＴ２には、書き込み
アドレスＡＤ（Ｗ４）と書き込みデータＤＩ（Ｗ４）が
ラッチ回路４３３ＷＬ，４３３ＤＬから、論理積ゲート
４６８，４６９、論理和ゲート４５５，４５９，４６
５，４７１を介して供給され、これによって、ＲＡＭ４
０とＲＡＭ４１とには双方のデータＤＩ（Ｗ３），ＤＩ
（Ｗ４）が並列に書き込まれる。
【００８４】図１５にはマルチポートメモリ４の動作タ
イミングが示されている。図１６にはφ１〜φ３に同期
する各メモリサイクルにおけるＲＡＭ４０，４１の各ポ
ートの入出力状態が示される。上述の説明から明らかな
ように、クロック信号φ１に同期する最初のメモリサイ
クルは、夫々異なるリードアドレスＡＤ（Ｒ１）〜ＡＤ
（Ｒ４）によるＲＡＭ４０，４１の４つのポートに対す
る並列的なリードサイクルである。これによってＲＡＭ
４０，４１から別々のデータＤＯ（Ｒ１）〜ＤＯ（Ｒ
４）が並列的に読み出される。クロック信号φ２に同期
する次のメモリサイクルは、夫々のＲＡＭ４０，４１が
持つ２ポートＰＯＲＴ１，ＰＯＲＴ２に対するアドレス
ＡＤ（Ｗ１）、ＡＤ（Ｗ２）によるデータＤＩ（Ｗ
１），ＤＩ（Ｗ２）の並列ライトサイクルとされる。こ
れによってＲＡＭ４０及びＲＡＭ４１の同一ライトアド
レスＡＤ（Ｗ１）、ＡＤ（Ｗ２）には同一データＤＩ
（Ｗ１），ＤＩ（Ｗ２）が書き込まれる。クロック信号
φ３に同期する次のメモリサイクルは、夫々のＲＡＭ４
０，４１が持つ２ポートＰＯＲＴ１，ＰＯＲＴ２に対す
るアドレスＡＤ（Ｗ３）、ＡＤ（Ｗ４）によるデータＤ
Ｉ（Ｗ３），ＤＩ（Ｗ４）の並列ライトサイクルとされ
る。これによってＲＡＭ４０及びＲＡＭ４１の同一ライ
トアドレスＡＤ（Ｗ３）、ＡＤ（Ｗ４）には同一データ
ＤＩ（Ｗ３），ＤＩ（Ｗ４）が書き込まれる。
イミングが示されている。図１６にはφ１〜φ３に同期
する各メモリサイクルにおけるＲＡＭ４０，４１の各ポ
ートの入出力状態が示される。上述の説明から明らかな
ように、クロック信号φ１に同期する最初のメモリサイ
クルは、夫々異なるリードアドレスＡＤ（Ｒ１）〜ＡＤ
（Ｒ４）によるＲＡＭ４０，４１の４つのポートに対す
る並列的なリードサイクルである。これによってＲＡＭ
４０，４１から別々のデータＤＯ（Ｒ１）〜ＤＯ（Ｒ
４）が並列的に読み出される。クロック信号φ２に同期
する次のメモリサイクルは、夫々のＲＡＭ４０，４１が
持つ２ポートＰＯＲＴ１，ＰＯＲＴ２に対するアドレス
ＡＤ（Ｗ１）、ＡＤ（Ｗ２）によるデータＤＩ（Ｗ
１），ＤＩ（Ｗ２）の並列ライトサイクルとされる。こ
れによってＲＡＭ４０及びＲＡＭ４１の同一ライトアド
レスＡＤ（Ｗ１）、ＡＤ（Ｗ２）には同一データＤＩ
（Ｗ１），ＤＩ（Ｗ２）が書き込まれる。クロック信号
φ３に同期する次のメモリサイクルは、夫々のＲＡＭ４
０，４１が持つ２ポートＰＯＲＴ１，ＰＯＲＴ２に対す
るアドレスＡＤ（Ｗ３）、ＡＤ（Ｗ４）によるデータＤ
Ｉ（Ｗ３），ＤＩ（Ｗ４）の並列ライトサイクルとされ
る。これによってＲＡＭ４０及びＲＡＭ４１の同一ライ
トアドレスＡＤ（Ｗ３）、ＡＤ（Ｗ４）には同一データ
ＤＩ（Ｗ３），ＤＩ（Ｗ４）が書き込まれる。
【００８５】上記マルチポートメモリ４によれば以下の
作用効果を得る。マルチポートメモリ４は、２個のデュ
アルポートＲＡＭ４０，４１を用いて見掛上８ポートの
マルチポートＲＡＭを実現でき、４個の２ポートＲＡＭ
を並列動作させる構成を採用する必要はないから、並列
動作させるべきＲＡＭの数を少なくすることができ、従
来に比べて低消費電力に寄与することができる。しか
も、ＲＡＭを複数個用いているので、リードアクセスに
関しては個々のＲＡＭを実質的に並列アクセスすること
ができ、外部からの見掛上の並列リードアクセスの遅れ
を改善できる。また、前記ＲＡＭ４０，４１は、リード
動作をライト動作に優先させるので、リード動作とライ
ト動作が連続される見掛け上のマルチポートアクセス時
間を短縮することができる。上記マルチポートメモリは
１個の半導体チップに形成されているが、ＲＡＭ４０，
４１に汎用ＲＡＭチップを用い、ポート拡張部４２をＴ
ＴＬ回路等で構成することも可能である。このような場
合、ポート拡張部４２の入力回路４３には入力バッファ
を設けなくてもよい。
作用効果を得る。マルチポートメモリ４は、２個のデュ
アルポートＲＡＭ４０，４１を用いて見掛上８ポートの
マルチポートＲＡＭを実現でき、４個の２ポートＲＡＭ
を並列動作させる構成を採用する必要はないから、並列
動作させるべきＲＡＭの数を少なくすることができ、従
来に比べて低消費電力に寄与することができる。しか
も、ＲＡＭを複数個用いているので、リードアクセスに
関しては個々のＲＡＭを実質的に並列アクセスすること
ができ、外部からの見掛上の並列リードアクセスの遅れ
を改善できる。また、前記ＲＡＭ４０，４１は、リード
動作をライト動作に優先させるので、リード動作とライ
ト動作が連続される見掛け上のマルチポートアクセス時
間を短縮することができる。上記マルチポートメモリは
１個の半導体チップに形成されているが、ＲＡＭ４０，
４１に汎用ＲＡＭチップを用い、ポート拡張部４２をＴ
ＴＬ回路等で構成することも可能である。このような場
合、ポート拡張部４２の入力回路４３には入力バッファ
を設けなくてもよい。
【００８６】《データプロセッサ》図１７にはデータプ
ロセッサの一例が示される。同図に示されるデータプロ
セッサ５は、特に制限されないが、半導体チップに、Ｃ
ＰＵ５０と共にポート拡張回路５２、ＲＯＭ５１、その
他の入出力回路（Ｉ／Ｏ）５３、及びクロックパルスジ
ェネレータ（ＣＰＧ）５６等を備えて構成される。５４
で示されるものは、アドレス、データ及び制御信号等の
内部バスである。５５で示されるものは、アドレス、デ
ータ及び制御信号等の外部バスである。
ロセッサの一例が示される。同図に示されるデータプロ
セッサ５は、特に制限されないが、半導体チップに、Ｃ
ＰＵ５０と共にポート拡張回路５２、ＲＯＭ５１、その
他の入出力回路（Ｉ／Ｏ）５３、及びクロックパルスジ
ェネレータ（ＣＰＧ）５６等を備えて構成される。５４
で示されるものは、アドレス、データ及び制御信号等の
内部バスである。５５で示されるものは、アドレス、デ
ータ及び制御信号等の外部バスである。
【００８７】ポート拡張回路５２は、前記ポート拡張回
路１５、２５，３５，４５と同様の回路構成を有する。
即ち、ポート拡張回路５２は、バス５４を介してＣＰＵ
５０に接続され、且つ外部に設けられる複数個のＲＡＭ
チップ６０〜６２のアクセスポートに接続され、前記複
数個のＲＡＭチップ６０〜６２を見掛上単一のマルチポ
ートメモリとしてアクセス可能にするものである。ポー
ト拡張回路５２は、前記複数個のＲＡＭチップ６０〜６
２をメモリサイクル毎に並列動作させるためのアクセス
制御情報を複数メモリサイクル分まとめて入力可能とす
る入力回路５２１と、データプロセッサ５の同期クロッ
ク信号ＣＫの１サイクルの期間に前記メモリサイクルを
直列的に複数回規定可能な前記制御クロック信号φ１、
φ２等を生成するタイミング発生回路（ＴＧ）５２０
と、前記入力回路５２１のアクセス制御情報を前記制御
クロック信号φ、φ２などに同期する直列的なメモリサ
イクル毎に分けて順次複数個のＲＡＭチップ６０〜６２
に並列的に供給可能な論理回路５２２とを有して成る。
前記同期クロック信号ＣＫは、ＰＬＬなどを用いて構成
されたＣＰＧ５６から出力される。
路１５、２５，３５，４５と同様の回路構成を有する。
即ち、ポート拡張回路５２は、バス５４を介してＣＰＵ
５０に接続され、且つ外部に設けられる複数個のＲＡＭ
チップ６０〜６２のアクセスポートに接続され、前記複
数個のＲＡＭチップ６０〜６２を見掛上単一のマルチポ
ートメモリとしてアクセス可能にするものである。ポー
ト拡張回路５２は、前記複数個のＲＡＭチップ６０〜６
２をメモリサイクル毎に並列動作させるためのアクセス
制御情報を複数メモリサイクル分まとめて入力可能とす
る入力回路５２１と、データプロセッサ５の同期クロッ
ク信号ＣＫの１サイクルの期間に前記メモリサイクルを
直列的に複数回規定可能な前記制御クロック信号φ１、
φ２等を生成するタイミング発生回路（ＴＧ）５２０
と、前記入力回路５２１のアクセス制御情報を前記制御
クロック信号φ、φ２などに同期する直列的なメモリサ
イクル毎に分けて順次複数個のＲＡＭチップ６０〜６２
に並列的に供給可能な論理回路５２２とを有して成る。
前記同期クロック信号ＣＫは、ＰＬＬなどを用いて構成
されたＣＰＧ５６から出力される。
【００８８】データプロセッサ５は、図示を省略する実
装ボードのような回路基板に搭載され、同じく当該回路
基板に搭載された複数個のＲＡＭチップ６０〜６２が前
記ポート拡張回路５２に接続され、それらＲＡＭチップ
６０〜６２はデータプロセッサ５によってアクセス制御
される。外部インタフェース回路として前記ポート拡張
回路５２を備えたデータプロセッサ５を用いれば、ＤＲ
ＡＭやＳＤＲＡＭなどのシングルポート又はデュアルポ
ートの汎用ＲＡＭチップを用いて、見掛け上必要な数の
リードポートを備えたマルチポートメモリを容易に実現
できる。そのようにして実現されるマルチポートメモリ
は機能上、上記マルチポートメモリ１，２，３，４と同
一機能を発揮する。更に、多ポートメモリを用いるデー
タ処理システムの電力消費量を低減することができる。
装ボードのような回路基板に搭載され、同じく当該回路
基板に搭載された複数個のＲＡＭチップ６０〜６２が前
記ポート拡張回路５２に接続され、それらＲＡＭチップ
６０〜６２はデータプロセッサ５によってアクセス制御
される。外部インタフェース回路として前記ポート拡張
回路５２を備えたデータプロセッサ５を用いれば、ＤＲ
ＡＭやＳＤＲＡＭなどのシングルポート又はデュアルポ
ートの汎用ＲＡＭチップを用いて、見掛け上必要な数の
リードポートを備えたマルチポートメモリを容易に実現
できる。そのようにして実現されるマルチポートメモリ
は機能上、上記マルチポートメモリ１，２，３，４と同
一機能を発揮する。更に、多ポートメモリを用いるデー
タ処理システムの電力消費量を低減することができる。
【００８９】前記ＲＡＭチップ６０〜６２を半導体チッ
プに搭載してデータプロセッサを構成することも可能で
ある。このとき、前記ＲＡＭチップ６０〜６２は、それ
と実質的に同一のマスクパターンを用いて、換言すれ
ば、同一のレイアウトパターン設計データライブラリを
用いて、共通の半導体チップに形成される。
プに搭載してデータプロセッサを構成することも可能で
ある。このとき、前記ＲＡＭチップ６０〜６２は、それ
と実質的に同一のマスクパターンを用いて、換言すれ
ば、同一のレイアウトパターン設計データライブラリを
用いて、共通の半導体チップに形成される。
【００９０】図１７の構成に対してＲＡＭチップを半導
体チップ上に搭載した回路はデータプロセッサに限定さ
れず、データバッファとして多ポートＲＡＭを備えた通
信制御用若しくはプロトコル制御用のコントローラなど
の半導体集積回路に適用することも可能である。
体チップ上に搭載した回路はデータプロセッサに限定さ
れず、データバッファとして多ポートＲＡＭを備えた通
信制御用若しくはプロトコル制御用のコントローラなど
の半導体集積回路に適用することも可能である。
【００９１】《データ処理システム》図１８にはポート
拡張回路を用いて多ポートメモリを構成したデータ処理
システムの一例が示される。同図に示されるデータ処理
システムは、特に制限されないが、マイクロプロセッサ
６２、グラフィックコントローラ６０、ポート拡張回路
６１、複数個のＲＡＭチップ６３、及び表示装置６４を
備えて構成される。６５で示されるものは、アドレス、
データ及び制御信号等のバスである。
拡張回路を用いて多ポートメモリを構成したデータ処理
システムの一例が示される。同図に示されるデータ処理
システムは、特に制限されないが、マイクロプロセッサ
６２、グラフィックコントローラ６０、ポート拡張回路
６１、複数個のＲＡＭチップ６３、及び表示装置６４を
備えて構成される。６５で示されるものは、アドレス、
データ及び制御信号等のバスである。
【００９２】前記ＲＡＭチップ６３には汎用シングルポ
ート又はデュアルポートのＲＡＭチップを用いることが
でき、それらはポート拡張回路６１によって多ポートメ
モリとして機能できるようにされ、フレームバッファメ
モリ６６として利用される。
ート又はデュアルポートのＲＡＭチップを用いることが
でき、それらはポート拡張回路６１によって多ポートメ
モリとして機能できるようにされ、フレームバッファメ
モリ６６として利用される。
【００９３】グラフィックコントローラ６０は描画プロ
セッサ６００、表示プロセッサ６０２、及び制御部６０
１を有し、ＭＰＵ６２からのコマンド及び表示データな
どを制御部６０１が受け取る。制御部６０１は、受け取
ったコマンドの解読結果に従って、描画プロセッサ６０
０を制御して、ＲＡＭチップ６３に描画アドレスと描画
データを出力させる。また、制御部６０１は、受け取っ
たコマンドの解読結果に従って、表示プロセッサ６０２
を制御して、ＲＡＭチップ６３に描画された表示データ
を表示装置６４に出力させる。表示装置はＲＡＭチップ
６３から供給される表示フレームの表示データに従って
ラスタスキャン方式でディスプレイを表示駆動する。
セッサ６００、表示プロセッサ６０２、及び制御部６０
１を有し、ＭＰＵ６２からのコマンド及び表示データな
どを制御部６０１が受け取る。制御部６０１は、受け取
ったコマンドの解読結果に従って、描画プロセッサ６０
０を制御して、ＲＡＭチップ６３に描画アドレスと描画
データを出力させる。また、制御部６０１は、受け取っ
たコマンドの解読結果に従って、表示プロセッサ６０２
を制御して、ＲＡＭチップ６３に描画された表示データ
を表示装置６４に出力させる。表示装置はＲＡＭチップ
６３から供給される表示フレームの表示データに従って
ラスタスキャン方式でディスプレイを表示駆動する。
【００９４】ポート拡張回路６１は、前述のポート拡張
回路１５、２５，３５，４５と同様の回路構成を有す
る。即ち、ポート拡張回路６１は、グラフィックコント
ローラ６０に接続され、且つ複数個のＲＡＭチップ６３
のアクセスポートに接続され、前記複数個のＲＡＭチッ
プ６３を見掛上単一のマルチポートメモリとしてアクセ
ス可能にするものである。ポート拡張回路６１は、前記
複数個のＲＡＭチップ６３をメモリサイクル毎に並列動
作させるためのアクセス制御情報を複数メモリサイクル
分まとめて入力可能とする入力回路と、グラフィックコ
ントローラ６０の同期クロック信号ＣＫの１サイクルの
期間に前記メモリサイクルを直列的に複数回規定可能な
前記制御クロック信号φ１、φ２等を生成するタイミン
グ発生回路と、前記入力回路のアクセス制御情報を前記
制御クロック信号φ、φ２などに同期する直列的なメモ
リサイクル毎に分けて順次複数個のＲＡＭチップ６３に
並列的に供給可能な論理回路とを有して成る。このポー
ト拡張回路６１は、半導体集積回路化されたもの、或い
はＴＴＬ回路などで構成されたものを利用することがで
きる。尚、フレームバッファに対する描画のためのライ
トアクセスと表示ためのリードアクセスが専ら非同期で
行なわれる場合は、ポート拡張回路６１には図１０で説
明しポート拡張回路３２を採用することが望ましい。ポ
ート拡張回路３２はポートのリード・ライトを任意に指
定できるからである。
回路１５、２５，３５，４５と同様の回路構成を有す
る。即ち、ポート拡張回路６１は、グラフィックコント
ローラ６０に接続され、且つ複数個のＲＡＭチップ６３
のアクセスポートに接続され、前記複数個のＲＡＭチッ
プ６３を見掛上単一のマルチポートメモリとしてアクセ
ス可能にするものである。ポート拡張回路６１は、前記
複数個のＲＡＭチップ６３をメモリサイクル毎に並列動
作させるためのアクセス制御情報を複数メモリサイクル
分まとめて入力可能とする入力回路と、グラフィックコ
ントローラ６０の同期クロック信号ＣＫの１サイクルの
期間に前記メモリサイクルを直列的に複数回規定可能な
前記制御クロック信号φ１、φ２等を生成するタイミン
グ発生回路と、前記入力回路のアクセス制御情報を前記
制御クロック信号φ、φ２などに同期する直列的なメモ
リサイクル毎に分けて順次複数個のＲＡＭチップ６３に
並列的に供給可能な論理回路とを有して成る。このポー
ト拡張回路６１は、半導体集積回路化されたもの、或い
はＴＴＬ回路などで構成されたものを利用することがで
きる。尚、フレームバッファに対する描画のためのライ
トアクセスと表示ためのリードアクセスが専ら非同期で
行なわれる場合は、ポート拡張回路６１には図１０で説
明しポート拡張回路３２を採用することが望ましい。ポ
ート拡張回路３２はポートのリード・ライトを任意に指
定できるからである。
【００９５】図１８に示されるデータ処理システムにお
いて、ポート拡張回路６１を用いれば、ＤＲＡＭやＳＤ
ＲＡＭなどのシングルポート又はデュアルポートの汎用
ＲＡＭチップを用いて、見掛け上必要な数のリードポー
トを備えたマルチポートメモリを容易に実現できる。そ
のようにして実現されるマルチポートメモリは機能上、
上記マルチポートメモリ１，２，３，４と同一機能を発
揮する。したがって、ディスプレイサイズに応じたフレ
ームバッファをＤＲＡＭやＳＤＲＡＭなどのシングルポ
ート又はデュアルポートの汎用ＲＡＭチップを用いて容
易に実現できる。更に、多ポートメモリを用いるデータ
処理システムの電力消費量を低減することができる。
いて、ポート拡張回路６１を用いれば、ＤＲＡＭやＳＤ
ＲＡＭなどのシングルポート又はデュアルポートの汎用
ＲＡＭチップを用いて、見掛け上必要な数のリードポー
トを備えたマルチポートメモリを容易に実現できる。そ
のようにして実現されるマルチポートメモリは機能上、
上記マルチポートメモリ１，２，３，４と同一機能を発
揮する。したがって、ディスプレイサイズに応じたフレ
ームバッファをＤＲＡＭやＳＤＲＡＭなどのシングルポ
ート又はデュアルポートの汎用ＲＡＭチップを用いて容
易に実現できる。更に、多ポートメモリを用いるデータ
処理システムの電力消費量を低減することができる。
【００９６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００９７】例えば、バスマスタモジュールはＣＰＵ，
マイクロプロセッサ、グラフィックコントローラに限定
されず、プロトコルコントローラ、ダイレクトメモリア
クセスコントローラなどであってもよい。また、前述の
ＲＡＭチップ及びＲＡＭモジュールは、シングルポート
ＲＡＭであっても、データ入力端子とデータ出力端子を
別々の外部端子としているが、並列アクセスされる端子
でなければ、共通のデータ入出力端子として構成しても
よい。
マイクロプロセッサ、グラフィックコントローラに限定
されず、プロトコルコントローラ、ダイレクトメモリア
クセスコントローラなどであってもよい。また、前述の
ＲＡＭチップ及びＲＡＭモジュールは、シングルポート
ＲＡＭであっても、データ入力端子とデータ出力端子を
別々の外部端子としているが、並列アクセスされる端子
でなければ、共通のデータ入出力端子として構成しても
よい。
【００９８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である多ポー
トメモリ、データプロセッサ、表示システムなどに適用
した場合について説明したが、それらは、パーソナルコ
ンピュータやワークステーションなどのコンピュータシ
ステム等に広く適用することができる。
なされた発明をその背景となった利用分野である多ポー
トメモリ、データプロセッサ、表示システムなどに適用
した場合について説明したが、それらは、パーソナルコ
ンピュータやワークステーションなどのコンピュータシ
ステム等に広く適用することができる。
【００９９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１００】すなわち、個々のＲＡＭを直列的に動作さ
せて見掛上のマルチポート数を増やすから、並列動作さ
せるべきＲＡＭの数を減らすことができ、従来に比べて
低消費電力に寄与することができる。しかも、ＲＡＭを
複数個用いているので、個々のＲＡＭがシングルポート
の場合でも、リードアクセスに関しては個々のＲＡＭを
実質的に並列アクセスすることができ、外部からの見掛
上の並列リードアクセスの遅れを改善できる。
せて見掛上のマルチポート数を増やすから、並列動作さ
せるべきＲＡＭの数を減らすことができ、従来に比べて
低消費電力に寄与することができる。しかも、ＲＡＭを
複数個用いているので、個々のＲＡＭがシングルポート
の場合でも、リードアクセスに関しては個々のＲＡＭを
実質的に並列アクセスすることができ、外部からの見掛
上の並列リードアクセスの遅れを改善できる。
【０１０１】外部インタフェース回路として前記ポート
拡張回路を備えたデータプロセッサを用いれば、ＤＲＡ
ＭやＳＤＲＡＭなどのシングルポート又はデュアルポー
トの汎用ＲＡＭチップを用いて、見掛け上必要な数のリ
ードポートを備えたマルチポートメモリを容易に実現で
きる。
拡張回路を備えたデータプロセッサを用いれば、ＤＲＡ
ＭやＳＤＲＡＭなどのシングルポート又はデュアルポー
トの汎用ＲＡＭチップを用いて、見掛け上必要な数のリ
ードポートを備えたマルチポートメモリを容易に実現で
きる。
【０１０２】ポート拡張回路を用いてデータ処理システ
ムを構成すれば、多ポートメモリを用いるデータ処理シ
ステムのコスト並びに電力消費量を低減することができ
る。
ムを構成すれば、多ポートメモリを用いるデータ処理シ
ステムのコスト並びに電力消費量を低減することができ
る。
【図１】マルチポートメモリの第１の例として２個のシ
ングルポートＲＡＭを用いて見掛け上４ポートＲＡＭと
して機能されるマルチポートメモリを示すブロック図で
ある。
ングルポートＲＡＭを用いて見掛け上４ポートＲＡＭと
して機能されるマルチポートメモリを示すブロック図で
ある。
【図２】図１のマルチポートメモリの動作タイミングの
一例を示すタイミング図である。
一例を示すタイミング図である。
【図３】マルチポートメモリに用いるＲＡＭの一例を示
すブロック図である。
すブロック図である。
【図４】２個の２ポートＲＡＭによって構成した比較例
に係るマルチポートＲＡＭのブロック図である。
に係るマルチポートＲＡＭのブロック図である。
【図５】シングルポートＲＡＭに並列・直列変換回路を
用いて擬似的に構成した比較例に係るマルチポートＲＡ
Ｍのブロック図である。
用いて擬似的に構成した比較例に係るマルチポートＲＡ
Ｍのブロック図である。
【図６】図５のマルチポートＲＡＭの動作タイミングの
一例を示すタイミング図である。
一例を示すタイミング図である。
【図７】マルチポートメモリの第２の例として２個の２
ポートＲＡＭを用いて見掛け上４ポートＲＡＭとして機
能されるマルチポートメモリを示すブロック図である。
ポートＲＡＭを用いて見掛け上４ポートＲＡＭとして機
能されるマルチポートメモリを示すブロック図である。
【図８】図７のマルチポートメモリの動作タイミングを
示すタイミング図である。
示すタイミング図である。
【図９】タイミング発生回路の一例を示す論理回路図で
ある。
ある。
【図１０】マルチポートメモリの第３の例として２個の
２ポートＲＡＭを用いて見掛け上４ポートＲＡＭとして
機能されるマルチポートメモリを示すブロック図であ
る。
２ポートＲＡＭを用いて見掛け上４ポートＲＡＭとして
機能されるマルチポートメモリを示すブロック図であ
る。
【図１１】図１０のマルチポートメモリの動作タイミン
グを示すタイミング図である。
グを示すタイミング図である。
【図１２】ＲＡＭのメモリセル及びカラム系回路の一例
を示す回路図である。
を示す回路図である。
【図１３】図１２の回路におけるリードアクセスとライ
トアクセスの動作タイミングの一例を示すタイミング図
である。
トアクセスの動作タイミングの一例を示すタイミング図
である。
【図１４】マルチポートメモリの第４の例として２個の
２ポートＲＡＭを用いて見掛け上８ポートＲＡＭとして
機能されるマルチポートメモリを示すブロック図であ
る。
２ポートＲＡＭを用いて見掛け上８ポートＲＡＭとして
機能されるマルチポートメモリを示すブロック図であ
る。
【図１５】図１４のマルチポートメモリの動作タイミン
グを示すタイミング図である。
グを示すタイミング図である。
【図１６】図１５のマルチポートメモリのφ１〜φ３に
同期する各メモリサイクルにおけるＲＡＭの各ポートの
入出力状態を示す動作説明図である。
同期する各メモリサイクルにおけるＲＡＭの各ポートの
入出力状態を示す動作説明図である。
【図１７】データプロセッサの一例を示すブロック図で
ある。
ある。
【図１８】ポート拡張回路を用いた多ポートメモリをフ
レームバッファメモリとして利用するデータ処理システ
ムの一例を示すブロック図である。
レームバッファメモリとして利用するデータ処理システ
ムの一例を示すブロック図である。
【符号の説明】 １ マルチポートメモリ １０，１１ ＲＡＭ ｃｋ クロック入力端子 ＡＩＰ アドレス入力端子群 ＤＩＰ データ入力端子群 ＤＯＰ データ出力端子群 Ｒ／Ｗ リード・ライト信号入力端子 １２ ポート拡張回路 １３ 入力回路 １３０，１３１ リードアドレス入力回路 １３２，１３３ ライトアドレス入力回路 １３４，１３５ ライトデータ入力回路 １３６〜１３９ ラッチ回路 １４ タイミング発生回路 φ１、φ２、φ３ 内部クロック信号 １５ 論理回路 φ１２３ イネーブルクロック信号 ２ マルチポートメモリ ２０，２１ ＲＡＭ ｃｋ クロック入力端子 ＡＩＰｗ ライトアドレス入力端子群 ＡＩＰｒ リードアドレス入力端子群 ＤＩＰ データ入力端子群 ＷＥ ライトイネーブル端子 ＲＥ リードイネーブル端子 ２２ ポート拡張回路 ２３ 入力回路 ２４ タイミング発生回路 ２５ 論理回路 ３ マルチポートメモリ ３０，３１ ＲＡＭ ３２ ポート拡張回路 ３３ 入力回路 ３４ タイミング発生回路 ３５ 論理回路 ４ マルチポートメモリ ４０，４１ ＲＡＭ ４２ ポート拡張回路 ４３ 入力回路 ４４ タイミング発生回路 ４５ 論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 陽一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 柳沢 勇治 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 飯岡 義雄 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 北川 嘉 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 内田 万亀夫 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B015 AA01 AA07 BA01 BA29 BA62 BA64 BA65 FA01 GA00 5B060 KA03 KA04
Claims (17)
- 【請求項１】 複数個のＲＡＭと、前記複数個のＲＡＭ
のアクセスポートに接続されたポート拡張部とを有する
マルチポートメモリであって、 前記ポート拡張部は、前記複数個のＲＡＭをメモリサイ
クル毎に並列動作させるためのアクセス制御情報を複数
メモリサイクル分まとめて入力可能とする入力回路と、
外部から供給されるクロック信号の１サイクルの期間に
前記メモリサイクルを直列的に複数回規定可能な内部ク
ロック信号を生成するタイミング発生回路と、前記入力
回路のアクセス制御情報を前記内部クロック信号に同期
する直列的なメモリサイクル毎に分けて順次複数個のＲ
ＡＭに並列的に供給可能な論理回路と、を有して成るも
のであるマルチポートメモリ。 - 【請求項２】 前記夫々のＲＡＭは、データ入出力端子
と選択端子とを１組有するメモリセルを内蔵したシング
ルポートＲＡＭであり、 前記入力回路は、前記シングルポートＲＡＭの数に夫々
等しい数のリードアドレス入力回路、ライトアドレス入
力回路及びライトデータ入力回路を有し、 前記ライトアドレス入力回路はライトアドレスのラッチ
回路を有し、 前記ライトデータ入力回路はライトデータのラッチ回路
を有し、 前記論理回路は、外部から供給されるクロック信号の１
サイクル毎に、一つの内部クロック信号に同期して、個
々のリードアドレス入力回路のアドレス信号を対応する
シングルポートＲＡＭに並列に供給してリード動作を可
能にし、他の内部クロック信号に順次同期して、ライト
アドレス及びライトデータ入力回路毎のラッチ回路にラ
ッチされたライトアドレス及びライトデータをシングル
ポートＲＡＭに並列に供給して複数回直列的にライト動
作を可能にするものである、請求項１記載のマルチポー
トメモリ。 - 【請求項３】 前記夫々のＲＡＭは、データ入出力端子
と選択端子とを２組有するメモリセルを内蔵し外部より
並列アクセス可能な２ポートを持つ２ポートＲＡＭであ
り、 前記入力回路は、前記２ポートＲＡＭの数に夫々等しい
数のリードアドレス入力回路、ライトアドレス入力回路
及びライトデータ入力回路を有し、 前記ライトアドレス入力回路はライトアドレスのラッチ
回路を有し、 前記ライトデータ入力回路はライトデータのラッチ回路
を有し、 前記論理回路は、外部から供給されるクロック信号の１
サイクル毎に、一つの内部クロック信号に同期して、個
々のリードアドレス入力回路のアドレス信号を対応する
２ポートＲＡＭの一方のポートに並列に供給してリード
動作を可能にすると共に一つのライトアドレス及びライ
トデータ入力回路のラッチ回路にラッチされたライトア
ドレス及びライトデータを前記全ての２ポートＲＡＭの
他方のポートに並列に供給してライト動作を可能にし、
他の内部クロック信号に同期して、他のライトアドレス
及びライトデータ入力回路のラッチ回路にラッチされた
ライトアドレス及びライトデータを全ての２ポートＲＡ
Ｍに並列に供給してライト動作を可能にするものであ
る、請求項１記載のマルチポートメモリ。 - 【請求項４】 前記夫々のＲＡＭは、データ入出力端子
と選択端子とを２組有するメモリセルを内蔵し外部より
並列的にアクセス可能な２ポートを持つｎ個の２ポート
ＲＡＭであり、 前記入力回路は、前記２ポートＲＡＭの夫々のポートに
対応してアドレス入力回路、ライトデータ入力回路及び
リード・ライト信号入力回路を有し、 前記アドレス入力回路はアドレスのラッチ回路を有し、 前記ライトデータ入力回路はライトデータのラッチ回路
を有し、 前記リード・ライト信号入力回路はリード・ライト信号
のラッチ回路を有し、 前記タイミング発生部は、前記内部クロック信号として
相互にノンオーバーラップの第１乃至第ｎ内部クロック
信号を生成し、 前記論理回路は、外部から供給されるクロック信号の１
サイクル毎に、第１内部クロック信号に同期して、リー
ド動作が指示されたアドレス入力回路のアドレス信号を
対応する２ポートＲＡＭのポートに並列に供給してリー
ド動作を可能にし、第１乃至第ｎ内部クロック信号に順
次同期して、ライト動作が指示されたアドレス及びライ
トデータ入力回路のラッチ回路にラッチされたライトア
ドレス及びライトデータを全ての２ポートＲＡＭに供給
してライト動作を可能にするものである、請求項１記載
のマルチポートメモリ。 - 【請求項５】 前記夫々のＲＡＭは、データ入出力端子
と選択端子とを２組有するメモリセルを内蔵し外部より
並列的にアクセス可能な２ポートを持つｎ個の２ポート
ＲＡＭであり、 前記入力回路は、夫々２ｎ個のリードアドレス入力回
路、ライトアドレス入力回路及びライトデータ入力回路
を有し、 前記ライトアドレス入力回路はライトアドレスのラッチ
回路を有し、 前記ライトデータ入力回路はライトデータのラッチ回路
を有し、 前記タイミング発生部は、前記内部クロック信号として
相互にノンオーバーラップの第１乃至第ｎ＋１番目の内
部クロック信号を生成し、 前記論理回路は、外部から供給されるクロック信号の１
サイクル毎に、第１内部クロック信号に同期して、リー
ドアドレス入力回路のアドレス信号を２ポートＲＡＭに
並列に供給して全てのＲＡＭで別々のデータの並列リー
ド動作を可能にし、第２乃至第ｎ＋１番目の内部クロッ
ク信号に順次同期して、ライトアドレス及びライトデー
タ入力回路のラッチ回路にラッチされたライトアドレス
及びライトデータを順番に全ての２ポートＲＡＭに供給
して全てのＲＡＭに同一データの順次ライト動作を可能
にするものである、請求項１記載のマルチポートメモ
リ。 - 【請求項６】 前記ＲＡＭはクロック信号に同期してメ
モリサイクルが規定され、前記タイミング発生回路は前
記内部クロック信号を相互にノンオーバラップのクロッ
ク信号とし、それらノンオーバラップの内部クロック信
号の論理和信号を前記夫々のＲＡＭにイネーブルクロッ
ク信号として与えるものである請求項１乃至5の何れか1
項に記載のマルチポートメモリ。 - 【請求項７】 外部クロック信号で規定されるサイクル
期間において、論理回路は、ＲＡＭに対するリード動作
をライト動作に優先させるものである請求項1乃至６の
何れか1項に記載のマルチポートメモリ。 - 【請求項８】 １個の半導体チップに形成さて成るもの
である請求項１乃至７の何れか１項に記載のマルチポー
トメモリ。 - 【請求項９】 ＣＰＵとポート拡張回路とが半導体チッ
プに形成されて成るデータプロセッサであって、 前記ポート拡張回路は、内部バスを介してＣＰＵに接続
され、且つ前記半導体チップの外部に設けられる複数個
のＲＡＭのアクセスポートに接続され、前記複数個のＲ
ＡＭを見掛上単一のマルチポートメモリとしてアクセス
可能にするものであり、前記複数個のＲＡＭをメモリサ
イクル毎に並列動作させるためのアクセス制御情報を複
数メモリサイクル分まとめて入力可能とする入力回路
と、データプロセッサの同期クロック信号の１サイクル
の期間に前記メモリサイクルを直列的に複数回規定可能
な制御クロック信号を生成するタイミング発生回路と、
前記入力回路のアクセス制御情報を前記制御クロック信
号に同期する直列的なメモリサイクル毎に分けて順次複
数個のＲＡＭに並列的に供給可能な論理回路と、を有し
て成るものであるデータプロセッサ。 - 【請求項１０】 アクセス制御回路、ポート拡張回路、
及び複数個のＲＡＭを有するデータ処理システムであっ
て、 前記ポート拡張回路は、前記アクセス制御回路に接続さ
れ、且つ前記複数個のＲＡＭのアクセスポートに接続さ
れ、前記複数個のＲＡＭを見掛上単一のマルチポートメ
モリとしてアクセス可能にするものであり、前記複数個
のＲＡＭをメモリサイクル毎に並列動作させるためのア
クセス制御情報を複数メモリサイクル分まとめて入力可
能とする入力回路と、外部から供給されるクロック信号
の１サイクルの期間に前記メモリサイクルを直列的に複
数回規定可能な制御クロック信号を生成するタイミング
発生回路と、前記入力回路のアクセス制御情報を前記制
御クロック信号に同期する直列的なメモリサイクル毎に
分けて順次複数個のＲＡＭに並列的に供給可能な論理回
路と、を有して成るものであるデータ処理システム。 - 【請求項１１】 前記夫々のＲＡＭは、データ入出力端
子と選択端子とを１組有するメモリセルを内蔵したシン
グルポートＲＡＭであり、 前記入力回路は、前記シングルポートＲＡＭの数に夫々
等しい数のリードアドレス入力回路、ライトアドレス入
力回路及びライトデータ入力回路を有し、 前記ライトアドレス入力回路はライトアドレスのラッチ
回路を有し、 前記ライトデータ入力回路はライトデータのラッチ回路
を有し、 前記論理回路は、外部から供給されるクロック信号の１
サイクル毎に、一つの内部クロック信号に同期して、個
々のリードアドレス入力回路のアドレス信号を対応する
シングルポートＲＡＭに並列に供給してリード動作を可
能にし、他の内部クロック信号に順次同期して、ライト
アドレス及びライトデータ入力回路毎のラッチ回路にラ
ッチされたライトアドレス及びライトデータをシングル
ポートＲＡＭに並列に供給して複数回直列的にライト動
作を可能にするものである、請求項１０記載のデータ処
理システム。 - 【請求項１２】 前記夫々のＲＡＭは、データ入出力端
子と選択端子とを２組有するメモリセルを内蔵し外部よ
り並列アクセス可能な２ポートを持つ２ポートＲＡＭで
あり、 前記入力回路は、前記２ポートＲＡＭの数に夫々等しい
数のリードアドレス入力回路、ライトアドレス入力回
路、ライトデータ入力回路を有し、 前記ライトアドレス入力回路はライトアドレスのラッチ
回路を有し、 前記ライトデータ入力回路はライトデータのラッチ回路
を有し、 前記論理回路は、外部から供給されるクロック信号の１
サイクル毎に、一つの内部クロック信号に同期して、個
々のリードアドレス入力回路のアドレス信号を対応する
２ポートＲＡＭの一方のポートに並列に供給してリード
動作を可能にすると共に一つのライトアドレス及びライ
トデータ入力回路のラッチ回路にラッチされたライトア
ドレス及びライトデータを前記全ての２ポートＲＡＭの
他方のポートに並列に供給してライト動作を可能にし、
他の内部クロック信号に同期して、他のライトアドレス
及びライトデータ入力回路のラッチ回路にラッチされた
ライトアドレス及びライトデータを全ての２ポートＲＡ
Ｍに並列に供給してライト動作を可能にするものであ
る、請求項１０記載のデータ処理システム。 - 【請求項１３】 前記夫々のＲＡＭは、データ入出力端
子と選択端子とを２組有するメモリセルを内蔵し外部よ
り並列的にアクセス可能な２ポートを持つｎ個の２ポー
トＲＡＭであり、 前記入力回路は、前記２ポートＲＡＭの夫々のポートに
対応してアドレス入力回路、ライトデータ入力回路及び
リード・ライト信号入力回路を有し、 前記アドレス入力回路はアドレスのラッチ回路を有し、 前記ライトデータ入力回路はライトデータのラッチ回路
を有し、 前記リード・ライト信号入力回路はリード・ライト信号
のラッチ回路を有し、 前記タイミング発生部は、前記内部クロック信号として
相互にノンオーバーラップの第１乃至第ｎ内部クロック
信号を生成し、 前記論理回路は、外部から供給されるクロック信号の１
サイクル毎に、第１内部クロック信号に同期して、リー
ド動作が指示されたアドレス入力回路のアドレス信号を
対応する２ポートＲＡＭのポートに並列に供給してリー
ド動作を可能にし、第１乃至第ｎ内部クロック信号に順
次同期して、ライト動作が指示されたアドレス及びライ
トデータ入力回路のラッチ回路にラッチされたライトア
ドレス及びライトデータを全ての２ポートＲＡＭに供給
してライト動作を可能にするものである、請求項１０記
載のデータ処理システム。 - 【請求項１４】 前記夫々のＲＡＭは、データ入出力端
子と選択端子とを２組有するメモリセルを内蔵し外部よ
り並列的にアクセス可能な２ポートを持つｎ個の２ポー
トＲＡＭであり、 前記入力回路は、夫々２ｎ個のリードアドレス入力回
路、ライトアドレス入力回路及びライトデータ入力回路
を有し、 前記ライトアドレス入力回路はライトアドレスのラッチ
回路を有し、 前記ライトデータ入力回路はライトデータのラッチ回路
を有し、 前記タイミング発生部は、前記内部クロック信号として
相互にノンオーバーラップの第１乃至第ｎ＋１番目の内
部クロック信号を生成し、 前記論理回路は、外部から供給されるクロック信号の１
サイクル毎に、第１内部クロック信号に同期して、リー
ドアドレス入力回路のアドレス信号を２ポートＲＡＭに
並列に供給して全てのＲＡＭで別々のデータの並列リー
ド動作を可能にし、第２乃至第ｎ＋１番目の内部クロッ
ク信号に順次同期して、ライトアドレス及びライトデー
タ入力回路のラッチ回路にラッチされたライトアドレス
及びライトデータを順番に全ての２ポートＲＡＭに供給
して全てのＲＡＭに同一データの順次ライト動作を可能
にするものである、請求項１０記載のデータ処理システ
ム。 - 【請求項１５】 第１クロック信号に同期動作されるバ
スマスタモジュールと、前記第１クロック信号よりも周
波数の高い複数相の第２クロック信号に同期動作される
複数のＲＡＭモジュールと、前記バスマスタモジュール
と複数個のＲＡＭモジュールに接続され前記バスマスタ
モジュールが前記複数個のＲＡＭモジュールを見掛上単
一のマルチポートメモリとしてアクセス可能にするポー
ト拡張モジュールとを有する半導体集積回路であって、 前記バスマスタモジュールは、前記複数個のＲＡＭモジ
ュールを並列的に複数メモリサイクル分動作させるため
のアクセス制御情報を出力可能にされ、 ポート拡張モジュールは、前記複数個のＲＡＭモジュー
ルをメモリサイクル毎に並列動作させるためのアクセス
制御情報を前記バスマスタモジュールから複数メモリサ
イクル分まとめて入力可能とする入力回路と、第１クロ
ック信号の１サイクルの期間に前記メモリサイクルを直
列的に複数回規定可能な第２クロック信号を生成するタ
イミング発生回路と、前記入力回路のアクセス制御情報
を前記第２クロック信号に同期する直列的なメモリサイ
クル毎に分けて順次複数個のＲＡＭモジュールに並列的
に供給可能な論理回路と、を有して成るものである半導
体集積回路。 - 【請求項１６】 前記ＲＡＭモジュールは第２クロック
信号に同期してメモリサイクルが規定され、前記タイミ
ング発生回路は前記第２クロック信号を相互にノンオー
バラップのクロック信号とし、それらノンオーバラップ
の第２クロック信号の論理和信号を前記夫々のＲＡＭモ
ジュールにイネーブルクロック信号として与えるもので
ある請求項１５に記載の半導体集積回路。 - 【請求項１７】 外部クロック信号で規定されるサイク
ル期間において、論理回路は、ＲＡＭモジュールに対す
るリード動作をライト動作に優先させるものである請求
項１５又は１６に記載の半導体集積回路。
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