JP2002197866A - 表示用ドライバｉｃ - Google Patents
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
Abstract
(57)【要約】
【課題】 表示用読み出し線がビット線から受ける悪影
響を低減すること。 【解決手段】 メモリセル列の任意のメモリセルよりデ
ータを読み出す第１のビット線対ＢＭ，／ＢＭと、メモ
リセル列の他の任意のメモリセルにデータを書き込む第
２のビット線対ＢＳ，／ＢＳとは、メモリセル列から順
次表示データを読み出す表示用読み出し線ＯＬＣＤとを
有する。平面視にて、ビット線対ＢＳ，／ＢＳの間に、
表示用読み出し線ＯＬＣＤが配置される。ビット線対Ｂ
Ｓ，／ＢＳを伝送される信号の電位は相反する関係にあ
る。よって、ビット線対ＢＳ，／ＢＳビット線と表示用
読み出し線ＯＬＣＤとの間にカップリング容量Ｃ１，Ｃ
２が形成されても、この容量と表示用読み出し線ＯＬＣ
Ｄとの間で充放電される電荷が相殺され、表示用読み出
し線ＯＬＣＤの信号電位は劣化しない。
響を低減すること。 【解決手段】 メモリセル列の任意のメモリセルよりデ
ータを読み出す第１のビット線対ＢＭ，／ＢＭと、メモ
リセル列の他の任意のメモリセルにデータを書き込む第
２のビット線対ＢＳ，／ＢＳとは、メモリセル列から順
次表示データを読み出す表示用読み出し線ＯＬＣＤとを
有する。平面視にて、ビット線対ＢＳ，／ＢＳの間に、
表示用読み出し線ＯＬＣＤが配置される。ビット線対Ｂ
Ｓ，／ＢＳを伝送される信号の電位は相反する関係にあ
る。よって、ビット線対ＢＳ，／ＢＳビット線と表示用
読み出し線ＯＬＣＤとの間にカップリング容量Ｃ１，Ｃ
２が形成されても、この容量と表示用読み出し線ＯＬＣ
Ｄとの間で充放電される電荷が相殺され、表示用読み出
し線ＯＬＣＤの信号電位は劣化しない。
Description
【０００１】
【発明の属する技術分野】本発明は、トリプルポートＲ
ＡＭを内蔵した表示用ドライバＩＣに関する。
ＡＭを内蔵した表示用ドライバＩＣに関する。
【０００２】
【背景技術及び発明が解決しようとする課題】表示用ド
ライバＩＣとして、ＲＡＭを内蔵したＩＣが知られてい
る。さらに、このＲＡＭ内蔵ＩＣに用いられるＲＡＭと
して、トリプルポートＲＡＭが知られている。
ライバＩＣとして、ＲＡＭを内蔵したＩＣが知られてい
る。さらに、このＲＡＭ内蔵ＩＣに用いられるＲＡＭと
して、トリプルポートＲＡＭが知られている。
【０００３】このトリプルポートＲＡＭは、例えばＩＣ
外部のＭＰＵとの間でデータの書き込み／読み出しのた
めに２ポートが使用される。すなわち、あるメモリセル
に対して１ポートを介してデータ書き込みしながら、他
の１ポートを介して他のメモリセルからデータ読み出し
が可能となっている。従って、この種のＲＡＭは、一つ
のメモリセルに対して２本のワード線と、２対のビット
線が必要となっている。さらに、３ポートのうちの残り
の１ポートは、表示のためにメモリセルからデータを読
み出す専用線に接続される。このために、各メモリセル
は表示用ワード線と表示用読み出し線にも接続されてい
る。
外部のＭＰＵとの間でデータの書き込み／読み出しのた
めに２ポートが使用される。すなわち、あるメモリセル
に対して１ポートを介してデータ書き込みしながら、他
の１ポートを介して他のメモリセルからデータ読み出し
が可能となっている。従って、この種のＲＡＭは、一つ
のメモリセルに対して２本のワード線と、２対のビット
線が必要となっている。さらに、３ポートのうちの残り
の１ポートは、表示のためにメモリセルからデータを読
み出す専用線に接続される。このために、各メモリセル
は表示用ワード線と表示用読み出し線にも接続されてい
る。
【０００４】近年では、半導体プロセスの微細化に伴
い、よりメモリ容量の大きなメモリ装置が開発されてい
る。
い、よりメモリ容量の大きなメモリ装置が開発されてい
る。
【０００５】この微細プロセスを用いてよりメモリセル
数の多いＲＡＭ内蔵ＩＣを製造し、このＲＡＭ内蔵ＩＣ
により液晶表示パネルを駆動してみた。
数の多いＲＡＭ内蔵ＩＣを製造し、このＲＡＭ内蔵ＩＣ
により液晶表示パネルを駆動してみた。
【０００６】このとき、ＲＡＭに書き込んだデータ通り
に表示されない事態が確認された。この事態は、表示用
読み出し線を介して読み出される信号が、他の配線との
干渉により損なわれることに起因していることが判明し
た。
に表示されない事態が確認された。この事態は、表示用
読み出し線を介して読み出される信号が、他の配線との
干渉により損なわれることに起因していることが判明し
た。
【０００７】そこで、本発明の目的は、メモリセルに書
き込まれたデータ通りに表示素子を表示駆動できる表示
用ドライバＩＣを提供することにある。
き込まれたデータ通りに表示素子を表示駆動できる表示
用ドライバＩＣを提供することにある。
【０００８】本発明の他の目的は、表示用読み出し線と
２対のビット線との間の容量カップリングに起因した不
具合を防止することのできる表示用ドライバＩＣを提供
することにある。
２対のビット線との間の容量カップリングに起因した不
具合を防止することのできる表示用ドライバＩＣを提供
することにある。
【０００９】本発明のさらに他の目的は、表示用読み出
し線と２対のビット線との間の干渉を防止することので
きる表示用ドライバＩＣを提供することにある。
し線と２対のビット線との間の干渉を防止することので
きる表示用ドライバＩＣを提供することにある。
【００１０】
【課題を解決するための手段】本発明に係る表示用ドラ
イバＩＣは、列方向に沿って配列された複数のメモリセ
ルと、行方向に沿って延び、前記複数のメモリセルの中
から任意の２つを非同期で選択可能な複数のワード線
と、前記列方向に沿って延びて前記複数のメモリセルに
共用され、選択された２つのメモリセルにそれぞれ接続
される２対のビット線と、前記複数のメモリセルを列方
向に沿って順次選択する複数の表示用ワード線と、前記
列方向に沿って延びて前記複数のメモリセルに共用さ
れ、前記複数の表示用ワード線により順次選択される一
つのメモリセルに接続される表示用読み出し線と、を有
し、平面視にて、前記２対のビット線のいずれか一対の
間に前記表示用読み出し線を配置したことを特徴とす
る。
イバＩＣは、列方向に沿って配列された複数のメモリセ
ルと、行方向に沿って延び、前記複数のメモリセルの中
から任意の２つを非同期で選択可能な複数のワード線
と、前記列方向に沿って延びて前記複数のメモリセルに
共用され、選択された２つのメモリセルにそれぞれ接続
される２対のビット線と、前記複数のメモリセルを列方
向に沿って順次選択する複数の表示用ワード線と、前記
列方向に沿って延びて前記複数のメモリセルに共用さ
れ、前記複数の表示用ワード線により順次選択される一
つのメモリセルに接続される表示用読み出し線と、を有
し、平面視にて、前記２対のビット線のいずれか一対の
間に前記表示用読み出し線を配置したことを特徴とす
る。
【００１１】本発明によれば、平面視にて表示用読み出
し線の両側に配置される一対のビット線では、伝送され
る信号の電位が相反する関係にある。この一対のビット
線を伝送される信号は、共に同期して、その一方がＨＩ
ＧＨ→ＬＯＷに変化すると、その他方はＬＯＷ→ＨＩＧ
Ｈに変化する。
し線の両側に配置される一対のビット線では、伝送され
る信号の電位が相反する関係にある。この一対のビット
線を伝送される信号は、共に同期して、その一方がＨＩ
ＧＨ→ＬＯＷに変化すると、その他方はＬＯＷ→ＨＩＧ
Ｈに変化する。
【００１２】このため、表示用読み出し線と一対のビッ
ト線との間にそれぞれカップリング容量が形成されて
も、各容量と表示用読み出し線との間で充放電される電
荷は相殺される。よって、一対のビット線の電位が変化
しても、表示用読み出し線の電位は変化しなくなる。ま
た、表示用読み出し線の両側の各ビット線の電位が相反
する関係にあるので、一対のビット線からの干渉が相殺
され、表示用読み出し線を伝送される信号電位に悪影響
を及ぼさなくなる。
ト線との間にそれぞれカップリング容量が形成されて
も、各容量と表示用読み出し線との間で充放電される電
荷は相殺される。よって、一対のビット線の電位が変化
しても、表示用読み出し線の電位は変化しなくなる。ま
た、表示用読み出し線の両側の各ビット線の電位が相反
する関係にあるので、一対のビット線からの干渉が相殺
され、表示用読み出し線を伝送される信号電位に悪影響
を及ぼさなくなる。
【００１３】ここで、平面視にて前記表示用読み出し線
の両側に配置される前記一対のビット線は、前記表示用
読み出し線と同じ層に形成されても良いし、層間絶縁膜
を挟んで、前記表示用読み出し線とは異なる層に形成さ
れてよい。いずれの場合も、メモリセルの面積を増大さ
せずに、カップリング容量に起因した表示データ電位の
過渡的な劣化を防止できる。
の両側に配置される前記一対のビット線は、前記表示用
読み出し線と同じ層に形成されても良いし、層間絶縁膜
を挟んで、前記表示用読み出し線とは異なる層に形成さ
れてよい。いずれの場合も、メモリセルの面積を増大さ
せずに、カップリング容量に起因した表示データ電位の
過渡的な劣化を防止できる。
【００１４】本発明は、０．２５μｍ以下の微細プロセ
スにて製造される表示用ドライバＩＣにて好適に実施で
きる。
スにて製造される表示用ドライバＩＣにて好適に実施で
きる。
【００１５】このようなドライバＩＣでは、表示用読み
出し線が非同期で電位変化するビット線の間に配置され
ると、容量カップリングによって過渡的に、表示データ
の電位変動が生じるからである。
出し線が非同期で電位変化するビット線の間に配置され
ると、容量カップリングによって過渡的に、表示データ
の電位変動が生じるからである。
【００１６】本発明はメモリ容量の大きなメモリにて好
適に実施でき、例えば列方向に配列された複数のメモリ
セルの総数が２８０個以上のものである。この場合、上
述のカップリング容量値が大きくなるからである。
適に実施でき、例えば列方向に配列された複数のメモリ
セルの総数が２８０個以上のものである。この場合、上
述のカップリング容量値が大きくなるからである。
【００１７】本発明は特に、０．２５μｍ以下の微細プ
ロセスを用いて、列方向に２８０個以上のメモリセルを
形成する際に好適に実施できる。この場合、ライン＆ス
ペースの最小幅が、０．４μｍ以下となり、配線間スペ
ースが狭くなりかつ配線容量自体も増大するので、デー
タの誤検出がより顕著となるからである。このように本
発明は、ライン＆スペースの最小幅が、０．４μｍ以下
のメモリセルを形成する際に好適に実施できる。
ロセスを用いて、列方向に２８０個以上のメモリセルを
形成する際に好適に実施できる。この場合、ライン＆ス
ペースの最小幅が、０．４μｍ以下となり、配線間スペ
ースが狭くなりかつ配線容量自体も増大するので、デー
タの誤検出がより顕著となるからである。このように本
発明は、ライン＆スペースの最小幅が、０．４μｍ以下
のメモリセルを形成する際に好適に実施できる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、表示用ドライバＩ
Ｃに含まれるＲＡＭ領域を模式的に示している。なお、
本発明が適用される表示用ドライバＩＣとは、図１に示
すＲＡＭ以外に、外部ＭＰＵとの間のインターフェー
ス、ＭＰＵからの指令に従ってＲＡＭを制御するＭＰＵ
系制御回路、表示例えば液晶表示のためにＲＡＭを制御
するＬＣＤ系制御回路、ＲＡＭから読み出されたデータ
を表示素子例えば液晶素子の駆動に適合する電圧に変換
するドライバ部などを含むことができる。
て図面を参照して説明する。図１は、表示用ドライバＩ
Ｃに含まれるＲＡＭ領域を模式的に示している。なお、
本発明が適用される表示用ドライバＩＣとは、図１に示
すＲＡＭ以外に、外部ＭＰＵとの間のインターフェー
ス、ＭＰＵからの指令に従ってＲＡＭを制御するＭＰＵ
系制御回路、表示例えば液晶表示のためにＲＡＭを制御
するＬＣＤ系制御回路、ＲＡＭから読み出されたデータ
を表示素子例えば液晶素子の駆動に適合する電圧に変換
するドライバ部などを含むことができる。
【００１９】（メモリセルの説明）図１において、この
表示用ドライバＩＣは行方向にｍ個及び列方向にｎ個、
計ｍ×ｎ個配置されたメモリセルＭ１１〜Ｍｍｎを有す
る３ポートＲＡＭを内蔵している。
表示用ドライバＩＣは行方向にｍ個及び列方向にｎ個、
計ｍ×ｎ個配置されたメモリセルＭ１１〜Ｍｍｎを有す
る３ポートＲＡＭを内蔵している。
【００２０】メモリセルＭ１１〜Ｍｍｎの各々は同一の
構成を有し、その一つであるメモリセルＭ１１が図２に
示されている。
構成を有し、その一つであるメモリセルＭ１１が図２に
示されている。
【００２１】図２において、メモリセルＭ１１は、２つ
のインバータ１２，１４をループ状に接続して構成した
フリップ・フロップ１０を有する。このフリップ・フロ
ップ１０は、第１，第２のワード線ＷＬ１１，ＷＬ１２
により駆動される例えばＮ型ＭＯＳトランジスタにて形
成された第１〜第４のトランジスタ２０，２２，２４，
２６を介して、ビット線対ＢＭ，／ＢＭと、ビット線対
ＢＳ，／ＢＳとに接続されている。なお、ビット線対Ｂ
Ｍ，／ＢＭは、伝送される信号の論理が互いに異なり、
ビット線ＢＭの電位がＨＩＧＨであれば、ビット線／Ｂ
Ｍの電位はＬＯＷである。この関係は、ビット線対Ｂ
Ｓ，／ＢＳについても同様である。
のインバータ１２，１４をループ状に接続して構成した
フリップ・フロップ１０を有する。このフリップ・フロ
ップ１０は、第１，第２のワード線ＷＬ１１，ＷＬ１２
により駆動される例えばＮ型ＭＯＳトランジスタにて形
成された第１〜第４のトランジスタ２０，２２，２４，
２６を介して、ビット線対ＢＭ，／ＢＭと、ビット線対
ＢＳ，／ＢＳとに接続されている。なお、ビット線対Ｂ
Ｍ，／ＢＭは、伝送される信号の論理が互いに異なり、
ビット線ＢＭの電位がＨＩＧＨであれば、ビット線／Ｂ
Ｍの電位はＬＯＷである。この関係は、ビット線対Ｂ
Ｓ，／ＢＳについても同様である。
【００２２】ここで、第１，第２のワード線ＷＬ１１，
ＷＬ１２は、第１行目のメモリセルＭ１１，Ｍ１２，…
Ｍ１ｍに共用される。図１に示すように、他の行のメモ
リセル群に共用される第１，第２のワード線ＷＬ２１，
ＷＬ２２，…，ＷＬｎ１，ＷＬｎ２が設けられている。
ＷＬ１２は、第１行目のメモリセルＭ１１，Ｍ１２，…
Ｍ１ｍに共用される。図１に示すように、他の行のメモ
リセル群に共用される第１，第２のワード線ＷＬ２１，
ＷＬ２２，…，ＷＬｎ１，ＷＬｎ２が設けられている。
【００２３】そして、第１のワード線ＷＬ１１，ＷＬ２
１，…ＷＬｎ１の中から１本が選択されることで、ある
行のメモリセルが選択できる。この選択動作とは非同期
で、第２のワード線ＷＬ１２，ＷＬ２２，…ＷＬｎ２の
中から１本が選択されることで、他の行のメモリセルが
選択できる。
１，…ＷＬｎ１の中から１本が選択されることで、ある
行のメモリセルが選択できる。この選択動作とは非同期
で、第２のワード線ＷＬ１２，ＷＬ２２，…ＷＬｎ２の
中から１本が選択されることで、他の行のメモリセルが
選択できる。
【００２４】また、図２において、第１のワード線ＷＬ
１１が選択されると、第１，第２のトランジスタ２０，
２２がオンし、フリップ・フロップ１０はビット線対Ｂ
Ｓ，／ＢＳと接続される。従って、ビット線対ＢＳ，／
ＢＳを介して、メモリセルＭ１１に対してＭＰＵからの
データを書き込むことができる。
１１が選択されると、第１，第２のトランジスタ２０，
２２がオンし、フリップ・フロップ１０はビット線対Ｂ
Ｓ，／ＢＳと接続される。従って、ビット線対ＢＳ，／
ＢＳを介して、メモリセルＭ１１に対してＭＰＵからの
データを書き込むことができる。
【００２５】図１に示す３ポートＲＡＭでは、メモリセ
ルＭ１１が選択されている期間に、メモリセルＭ１１と
同一列に属する他のメモリセルを選択することが可能と
なっている。
ルＭ１１が選択されている期間に、メモリセルＭ１１と
同一列に属する他のメモリセルを選択することが可能と
なっている。
【００２６】例えば、第２行目の第２のワード線ＷＬ２
１が選択されることで、メモリセルＭ２１内のフリップ
・フロップ１０が、ビット線対ＢＭ，／ＢＭに接続され
る。こうして、ビット線対ＢＭ，／ＢＭを介して、メモ
リセルＭ２１からデータを読み出してＭＰＵに出力する
ことができる。
１が選択されることで、メモリセルＭ２１内のフリップ
・フロップ１０が、ビット線対ＢＭ，／ＢＭに接続され
る。こうして、ビット線対ＢＭ，／ＢＭを介して、メモ
リセルＭ２１からデータを読み出してＭＰＵに出力する
ことができる。
【００２７】ここで、ビット線対ＢＭ，／ＢＭをデータ
読み出し専用に用い、ビット線対ＢＳ，／ＢＳをデータ
書き込み専用に用いることができ、あるいはその逆に設
定しても良い。ただし、この例に限らず、ビット線対Ｂ
Ｍ，／ＢＭと、ビット線対ＢＳ，／ＢＳとが共に、デー
タ書き込み及びデータ読み出しの双方に用いられるもの
であっても良い。
読み出し専用に用い、ビット線対ＢＳ，／ＢＳをデータ
書き込み専用に用いることができ、あるいはその逆に設
定しても良い。ただし、この例に限らず、ビット線対Ｂ
Ｍ，／ＢＭと、ビット線対ＢＳ，／ＢＳとが共に、デー
タ書き込み及びデータ読み出しの双方に用いられるもの
であっても良い。
【００２８】このトリプルポートＲＡＭでは、各列のメ
モリセルを列方向に沿って順次選択する複数の表示用ワ
ード線ＬＣＤＷＬ１〜ＬＣＤＷＬｎがさらに設けられて
いる。また、列方向に沿って延びて一列のメモリセルＭ
１１〜Ｍ１ｎに共用され、表示用ワード線ＬＣＤＷＬ１
〜ＬＣＤＷＬｎにより順次選択される一つのメモリセル
に接続される表示用読み出し線ＯＬＣＤが設けられてい
る。
モリセルを列方向に沿って順次選択する複数の表示用ワ
ード線ＬＣＤＷＬ１〜ＬＣＤＷＬｎがさらに設けられて
いる。また、列方向に沿って延びて一列のメモリセルＭ
１１〜Ｍ１ｎに共用され、表示用ワード線ＬＣＤＷＬ１
〜ＬＣＤＷＬｎにより順次選択される一つのメモリセル
に接続される表示用読み出し線ＯＬＣＤが設けられてい
る。
【００２９】ここで、表示用読み出し線ＯＬＣＤよりデ
ータが読み出される前に、この表示用読み出し線ＯＬＣ
Ｄは所定電位にプリチャージされ、本実施の形態ではＬ
ＯＷにプリチャージされるものとする。
ータが読み出される前に、この表示用読み出し線ＯＬＣ
Ｄは所定電位にプリチャージされ、本実施の形態ではＬ
ＯＷにプリチャージされるものとする。
【００３０】ＬＯＷにプリチャージされた表示用読み出
し線ＯＬＣＤに対して、フリップ・フロップ１０での保
持電位に応じてＨＩＧＨのデータを供給するために、例
えばＰ型ＭＯＳトランジスタにて形成されたトランジス
タ２８，２９が設けられている。このトランジスタ２
８，２９は、電源電位ＶＤＤの供給線と表示用読み出し
線ＯＬＣＤとの間に直列接続されている。
し線ＯＬＣＤに対して、フリップ・フロップ１０での保
持電位に応じてＨＩＧＨのデータを供給するために、例
えばＰ型ＭＯＳトランジスタにて形成されたトランジス
タ２８，２９が設けられている。このトランジスタ２
８，２９は、電源電位ＶＤＤの供給線と表示用読み出し
線ＯＬＣＤとの間に直列接続されている。
【００３１】トランジスタ２８のゲートはインバータ１
２の出力線が接続され、トランジスタ２９のゲートに表
示用ワード線ＬＣＤＷＬ１が接続されている。
２の出力線が接続され、トランジスタ２９のゲートに表
示用ワード線ＬＣＤＷＬ１が接続されている。
【００３２】従って、表示用ワード線ＬＣＤＷＬ１の電
位がＬＯＷとなってメモリセルＭ１１が表示のために選
択されると、トランジスタ２９がオンされる。このと
き、インバータ１２の出力がＬＯＷであれば、トランジ
スタ２８もオンするので、ＬＯＷにプリチャージされて
いた表示用読み出し線ＯＬＣＤがＶＤＤ電位までチャー
ジされてＨＩＧＨが読み出される。逆に、インバータ１
２の出力がＨＩＧＨであれば、トランジスタ２８はオフ
するので、ＬＯＷにプリチャージされていた表示用読み
出し線ＯＬＣＤの電位は変化せずにＬＯＷが読み出され
る。
位がＬＯＷとなってメモリセルＭ１１が表示のために選
択されると、トランジスタ２９がオンされる。このと
き、インバータ１２の出力がＬＯＷであれば、トランジ
スタ２８もオンするので、ＬＯＷにプリチャージされて
いた表示用読み出し線ＯＬＣＤがＶＤＤ電位までチャー
ジされてＨＩＧＨが読み出される。逆に、インバータ１
２の出力がＨＩＧＨであれば、トランジスタ２８はオフ
するので、ＬＯＷにプリチャージされていた表示用読み
出し線ＯＬＣＤの電位は変化せずにＬＯＷが読み出され
る。
【００３３】このような表示のための読み出し動作を、
列方向に沿ってメモリセルを順次選択して実施すること
で、例えば液晶表示パネルを駆動するためのデータ読み
出しを行うことができる。
列方向に沿ってメモリセルを順次選択して実施すること
で、例えば液晶表示パネルを駆動するためのデータ読み
出しを行うことができる。
【００３４】（断面構造）図３は、図１のＡ−Ａ線の部
分断面図であり、ビット線対ＢＭ，／ＢＭ、ビット線対
ＢＳ，／ＢＳ及び表示用読み出し線ＯＬＣＤの形成位置
を示している。
分断面図であり、ビット線対ＢＭ，／ＢＭ、ビット線対
ＢＳ，／ＢＳ及び表示用読み出し線ＯＬＣＤの形成位置
を示している。
【００３５】図３の構造では、２対のビット線ＢＭ，／
ＢＭ，ＢＳ，／ＢＳと表示用読み出し線ＯＬＣＤの全て
が同一層、例えば金属第二層３０に形成されている。
ＢＭ，ＢＳ，／ＢＳと表示用読み出し線ＯＬＣＤの全て
が同一層、例えば金属第二層３０に形成されている。
【００３６】さらに、平面視にて、２対のビット線対の
いずれか一対、例えばビット線対ＢＳ，／ＢＳの間に、
表示用読み出し線ＯＬＣＤが配置されている。
いずれか一対、例えばビット線対ＢＳ，／ＢＳの間に、
表示用読み出し線ＯＬＣＤが配置されている。
【００３７】（比較例の断面構造）図４及び図５はそれ
ぞれ、比較例の部分断面図である。図４では、ビット線
ＢＭ，ＢＳ間に表示用読み出し線ＯＬＣＤが配置されて
いる。図５では、ビット線／ＢＭ，／ＢＳ間に表示用読
み出し線ＯＬＣＤが配置されている。
ぞれ、比較例の部分断面図である。図４では、ビット線
ＢＭ，ＢＳ間に表示用読み出し線ＯＬＣＤが配置されて
いる。図５では、ビット線／ＢＭ，／ＢＳ間に表示用読
み出し線ＯＬＣＤが配置されている。
【００３８】（比較例の動作説明）図４または図５のよ
うに構成された３ポートＲＡＭにて、同一例例えば図１
の第１列の複数のメモリセルＭ１１，Ｍ１２，…Ｍ１ｎ
から順番に表示のためのデータ読み出しを行っている間
に、その同一列中の任意のメモリセルとＭＰＵとの間で
データの書き込みまたは読み出しを行う場合について考
察する。
うに構成された３ポートＲＡＭにて、同一例例えば図１
の第１列の複数のメモリセルＭ１１，Ｍ１２，…Ｍ１ｎ
から順番に表示のためのデータ読み出しを行っている間
に、その同一列中の任意のメモリセルとＭＰＵとの間で
データの書き込みまたは読み出しを行う場合について考
察する。
【００３９】図４の構造を有する場合には、表示のため
のデータ読み出しが実施されている間に、ビット線ＢＭ
またはＢＳの電位が変化すると不具合が生ずる。例え
ば、図６に示すように、ビット線ＢＭの電位はＨＩＧＨ
が維持されている間に、ビット線ＢＳの電位がＨＩＧＨ
からＬＯＷに変化したとする。
のデータ読み出しが実施されている間に、ビット線ＢＭ
またはＢＳの電位が変化すると不具合が生ずる。例え
ば、図６に示すように、ビット線ＢＭの電位はＨＩＧＨ
が維持されている間に、ビット線ＢＳの電位がＨＩＧＨ
からＬＯＷに変化したとする。
【００４０】図６では、ビット線ＢＳの電位がＨＩＧＨ
からＬＯＷに変化すると、表示用読み出し線ＯＬＣＤの
電位がＨＩＧＨから一旦降下し、その後に徐々にＨＩＧ
Ｈに復帰している。
からＬＯＷに変化すると、表示用読み出し線ＯＬＣＤの
電位がＨＩＧＨから一旦降下し、その後に徐々にＨＩＧ
Ｈに復帰している。
【００４１】このビット線ＢＭの読み出し電位の過渡的
な変化は、図４に示すように、例えば間隔０．２５μｍ
をあけて形成されたビット線ＢＳと表示用読み出し線Ｏ
ＬＣＤ同士が、カップリング容量Ｃ１にて容量結合して
いることに起因していると考えられる。
な変化は、図４に示すように、例えば間隔０．２５μｍ
をあけて形成されたビット線ＢＳと表示用読み出し線Ｏ
ＬＣＤ同士が、カップリング容量Ｃ１にて容量結合して
いることに起因していると考えられる。
【００４２】まず、図６の時刻ｔ０ではビット線ＢＳ、
表示用読み出し線ＯＬＣＤ間に形成されるカップリング
容量Ｃ１にチャージされた電荷が安定している。時刻ｔ
１では、ビット線ＢＳの電位がＨＩＧＨからＬＯＷに切
り換えられ、このとき表示用読み出し線ＯＬＣＤより正
の電荷がカップリング容量Ｃ１に流れ込む。これによ
り、図６の時刻ｔ１に示すように、表示用読み出し線Ｏ
ＬＣＤの電位が過渡的に降下する。カップリング容量Ｃ
１に電荷がチャージされる過程で、表示用読み出し線Ｏ
ＬＣＤからカップリング容量Ｃ１に流れ込む電荷量が減
るため、図６の時刻ｔ２に示すように表示用読み出し線
ＯＬＣＤの電位は徐々に回復する。
表示用読み出し線ＯＬＣＤ間に形成されるカップリング
容量Ｃ１にチャージされた電荷が安定している。時刻ｔ
１では、ビット線ＢＳの電位がＨＩＧＨからＬＯＷに切
り換えられ、このとき表示用読み出し線ＯＬＣＤより正
の電荷がカップリング容量Ｃ１に流れ込む。これによ
り、図６の時刻ｔ１に示すように、表示用読み出し線Ｏ
ＬＣＤの電位が過渡的に降下する。カップリング容量Ｃ
１に電荷がチャージされる過程で、表示用読み出し線Ｏ
ＬＣＤからカップリング容量Ｃ１に流れ込む電荷量が減
るため、図６の時刻ｔ２に示すように表示用読み出し線
ＯＬＣＤの電位は徐々に回復する。
【００４３】ここで、表示画素数の増大により読み出し
周波数が高くなると、表示用読み出し線ＯＬＣＤのラッ
チタイミングが短くなる。このとき、データラッチ時期
が、図６の時刻ｔ１を含むタイミングに設定されると、
本来ＨＩＧＨであったデータを、ＬＯＷであると誤認識
してしまう。
周波数が高くなると、表示用読み出し線ＯＬＣＤのラッ
チタイミングが短くなる。このとき、データラッチ時期
が、図６の時刻ｔ１を含むタイミングに設定されると、
本来ＨＩＧＨであったデータを、ＬＯＷであると誤認識
してしまう。
【００４４】この現象は、図４に示すビット線ＢＭと表
示用読み出し線ＯＬＣＤとの間でも同様に生じ、図４に
示すカップリング容量Ｃ２の存在に起因して、表示デー
タを誤認識してしまうおそれがある。
示用読み出し線ＯＬＣＤとの間でも同様に生じ、図４に
示すカップリング容量Ｃ２の存在に起因して、表示デー
タを誤認識してしまうおそれがある。
【００４５】図５の構造例でも同様であり、ビット線／
ＢＳと表示用読み出し線ＯＬＣＤとの間のカップリング
容量Ｃ１、あるいはビット線／ＢＭと表示用読み出し線
ＯＬＣＤとの間のカップリング容量Ｃ２の存在に起因し
て、図４の構造例の場合と同様の不具合が生ずる。
ＢＳと表示用読み出し線ＯＬＣＤとの間のカップリング
容量Ｃ１、あるいはビット線／ＢＭと表示用読み出し線
ＯＬＣＤとの間のカップリング容量Ｃ２の存在に起因し
て、図４の構造例の場合と同様の不具合が生ずる。
【００４６】さらには、表示用読み出し線ＯＬＣＤの間
近に、電位が変動するいずれか一つのビット線が存在す
ると、電位変動するビット線からの干渉により、表示用
読み出し線の電位が損なわれるおそれもある。
近に、電位が変動するいずれか一つのビット線が存在す
ると、電位変動するビット線からの干渉により、表示用
読み出し線の電位が損なわれるおそれもある。
【００４７】（本実施形態の動作説明）図４及び図５に
示す比較例の断面構造を、図３に示す断面構造に改良す
ると、メモリセルの占有面積が拡大することなく、上述
した容量カップリングまたは干渉に伴うデータ電位の劣
化を防止できることが確認できた。
示す比較例の断面構造を、図３に示す断面構造に改良す
ると、メモリセルの占有面積が拡大することなく、上述
した容量カップリングまたは干渉に伴うデータ電位の劣
化を防止できることが確認できた。
【００４８】図３に示す構造によれば、ビット線対Ｂ
Ｓ，／ＢＳ間に表示用読み出し線ＯＬＣＤが配置されて
いる。ビット線対ＢＳ，／ＢＳを伝送される信号の電位
は相反する関係にある。つまり、ビット線対ＢＳ，／Ｂ
Ｓを伝送される信号は、同期して、その一方がＨＩＧＨ
→ＬＯＷとなれば、その他方がＬＯＷ→ＨＩＧＨに変化
する（図７参照）。
Ｓ，／ＢＳ間に表示用読み出し線ＯＬＣＤが配置されて
いる。ビット線対ＢＳ，／ＢＳを伝送される信号の電位
は相反する関係にある。つまり、ビット線対ＢＳ，／Ｂ
Ｓを伝送される信号は、同期して、その一方がＨＩＧＨ
→ＬＯＷとなれば、その他方がＬＯＷ→ＨＩＧＨに変化
する（図７参照）。
【００４９】ところで、図８に示すように、表示用読み
出し線ＯＬＣＤは、ビット線ＢＳとの間にカップリング
容量Ｃ１を有し、ビット線／ＢＳとの間にカップリング
容量Ｃ２を有する。
出し線ＯＬＣＤは、ビット線ＢＳとの間にカップリング
容量Ｃ１を有し、ビット線／ＢＳとの間にカップリング
容量Ｃ２を有する。
【００５０】ここで、図７に示すように、ビット線Ｂ
Ｓ，／ＢＳの電位は、同期して、相反する電位間で変化
する。このとき、図８に示すように、カップリング容量
Ｃ１には表示用読み出し線ＯＬＣＤから正の電荷が流れ
込み、これと同時にカップリング容量Ｃ２から表示用読
み出し線／ＢＳから正の電荷が流れ込む。よって、表示
用読み出し線ＯＬＣＤに充放電される電荷は相殺される
ので、表示用読み出し線ＯＬＣＤの電位は変動しない。
Ｓ，／ＢＳの電位は、同期して、相反する電位間で変化
する。このとき、図８に示すように、カップリング容量
Ｃ１には表示用読み出し線ＯＬＣＤから正の電荷が流れ
込み、これと同時にカップリング容量Ｃ２から表示用読
み出し線／ＢＳから正の電荷が流れ込む。よって、表示
用読み出し線ＯＬＣＤに充放電される電荷は相殺される
ので、表示用読み出し線ＯＬＣＤの電位は変動しない。
【００５１】さらに、表示用読み出し線ＯＬＣＤの両側
の各ビット線ＢＳ，／ＢＳの電位が相反する関係にある
ので、ビット線対ＢＳ，／ＢＳからの干渉が相殺され、
表示用読み出し線ＯＬＣＤを伝送される信号電位に悪影
響を及ぼさなくなる。
の各ビット線ＢＳ，／ＢＳの電位が相反する関係にある
ので、ビット線対ＢＳ，／ＢＳからの干渉が相殺され、
表示用読み出し線ＯＬＣＤを伝送される信号電位に悪影
響を及ぼさなくなる。
【００５２】ここで、上述したカップリング容量Ｃ１，
Ｃ２の容量値は、２対のビット線ＢＭ，ＢＭ，ＢＳ，／
ＢＳの長さが長くなるほど増大し、その長さはＲＡＭの
記憶容量の増大に伴って長くなる。またこれらの容量値
は、配線間隔が狭くなるほど増大し、その間隔は半導体
プロセスの微細化に伴って狭くなる。
Ｃ２の容量値は、２対のビット線ＢＭ，ＢＭ，ＢＳ，／
ＢＳの長さが長くなるほど増大し、その長さはＲＡＭの
記憶容量の増大に伴って長くなる。またこれらの容量値
は、配線間隔が狭くなるほど増大し、その間隔は半導体
プロセスの微細化に伴って狭くなる。
【００５３】本発明者によれば、半導体プロセスでのラ
イン＆スペースの最小幅が０．２５μｍ以下であり、図
１に示す列方向のメモリセルの個数が２８０個を超える
と、上述した表示データの劣化が確認されることが分か
った。
イン＆スペースの最小幅が０．２５μｍ以下であり、図
１に示す列方向のメモリセルの個数が２８０個を超える
と、上述した表示データの劣化が確認されることが分か
った。
【００５４】（他の構造の説明）図９は、ビット線対Ｂ
Ｓ，／ＢＳ及び表示用読み出し線ＯＬＣＤを金属第二層
３０に形成し、ビット線対ＢＭ，／ＢＭは、層間絶縁膜
３２が介して金属第三層３４に形成している。
Ｓ，／ＢＳ及び表示用読み出し線ＯＬＣＤを金属第二層
３０に形成し、ビット線対ＢＭ，／ＢＭは、層間絶縁膜
３２が介して金属第三層３４に形成している。
【００５５】このため、図９に示すビット線対ＢＳ，／
ＢＳの間隔は、図３に示す構造例と比較して広がってい
る。こうして、ビット線ＢＳと表示用読み出し線ＯＬＣ
Ｄとの間の距離と、ビット線／ＢＳと表示用読み出し線
ＯＬＣＤとの間の距離をそれぞれ広げることで、図８に
示すカップリング容量Ｃ１，Ｃ２はほとんど無視できる
ようになる。
ＢＳの間隔は、図３に示す構造例と比較して広がってい
る。こうして、ビット線ＢＳと表示用読み出し線ＯＬＣ
Ｄとの間の距離と、ビット線／ＢＳと表示用読み出し線
ＯＬＣＤとの間の距離をそれぞれ広げることで、図８に
示すカップリング容量Ｃ１，Ｃ２はほとんど無視できる
ようになる。
【００５６】図９の構造例では、平面視にて、表示用読
み出し線ＯＬＣＤの形成層とは異なる層に形成されたビ
ット線対ＢＭ，／ＢＭの間に、表示用読み出し線ＯＬＣ
Ｄが存在する。従って、層間絶縁膜３２の厚さなどにも
依存するが、表示用読み出し線ＯＬＣＤはビット線対Ｂ
Ｓ，／ＢＳよりもむしろ、ビット線対ＢＭ，／ＢＭに接
近して配置される。
み出し線ＯＬＣＤの形成層とは異なる層に形成されたビ
ット線対ＢＭ，／ＢＭの間に、表示用読み出し線ＯＬＣ
Ｄが存在する。従って、層間絶縁膜３２の厚さなどにも
依存するが、表示用読み出し線ＯＬＣＤはビット線対Ｂ
Ｓ，／ＢＳよりもむしろ、ビット線対ＢＭ，／ＢＭに接
近して配置される。
【００５７】しかし、この表示用読み出し線ＯＬＣＤと
ビット線対ＢＭ，／ＢＭとの間にカップリング容量Ｃ
１，Ｃ２が形成されたとしても、上述した通り表示用読
み出し線ＯＬＣＤの電位変化は防止できる。
ビット線対ＢＭ，／ＢＭとの間にカップリング容量Ｃ
１，Ｃ２が形成されたとしても、上述した通り表示用読
み出し線ＯＬＣＤの電位変化は防止できる。
【００５８】さらには、表示用読み出し線ＯＬＣＤとビ
ット線対ＢＭ，／ＢＭとは、層間絶縁膜３２が介在され
ることで隔離されている。しかも、各線ＯＬＣＤ，Ｂ
Ｍ，／ＢＭは層間絶縁膜３２を挟んでそれぞれ非対向の
位置に形成されている。このため、表示用読み出し線Ｏ
ＬＣＤとビット線対ＢＭ，／ＢＭとの間に容量カップリ
ング自体が形成されることも防止できる。
ット線対ＢＭ，／ＢＭとは、層間絶縁膜３２が介在され
ることで隔離されている。しかも、各線ＯＬＣＤ，Ｂ
Ｍ，／ＢＭは層間絶縁膜３２を挟んでそれぞれ非対向の
位置に形成されている。このため、表示用読み出し線Ｏ
ＬＣＤとビット線対ＢＭ，／ＢＭとの間に容量カップリ
ング自体が形成されることも防止できる。
【００５９】なお、図９とは異なり、ビット線対ＢＭ，
／ＢＭを表示用読み出し線ＯＬＣＤと同層に形成し、ビ
ット線対ＢＳ，／ＢＳを表示用読み出し線ＯＬＣＤとは
異層に形成しても良い。また、図９とは異なり、表示用
読み出し線ＯＬＣＤ及びビット線対ＢＳ，／ＢＳを上層
に、ビット線対ＢＭ，／ＢＭを下層に配置しても良い。
／ＢＭを表示用読み出し線ＯＬＣＤと同層に形成し、ビ
ット線対ＢＳ，／ＢＳを表示用読み出し線ＯＬＣＤとは
異層に形成しても良い。また、図９とは異なり、表示用
読み出し線ＯＬＣＤ及びビット線対ＢＳ，／ＢＳを上層
に、ビット線対ＢＭ，／ＢＭを下層に配置しても良い。
【００６０】本発明は上述した実施の形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。本発明は、２対のビット線と表示用読み
出し線とを含むトリプルポートＲＡＭを内蔵した表示用
ドライバＩＣに適用され、表示駆動対象は必ずしも液晶
表示パネルに限らない。
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。本発明は、２対のビット線と表示用読み
出し線とを含むトリプルポートＲＡＭを内蔵した表示用
ドライバＩＣに適用され、表示駆動対象は必ずしも液晶
表示パネルに限らない。
【図１】本発明が適用される表示用ドライバＩＣのメモ
リ領域の概略平面図である。
リ領域の概略平面図である。
【図２】図１に示すメモリセル群の一つを拡大して示す
概略説明図である。
概略説明図である。
【図３】図１のＡ−Ａ線の部分断面図である。
【図４】図３と比較される比較例の部分断面図である。
【図５】図３と比較される他の比較例の部分断面図であ
る。
る。
【図６】図４または図５の構造を有する比較例の不良動
作を説明する波形図である。
作を説明する波形図である。
【図７】図３の構造を有する本実施形態の動作を説明す
る波形図である。
る波形図である。
【図８】図３の構造を有する本実施形態の動作を説明す
る回路図である。
る回路図である。
【図９】図３とは異なる他の断面構造を示す部分断面図
である。
である。
１０ フリップ・フロップ １２，１４ インバータ ２０，２２，２４，２６，２８，２９ トランジスタ ３０ 金属第二層 ３２ 層間絶縁膜 ３４ 金属第三層 ＯＬＣＤ 表示用読み出し線 ＢＭ，／ＢＭ ビット線対 ＢＳ，／ＢＳ ビット線対 ＷＬ１１，ＷＬ２１，…ＷＬｎ１ 第１のワード線 ＷＬ１２，ＷＬ２２，…ＷＬｎ２ 第２のワード線 ＬＣＤＷＬ１，…ＬＣＤＷＬｎ 表示用ワード線 Ｍ１１，Ｍ１２，…Ｍｎｍ メモリセル Ｃ１，Ｃ２ …カップリング容量
Claims (6)
- 【請求項１】 列方向に沿って配列された複数のメモリ
セルと、 行方向に沿って延び、前記複数のメモリセルの中から任
意の２つを非同期で選択可能な複数のワード線と、 前記列方向に沿って延びて前記複数のメモリセルに共用
され、選択された２つのメモリセルにそれぞれ接続され
る２対のビット線と、 前記複数のメモリセルを列方向に沿って順次選択する複
数の表示用ワード線と、 前記列方向に沿って延びて前記複数のメモリセルに共用
され、前記複数の表示用ワード線により順次選択される
一つのメモリセルに接続される表示用読み出し線と、 を有し、 平面視にて、前記２対のビット線のいずれか一対の間に
前記表示用読み出し線を配置したことを特徴とする表示
用ドライバＩＣ。 - 【請求項２】 請求項１において、 平面視にて前記表示用読み出し線の両側に配置される前
記一対のビット線は、前記表示用読み出し線と同じ層に
形成されていることを特徴とする表示用ドライバＩＣ。 - 【請求項３】 請求項１において、 平面視にて前記表示用読み出し線の両側に配置される前
記一対のビット線は、層間絶縁膜を挟んで、前記表示用
読み出し線とは異なる層に形成されていることを特徴と
する表示用ドライバＩＣ。 - 【請求項４】 請求項１乃至３のいずれかにおいて、 ０．２５μｍ以下の微細プロセスにて製造されたことを
特徴とする表示用ドライバＩＣ。 - 【請求項５】 請求項１乃至４のいずれかにおいて、 前記列方向に配列された前記複数のメモリセルの数が２
８０個以上であることを特徴とする表示用ドライバＩ
Ｃ。 - 【請求項６】 請求項１乃至５のいずれかにおいて、 ライン＆スペースの最小幅が、０．４μｍ以下である表
示用ドライバＩＣ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001245392A JP2002197866A (ja) | 2000-09-05 | 2001-08-13 | 表示用ドライバｉｃ |
| US09/944,206 US6636207B2 (en) | 2000-09-05 | 2001-09-04 | Display driver IC |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000268277 | 2000-09-05 | ||
| JP2000-268277 | 2000-09-05 | ||
| JP2001245392A JP2002197866A (ja) | 2000-09-05 | 2001-08-13 | 表示用ドライバｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002197866A true JP2002197866A (ja) | 2002-07-12 |
Family
ID=26599253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001245392A Pending JP2002197866A (ja) | 2000-09-05 | 2001-08-13 | 表示用ドライバｉｃ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6636207B2 (ja) |
| JP (1) | JP2002197866A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7940542B2 (en) | 2007-08-31 | 2011-05-10 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
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| JP3633455B2 (ja) * | 2000-07-28 | 2005-03-30 | セイコーエプソン株式会社 | 記憶装置を内蔵した駆動装置およびそれを用いた電気光学装置並びに電子機器 |
| US6774892B2 (en) * | 2000-09-13 | 2004-08-10 | Seiko Epson Corporation | Display driver IC |
| KR100574368B1 (ko) * | 2004-09-30 | 2006-04-27 | 엘지전자 주식회사 | 데이터 집적회로 및 이를 이용한 플라즈마 디스플레이패널의 구동장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1044292C (zh) * | 1993-05-13 | 1999-07-21 | 卡西欧计算机公司 | 显示器驱动设备 |
| TW247359B (en) * | 1993-08-30 | 1995-05-11 | Hitachi Seisakusyo Kk | Liquid crystal display and liquid crystal driver |
| WO1995013601A1 (en) * | 1993-11-09 | 1995-05-18 | Honeywell Inc. | Partitioned display apparatus |
| JP3304635B2 (ja) * | 1994-09-26 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3583482B2 (ja) * | 1994-10-04 | 2004-11-04 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5776789A (en) * | 1995-06-05 | 1998-07-07 | Fujitsu Limited | Method for fabricating a semiconductor memory device |
| US5717638A (en) * | 1996-11-18 | 1998-02-10 | Samsung Electronics Co., Ltd. | Multi-port memory cells and memory with parallel data initialization |
| KR100289386B1 (ko) * | 1997-12-27 | 2001-06-01 | 김영환 | 멀티 포트 에스램 |
| JP3871813B2 (ja) * | 1998-08-10 | 2007-01-24 | 株式会社ルネサステクノロジ | マルチポートメモリ、データプロセッサ及びデータ処理システム |
-
2001
- 2001-08-13 JP JP2001245392A patent/JP2002197866A/ja active Pending
- 2001-09-04 US US09/944,206 patent/US6636207B2/en not_active Expired - Fee Related
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| US8189358B2 (en) | 2007-08-31 | 2012-05-29 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| US8467214B2 (en) | 2007-08-31 | 2013-06-18 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
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| US9378773B2 (en) | 2007-08-31 | 2016-06-28 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| US9672872B2 (en) | 2007-08-31 | 2017-06-06 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| US9830975B2 (en) | 2007-08-31 | 2017-11-28 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| US10224095B2 (en) | 2007-08-31 | 2019-03-05 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
| US10566047B2 (en) | 2007-08-31 | 2020-02-18 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6636207B2 (en) | 2003-10-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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