KR0170001B1 - 레지스터 회로 - Google Patents

Abstract

마이크로컴퓨터 등과 같은 LSI회로 내의 레지스터 회로의 출력 단자는 셋트 및 리셋트 신호 및 중지 모드에서 발생된 클럭-중지 신호에 따라 셋트 상태로 설정되고, 리셋트 상태로 설정된다. 셋트 상태에서는 레지스터 회로의 선정된 노드 사이와 리셋트 상태에서는 선정된 노드와 전원 사이에 흐를 중지 전류가 측정된다.

Description

레지스터 회로

제1도는 종래의 레지스터 회로를 도시한 회로도.

제2도는 종래의 레지스터 회로에서 중지 전류를 어떻게 측정하는지를 설명하는 회로도.

제3a도는 본 발명에 따른 양호한 실시예의 레지스터 회로를 도시한 회로도.

제3b도는 양호한 실시예의 레지스터 회로의 동작을 설명하는 타이밍 차트.

제4a도 및 제5a도는 양호란 실시예의 레지스터 회로에서 중지 전류를 어떻게 측정하는지를 설명하는 회로도.

제4b도 및 제5b도는 양호한 실시예의 레지스터 회로에서 중지 전류를 어떻게 측정하는지를 설명하는 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

1, 7 : N채널형 트랜지스터 2, 8 : P채널형 트랜지스터

3, 4, 5, 6 : 인버터 11 : 제2게이트 회로

12 : 제1게이트 회로 13 : 리셋트 신호

14 : 중지 신호 15 : 셋트 신호

본 발명은 레지스터 회로에 관한 것으로, 특히 내부 클럭을 일정한 레벨로 유지시킴으로써 설정된 저 전력 소비 모드를 갖는 레지스터 회로에 관한 것이다.

종래의 레지스터 회로는 입력 단자에 접속된 N 및 P채널형 트랜지스터의 병렬 회로, 병렬 회로의 출력 신호를 그 입력에 다시 공급하기 위한 2개의 인버터의 궤환루프 회로 및 출력 단자에 공급될 루프 회로의 출력 신호를 반전시키기 위해 출력 단자에 접속된 출력 인버터를 포함한다.

동작시, 고 레벨의 클럭 신호 및 저 레벨의 반전된 클럭 신호가 병렬 회로의 N 및 P채널 트랜지스터에 각각 인가될 때, 병렬 회로는 턴 온되어, 입력 단자에 인가된 입력 신호는 병렬 회로를 통하여 궤환 루프 회로에 전송된다. 여기서, 궤환 루프 회로의 2개의 인버터의 궤환 인버터가 충분히 큰 온(ON)저항을 갖는다고 가정하면, 입력 신호는 궤환 루프 회로의 잔여 인버터와 출력 인버터를 통하여 출력 단자에 전송된다.

다음에, 클럭 신호가 저 레벨로 되고, 반전된 클럭 신호가 고 레벨로 될 때, 병렬 회로는 턴 오프되어, 병렬 회로가 턴 오프되기 바로 전 시간에 병렬 회로에 공급된 입력 신호는 궤환 루프 회로의 기능에 의해 출력 단자에서 얻어진 출력 신호로 된다. 이 순간에, 중지 모드가 수행되라고 지시될 때, 즉, 저 레벨의 클력 신호 및 고 레벨의 반전된 클럭 신호가 선정된 시간동안 유지될 때, 입력 신호와 동일한 출력 신호가 단자에 제공된다.

이러한 레지스터 회로는 마이크로 프로세서, 마이크로 컴퓨터등의 LSI회로에 응용되며, 여기서 중지 모드하에 동작하는 레지스터 회로를 통하여 흐르는 전원 공급 전류로 정해지는 중지 전류는 데이타 시트에 규정된 선정된 값 미만으로 될 필요가 있다.

데이타 시트의 요건에 맞도록 레지스터 회로를 결정하는 목적을 위해 중지 전류는 각 레지스터 회로에서 측정된다. 이와 관련하여, 중지 모드가 레지스터 회로에 지시되면, 레지스터 회로에 공급된 입력 신호가 고 레벨일 때, 궤환 루프 회로의 입력과 접지 사이에 흐르는 중지 전류가 검출될 수 있는데, 왜냐하면 궤환 루프 회로의 입력이 고 전위로 있기 때문이다. 궤환 루프 전류의 입력에서 고 전위에 의해 발생된 중지 전류를 측정한 결과로서, 레지스터 회로는 양호 또는 불량으로 결정될 수 있기 때문이다.

그러나, 종래의 레지스터 회로는 중지 전류가 검출될 수 없는 경우가 있어서 불량의 레지스터 회로가 레지스터 회로로부터 분류되기 어렵다는 단점을 갖고 있다. 즉, 중지 모드가 레지스터 회로에 지시되면, 입력 신호가 저 레벨일 때, 중지 전류가 흐를 수 없는데, 왜냐하면, 전위가 궤환 루프 회로의 입력에서는 낮기 때문이다. 이것은 검사 패턴의 설계를 복잡하게 하고 그 설계 단계수를 많게 만든다.

따라서, 본 발명의 목적은 소정의 상태에서 중지 전류가 검출될 수 있는 레지스터 회로를 제공하는 것이다.

본 발명의 다른 목적은 LSI회로의 신뢰성과 품질을 향상시키는데 기여하는 레지스터 회로를 제공하는 것이다.

본 발명에 따르면, 레지스터 회로는 제1게이트 신호를 발생시키기 위해 클럭-중지 신호 및 레지스터 셋트 회로가 인가될 제1게이트 회로, 제2게이트 신호를 발생시키기 위해 클럭-중지 신호 및 레지스터-리셋트 신호가 인가될 제2게이트 회로 및 제1게이트 신호를 수신함에 의해 레지스터 회로의 출력을 셋트 상태로 설정하고, 제2게이트 신호를 수신함에 의해 레지스터 회로의 출력을 리셋트 상태로 설정하기 위한 회로를 포함한다.

본 발명은 첨부 도면과 관련하여 보다 상세히 설명될 것이다.

본 발명에 따른 레지스터 회로를 설명하기 전에, 상술한 종래의 레지스터 회로가 제1도에 설명될 것이다. 종래의 레지스터 회로는 N 및 P채널형 트랜지스터(1 및 2)의 병렬 회로, 인버터(4 및 5)의 궤환 루프 회로 및 출력 인버터(6)을 포함한다. 병렬 회로에서, N채널형 트랜지스터(1)에는 게이트에서 클럭 신호 Ø1이 공급되고, P채널형 트랜지스터(2)에는 인버터(3)에 접속된 게이트에서 반전된 클럭 신호가 공급되고, 입력 단자는 N 및 P채널형 트랜지스터(1 및 2)의 소스-드레인 경로의 제1공통 노드에 접속되고, 궤환 루프 회로는 이의 제2공통 노드에 접속한다. 궤환 루프 회로에서, 인버터(4)는 입력에서 N 및 P채널형 트랜지스터(1 및 2)의 소스-드레인 경로의 제2공통 노드에 접속되고, 출력에서 레지스터 회로의 출력 단자용의 출력을 갖는 출력 인버터(6)에 접속되고, 궤환 인버터(5)는 입력에서 인버터(4)의 출력에 접속되고 출력에서 인버터(4)의 입력에 접속된다.

동작시, 병렬 회로를 제공하는 N 및 P채널형 트랜지스터(1 및 2)에 인가될 클럭 신호 Ø1과 LSI회로를 동작시키기 위한 반전된 클럭 신호가 각각 고 레벨과 저 레벨로 될 때, 병렬 회로는 턴 온되어, 입력 신호 I는 병렬 회로를 통하여 궤환 루프 회로의 입력 단자로 전송된다. 앞서 설명한 바와 같이, 인버터(5)의 온 저항은 충분히 크게 되어, 입력 신호 I는 인버터(4 및 6)을 통하여 출력 신호 Q로서 출력 단자에 전송된다. 다음에, 클럭 신호 Ø1 및 잔전된 클럭 신호가 각각 저레벨 및 고 레벨로 될 때, 병렬 회로는 턴 오프되어, 병렬 회로가 턴 오프되기 바로 전에 궤환 루프 회로로 공급된 입력 신호는 출력 단자에서 출력 신호 Q로서 얻어진다.

중지 모드가 클럭 신호 Ø1 및 반전된 클럭 신호가 각각 저 레벨 및 고 레벨인 상태에서 레지스터 회로에 지시될 때, 병렬 회로가 턴 오프되기 바로 전에 궤환 루프 회로로 공급된 입력 신호 I와 동일한 출력 신호 Q가 출력 단자에서 제공된다.

종래의 레지스터 회로에서 중지 전류를 측정하는 한 예가 제2도에 도시되어 있다. 여기서, 입력 신호가 고레벨이라고 가정하면, 중지 전류가 궤환 루프 회로의 입력으로부터 접지 저항을 통하여 접지에 흐른다. 중지 전류가 특정한 값을 넘을 때, 레지스터 회로는 결손된 것으로 판명된다.

반대로, 입력 신호 I가 저 레벨이면, 중지 전류는 접지 저항(18)의 값에 관계없이 궤환 루프 회로의 입력으로부터 접지로 흐르지 않는다. 이것은 레지스터 회로의 중지 전류를 측정하는 가능성이 이에 인가된 입력 신호의 신호 상태에 의해 영향을 받게 되어, LIS회로의 검사 패턴은 복잡하게 되며 검사 패턴을 설계하는 단계 수가 많아진다.

다음에, 본 발며에 따른 양호한 실시예의 레지스터 회로가 제3도에 설명될 것이고, 제3도에서 동일 부품은 제1도 및 제2도에 사용된 것과 동일한 참조 번호로 표시된다.

레지스터 회로는 N 및 P채널형 트랜지스터(1 및 2)를 포함하는 병렬 회로와 인버터(4 및 5)를 포함하는 궤환 루프 회로의 공통 노드와 접지(9) 사이에, 그리고 그 공통 노드와 전원(10) 사이에 각각 접속된 N 채널형 트랜지스터(7) 및 P채널형 트랜지스터(8), 중지 신호(14) 및 고 레벨로 출력 신호 Q를 셋트시키는 셋트 신호(15)를 수신하고 제1게이트 신호를 P채널형 트랜지스터(8)의 게이트(17)에 공급하기 위한 제1게이트 회로(12) 및 중지 신호(14) 및 출력 신호 Q를 저 레벨로 셋트시키는 리셋트 신호(13)을 입력받고 제2게이트 신호를 N채널형 트랜지스터(1)의 게이트(16)에 공급하기 위한 제2게이트 회로(11)을 포함한다.

제3b도는 중지 신호가 저 레벨로 되어, P채널형 트랜지스터(8)에는 게이트(17)에서 고 레벨의 제1게이트 신호가 공급되고 N채널형 트랜지스터(7)에는 게이트(16)에서 저 레벨의 제2게이트 신호가 공급되는 정상 동작을 도시한 것이다. 그러므로, P 및 N채널형 트랜지스터(8 및 7)은 턴 오프된다.

이 상태에서, 클럭 신호 Ø1 및 반전된 클럭 신호는 병렬 회로를 제공하는 N 및 P채널형 트랜지스터에 계속 인가되어, 병렬 회로는 주기적으로 턴 온 및 턴 오프된다. 병렬회로가 턴 온될 때, 입력 신호 I는 병렬 회로를 통하여 궤환 루프 회로의 입력에 그리고 이로부터 제3b도에 도시한 바와 같이, 출력 신호 Q로서 출력 단자에 전송된다. 반대로, 병렬 회로가 턴 오프될 때, 병렬 회로가 턴 오프되기 바로 전에 궤환 루프 회로로 공급된 입력 신호 I는 제3b도에 또한 도시한 바와 같이, 출력 단자에서 출력 신호 Q로서 얻어진다.

다음에, 병렬 회로와 궤환 루프 회로 사이의 공통 노드가 제4a도에 도시한 바와 같이, 저항(18)을 통하여 접지와 단락된다고 가정하자.

제4b도에서, 클럭 신호 Ø1 및 반전된 클럭 신호(도시 안됨)가 저 레벨 및 고 레벨의 전환을 중단하여, 병렬 회로는 턴 오프된다. 동시에, 중지 신호 14가 고레벨로 되어 LSI회로가 중지 모드로 셋트되도록 지시한다. 그 전에, 제1게이트 회로(12)에 인가될 셋트 신호는 고 레벨로 되고, 제2게이트 회로(11)에 인가될 리셋트 신호(13)이 저 레벨로 유지되어, P채널형 트랜지스터(8)은 중지 신호(14)의 고 레벨시에 턴 온될 것이고, N채널형 트랜지스터(7)은 턴 오프로 유지될 것이다. 그러므로, 전원(10)으로부터 P채널형 트랜지스터(8) 및 저항(18)을 통하여 접지에 흐르는 중지 전류가 측정될 수 있다. 측정된 중지 전류가 특정한 값을 넘으면, 레지스터 회로는 결손된 것으로 판명된다.

다음에, 병렬 회로와 궤환 루프 회로 사이의 공통 노드가 제5a도에 도시한 바와 같이, 저항(18)을 통하여 전원(10)에 단락된다고 가정하자.

제5b에서 클럭 신호 Ø1 및 반전된 클럭 신호(도시 안됨)가 저 레벨 및 고 레벨의 전환을 중단하여, 병렬 회로가 턴 오프된다. 동시에, 중지 신호가 14가 고 레벨로 되어 LSI회로가 중지 모드로 셋트되도록 지시한다. 그 전에, 제2게이트 회로(11)에 인가될 리셋트 신호(13)이 고 레벨로 되고, 제1게이트 회로(12)에 인가될 셋트 신호(15)가 저 레벨로 유지되어, N채널형 트랜지스터(7)은 중지 신호(14)의 고 레벨시에 턴 온될 것이고, P채널형 트랜지스터(8)은 턴 오프로 유지될 것이다. 그러므로, 전원(10)으로부터 저항(18) 및 N채널형 트랜지스터(7)을 통하여 접지로 흐르는 중지 전류가 측정될 수 있다. 측정된 중지 전류가 특정한 값을 넘으면, 레지스터 회로는 결손된 것으로 판명된다.

양호한 실시예에서 셋트 신호(15) 및 리셋트 신호(13)은 LSI회로를 위한 명령어로 구성된 조합 내에 포함될 수 있다. 이러한 경우에, 셋트 및 리셋트 신호(15 및 13)은 하나의 명령에 의해 LSI 회로내에 포함된 모든 레지스터 회로에 인가되어, 중지 전류는 모든 레지스터 회로들 내에서 측정될 수 있다.

본 발명이 완전하고 분명한 개시를 위해 특정 실시예에 관련하여 기술되었지만, 첨부된 특허 청구의 범위는 그에 제한되지 않고 본 명세서에 기술된 기본적 기술을 알고 있는 본 기술 분야에 숙련된 자들에게 분명하게 될 수 있는 모든 수정 및 다른 구성을 실시할 수 있는 것으로 해석된다.

Claims (2)

1. 데이타가 입력되는 입력 단자, 상기 입력 단자와 제1절점 간에 설치되어 중지 신호가 활성화되는 것에 의해 비도통(非道通)되는 트랜스퍼 게이트(transfer gate), 상기 제1절점과 출력 단자 간에 설치된 제1인버터 및 제2인버터로 구성되는 래치(latch) 회로, 제1전원선과 상기 제1절점 간에 설치되어 상기 중지 신호가 활성화되고 셋트(set) 신호가 활성화된 때에 도통되는 제1스위칭 소자, 제2전원선과 상기 제1절점 간에 설치되어 상기 중지 신호가 활성화되고 상기 셋트 신호와는 상보적으로 활성화되는 리셋트 신호가 활성화된 때에 도통되는 제2스위칭 소자를 구비하는 것을 특징으로 하는 레지스터 회로.
2. 제1항에 있어서, 상기 제1스위칭 소자 및 제2스위칭 소자는 상기 제1절점과 상기 제1전원선 간에 접속되어 있으며, 상기 중지 신호가 활성화되고 상기 셋트 신호가 활성화되는 때에 도통되는 P채널형 트랜지스터 및 상기 제1절점과 제2전원선 간에 접속되어 있으며, 상기 중지 신호가 활성화되고 상기 리셋트 신호가 활성화되는 때에 도통되는 N채널형 트랜지스터를 더 포함하여, 상기 P채널형 트랜지스터가 도통되고, 상기 N채널형 트랜지스터가 비도통될 때, 상기 제1절점과 상기 제2전원선 간에 흐르는 누설 전류(leakage current)가 측정되고, 상기 P채널형 트랜지스터가 비도통되고, 상기 N채널형 트랜지스터가 도통될 때, 상기 제1전원선과 상기 제1절점 간에 흐르는 누설 전류가 측정되는 레지스터 회로.