JPS622715A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPS622715A JPS622715A JP60140524A JP14052485A JPS622715A JP S622715 A JPS622715 A JP S622715A JP 60140524 A JP60140524 A JP 60140524A JP 14052485 A JP14052485 A JP 14052485A JP S622715 A JPS622715 A JP S622715A
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- circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕 。
本発明は論理集積回路に係り、特にそのフリップフロッ
プ回路の構成を改良した論理集積回路に関する。
プ回路の構成を改良した論理集積回路に関する。
ＧａＡｓシマットキーツーキーゲート形トランジスタ（
ＭＥＳＦＥＴ）を用いた集積回路（ＩＣ）は、従来のＳ
ｔを用いたものに比べて高速動作が可能であると・とか
ら注目を集めている。 ＧａＡｓＩＣＩｃは、ノーマリ
オン形ＦＥＴ （Ｄ・Ｆ訂）と、ノーマリオン形班π（
Ｅ−了）を用いたものがあるが、後者は前者に比べて回
路構成が簡単であること、電流容量が小さいことから、
低消費電力のＩＣやＬＳＩに適している。
ＭＥＳＦＥＴ）を用いた集積回路（ＩＣ）は、従来のＳ
ｔを用いたものに比べて高速動作が可能であると・とか
ら注目を集めている。 ＧａＡｓＩＣＩｃは、ノーマリ
オン形ＦＥＴ （Ｄ・Ｆ訂）と、ノーマリオン形班π（
Ｅ−了）を用いたものがあるが、後者は前者に比べて回
路構成が簡単であること、電流容量が小さいことから、
低消費電力のＩＣやＬＳＩに適している。
このような低消費電力のＬＳＩの設計において問題なの
は、ファンアウト数が大きな、または、配線長が大きな
信号線が存在することである。
は、ファンアウト数が大きな、または、配線長が大きな
信号線が存在することである。
Ｅ−ＰＥＴで構成したものは、Ｄ−ＦＥＴＭ成に比べる
と１ＦＥＴの′ＦｉＬ流容量が小さく、配線などによる
容量負荷の駆動能力が小さい。すなわち、負荷による遅
延時間の増加率が大きいわけである。
と１ＦＥＴの′ＦｉＬ流容量が小さく、配線などによる
容量負荷の駆動能力が小さい。すなわち、負荷による遅
延時間の増加率が大きいわけである。
フリップフロップ回路についてこの点を考える。
だとえは分周器のようにフリップフロップの出力がすぐ
となりの７リツプフロツプに入力している場合は、ファ
ンアウト数が小さく配線長も短くて済むので、上述のよ
うな問題は起こりにくい。ところが、タイミングジェネ
レータのように、各種の出力パルスを多数の回路に分配
するフリップフリラグの場合は、ファンアウト数が多く
、また配線長も長くなり、配線による遅延が問題となる
。
となりの７リツプフロツプに入力している場合は、ファ
ンアウト数が小さく配線長も短くて済むので、上述のよ
うな問題は起こりにくい。ところが、タイミングジェネ
レータのように、各種の出力パルスを多数の回路に分配
するフリップフリラグの場合は、ファンアウト数が多く
、また配線長も長くなり、配線による遅延が問題となる
。
従来は、このような場合、出力段にドライブ能力の大き
なバッファ回路を接続して、負荷を駆動するという手段
がとられている。バッファ回路を設けるメリットについ
て、−例としてＤａｌａ７フリツグフロツグ回路ＣＤ−
ＦＦ）を考える。
なバッファ回路を接続して、負荷を駆動するという手段
がとられている。バッファ回路を設けるメリットについ
て、−例としてＤａｌａ７フリツグフロツグ回路ＣＤ−
ＦＦ）を考える。
第４図（ａ）に８コのＮＯＲ回路（Ｎ４１〜Ｎ４８）か
らなるマスタースレーブ形フリッグフロッグ回路を示す
、１ａＲＩｉｌ路は負荷にデプレッション形所、ドライ
バーにエンハンスメント型ＦＥＴを用りたＤＣＦＬ構成
のものとする。（第４図（ｂ））Ｎ４１〜Ｎ４８のＮＯ
Ｒ回路は全て同じもので、了のゲート幅が等しい。
らなるマスタースレーブ形フリッグフロッグ回路を示す
、１ａＲＩｉｌ路は負荷にデプレッション形所、ドライ
バーにエンハンスメント型ＦＥＴを用りたＤＣＦＬ構成
のものとする。（第４図（ｂ））Ｎ４１〜Ｎ４８のＮＯ
Ｒ回路は全て同じもので、了のゲート幅が等しい。
また、配線負荷容量ＣＩ、が出力Ｑ、ＱＶｃ存在する。
この回路を以下では標準タイプと呼ぶ。
これに対し、第５図に示した回路は出力Ｑ、ＱとＣＩ、
の間にバッファ回路を設けたものでらる。
の間にバッファ回路を設けたものでらる。
ＮＯＲ回路Ｎ５１〜Ｎ５８は第４図のＮ４１〜Ｎ４８と
同じでろる。バッファ回路はインバータ２段から構成さ
れ前段Ｎ５９．Ｎ６０はＮ５１〜Ｎ５８とＦ所のゲート
幅が同じでろり、後段Ｎ６１．Ｎ６２は、Ｎ５１〜Ｎ５
８を構成するだの２倍のゲート幅をもつ。この回路を以
下ではバッファタイプと呼ぶ。
同じでろる。バッファ回路はインバータ２段から構成さ
れ前段Ｎ５９．Ｎ６０はＮ５１〜Ｎ５８とＦ所のゲート
幅が同じでろり、後段Ｎ６１．Ｎ６２は、Ｎ５１〜Ｎ５
８を構成するだの２倍のゲート幅をもつ。この回路を以
下ではバッファタイプと呼ぶ。
以上の２つの回路についてスレーブ側での遅延時間の比
較を行う。ＮＯＲまたはインバータ回路一段あたりの遅
延時間Ｔは次式で定式化される（文献Ｎ、 ＴＯＹＯＤ
Ａ ｅｔａｌ −５００Ｇａｔｅｇ ＧａＡｓ Ｇａｔ
ｅ Ａｒｒａｙ’ＪＪＡＰ、Ｍｏｌ ２２（１９８３）
Ｓｕｐｐｌｅｍｅｎｔ ２２−１ ｐａｇｅ３４５）’
Ｔ ＝ Ｔ’Ｏ＋ （ｎ−１）６ＴＦ＋Ｃ，ｘＴＬ
・・−・＝・・−（１）Ｔｏ：無負荷におけるＮＯＲま
たはインバータ一段あたりの遅延時間 ごＬ：単位配線負荷容量あたりの遅延時間４Ｆ：ファン
アウト１コらたりの遅延時間ｎ：ファンアウト数 Ｃ：配線負荷容量 ここで了のゲート幅は電流容量を意味するとみなし、駆
動能力とゲート容量ニ比例する、とすると、たとえばＮ
ＯＲまたはインバータ回路を構成する了のゲート幅が１
倍になる場合、上式は次のように定義できる。
較を行う。ＮＯＲまたはインバータ回路一段あたりの遅
延時間Ｔは次式で定式化される（文献Ｎ、 ＴＯＹＯＤ
Ａ ｅｔａｌ −５００Ｇａｔｅｇ ＧａＡｓ Ｇａｔ
ｅ Ａｒｒａｙ’ＪＪＡＰ、Ｍｏｌ ２２（１９８３）
Ｓｕｐｐｌｅｍｅｎｔ ２２−１ ｐａｇｅ３４５）’
Ｔ ＝ Ｔ’Ｏ＋ （ｎ−１）６ＴＦ＋Ｃ，ｘＴＬ
・・−・＝・・−（１）Ｔｏ：無負荷におけるＮＯＲま
たはインバータ一段あたりの遅延時間 ごＬ：単位配線負荷容量あたりの遅延時間４Ｆ：ファン
アウト１コらたりの遅延時間ｎ：ファンアウト数 Ｃ：配線負荷容量 ここで了のゲート幅は電流容量を意味するとみなし、駆
動能力とゲート容量ニ比例する、とすると、たとえばＮ
ＯＲまたはインバータ回路を構成する了のゲート幅が１
倍になる場合、上式は次のように定義できる。
単位配線負荷容ｔろたりの遅延時間
″′・・・・・・・・・・・・（２）
→
ゲート幅ｍ倍の回路の前段からみたファント数→ｍ、ｎ
・・・・・・・・・・・・（３）以上の＋１） 、 ＋
２） 、 （３）式を用いてスレーブ側の遅延時間を求
める。
・・・・・・・・・・・・（３）以上の＋１） 、 ＋
２） 、 （３）式を用いてスレーブ側の遅延時間を求
める。
まず標準タイプの遅延時間を求める。遅延のパスを第４
図（ａ）のＤ−＋Ｅ−＋Ｆとする。各パスにおける遅延
は Ｄ −＋ Ｅ （ｃ＝ｏ 、 ｎ＝１ ） ： ＴＤ−
）Ｅ＝ＴＯ−・・（４）Ｅ −＋ Ｆ （ｃ＝ｃＬ、
ｎ＝１ ）： Ｔｇ−＋Ｆ＝Ｔｏ＋ＣＬ”４Ｌ・・・
・・・・・・・・・＋５＞ 従って、スレーブ側の遅延時間（ＴＳＴＡＮＤＡＲＤ
：ＴＳＴ）ＴｓＴ＝２Ｔｏ＋Ｃｔ、：ａＴＬ−−−・（
６）次にバッファタイプの遅延時間を求める。遅延のパ
スを第５図のＧ−）Ｈ→工→Ｊ−＋にとする。
図（ａ）のＤ−＋Ｅ−＋Ｆとする。各パスにおける遅延
は Ｄ −＋ Ｅ （ｃ＝ｏ 、 ｎ＝１ ） ： ＴＤ−
）Ｅ＝ＴＯ−・・（４）Ｅ −＋ Ｆ （ｃ＝ｃＬ、
ｎ＝１ ）： Ｔｇ−＋Ｆ＝Ｔｏ＋ＣＬ”４Ｌ・・・
・・・・・・・・・＋５＞ 従って、スレーブ側の遅延時間（ＴＳＴＡＮＤＡＲＤ
：ＴＳＴ）ＴｓＴ＝２Ｔｏ＋Ｃｔ、：ａＴＬ−−−・（
６）次にバッファタイプの遅延時間を求める。遅延のパ
スを第５図のＧ−）Ｈ→工→Ｊ−＋にとする。
各パスにおける遅延は
Ｇ −＋ Ｈ（Ｃ＝０ 、ｎ＝１ ）： ＴＧ−）Ｈ＝
ＴＯ−−（力Ｈ−＋Ｉ （Ｃ＝Ｏ、ｎ＝２ ） ： Ｔ
Ｉ（−＋Ｉ ＝Ｔｏ ＋ａ’Ｉ’ｐ −・・・・＋ｔｓ
）従ってスレーブＩ１）の遅延時間（ＴｎｕｒｐｇＲ：
ＴＢｕ）Ｔ’ｓ’ｒとＴＢＵの比較を行うためＶＣ（ニ
ーａ７Ｌと’Ｉ’ｓ’ｒ。
ＴＯ−−（力Ｈ−＋Ｉ （Ｃ＝Ｏ、ｎ＝２ ） ： Ｔ
Ｉ（−＋Ｉ ＝Ｔｏ ＋ａ’Ｉ’ｐ −・・・・＋ｔｓ
）従ってスレーブＩ１）の遅延時間（ＴｎｕｒｐｇＲ：
ＴＢｕ）Ｔ’ｓ’ｒとＴＢＵの比較を行うためＶＣ（ニ
ーａ７Ｌと’Ｉ’ｓ’ｒ。
ＴＢＵの関係を第６図に示す。
バッファタイプは配線負荷が小さいうちは）くツファ回
路による遅延が太き力ためにぶ準タイプのほうが速いが
、 を境界条件にしてバッファタイプのほうが遅延が小ざく
なる傾向Ｖｒ−ある。配磯負荷が大きいときにバッファ
タイプが有効であるといえる。
路による遅延が太き力ためにぶ準タイプのほうが速いが
、 を境界条件にしてバッファタイプのほうが遅延が小ざく
なる傾向Ｖｒ−ある。配磯負荷が大きいときにバッファ
タイプが有効であるといえる。
しかし、この境界条件ｕｚを具体的な数値で考えると、
配線負荷は、かなり大きい値であることがわかる。（文
献、 Ｙ、 ＩＫＡＷＡ ｅｔａｌｍＡ ＩＫ−Ｇａｔ
ｅＧａｔｅ Ａｒｒａｙ’ ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ−ｓｔａｔｅｓ。
配線負荷は、かなり大きい値であることがわかる。（文
献、 Ｙ、 ＩＫＡＷＡ ｅｔａｌｍＡ ＩＫ−Ｇａｔ
ｅＧａｔｅ Ａｒｒａｙ’ ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ−ｓｔａｔｅｓ。
Ｖｏｌ、 ５ｃ−１９，／％５． （１９８４）ｐａｇ
ｅ７２１ｔ’ｃよると）Ｔｏ、ごり、 ４Ｆの値は Ｔｏ ＝Ｌｏｏｐｓ −＝＝（１３、ΔＴＩ、 ＝
１．０９ ｐｇ／Ｃｊ・ＩＦＦ −−−−−−ｔｌ（Ｊ
。
ｅ７２１ｔ’ｃよると）Ｔｏ、ごり、 ４Ｆの値は Ｔｏ ＝Ｌｏｏｐｓ −＝＝（１３、ΔＴＩ、 ＝
１．０９ ｐｇ／Ｃｊ・ＩＦＦ −−−−−−ｔｌ（Ｊ
。
ｘ７ｐ＝ ２７ ｐｓ／コ −−−・−・０９である。
これらの値を０２式に代入して、境界条件を求めると、
これを配線長に換算すると、配線１翼翼あたり、Ｃ６＝
６０ｆＦ／翼冨 ・・・・・・・・・
・・・・・・・・・・・・（ｌηである（文献、同上）
から ｌ ＝ ＣＬ／Ｃ１＝４６６／６０＝７．８關・・・・
・・０ｇにも相当する。ＧａＡｓ ＩＣのチップ寸法が
ロジック関係で２〜４ ｚｍ口、せいぜいメモリでも７
翼翼口ぐらいであることを考えると、配線長が７．８關
以上存在した場合にのみ有効であるバッファタイプは、
あまり効率的な方法とはいえない。
６０ｆＦ／翼冨 ・・・・・・・・・
・・・・・・・・・・・・（ｌηである（文献、同上）
から ｌ ＝ ＣＬ／Ｃ１＝４６６／６０＝７．８關・・・・
・・０ｇにも相当する。ＧａＡｓ ＩＣのチップ寸法が
ロジック関係で２〜４ ｚｍ口、せいぜいメモリでも７
翼翼口ぐらいであることを考えると、配線長が７．８關
以上存在した場合にのみ有効であるバッファタイプは、
あまり効率的な方法とはいえない。
一方、消費電力の点から２つのタイプを比較する。ＮＯ
Ｒまたはインバータ回路一段あたりの消費電力をＰｏと
すると、標準タイプの消費電力（ＰＳＴ）は％ＮＯＲ回
路が８コで構成されているので、ｐｓＴ＝ｓ・Ｐｏ
・・・・・・・・・・・−（１３である。それに
対し、バッファタイプの消費電力（ＰＢυ）ｆｉ、８コ
のＮＯＲ回路と、２コのインバータ回路、その２倍の寸
法のインバータ回路２コで構成されているので、 Ｐｎｕ＝８・Ｐｏ＋２・Ｐｏ＋２Ｘ２Ｐｏ＝１４・Ｐｏ
・・・・・Ｑでおる。バッファタイプは標準タイプ
に対して、１．７５倍も消費電力が大きい。
Ｒまたはインバータ回路一段あたりの消費電力をＰｏと
すると、標準タイプの消費電力（ＰＳＴ）は％ＮＯＲ回
路が８コで構成されているので、ｐｓＴ＝ｓ・Ｐｏ
・・・・・・・・・・・−（１３である。それに
対し、バッファタイプの消費電力（ＰＢυ）ｆｉ、８コ
のＮＯＲ回路と、２コのインバータ回路、その２倍の寸
法のインバータ回路２コで構成されているので、 Ｐｎｕ＝８・Ｐｏ＋２・Ｐｏ＋２Ｘ２Ｐｏ＝１４・Ｐｏ
・・・・・Ｑでおる。バッファタイプは標準タイプ
に対して、１．７５倍も消費電力が大きい。
以上のように出力段にバッファ回路を設ける方法は、消
費電力が大きくなるにもかかわらず、かなシ大きな配線
負荷が存在する場合のみ、有効な方法であった。
費電力が大きくなるにもかかわらず、かなシ大きな配線
負荷が存在する場合のみ、有効な方法であった。
本発明は上述した従来方法の欠点を改良したもので、通
常のマスタースレーブ型７９２１７７２１回路に比べ、
負荷駆動能力が大きく、バッファ回路を出力段に設けた
場合に比べ、信号伝達時間及び消費電力が小ざいことを
特徴とするマスタースレーブ型フリップフロップ回路を
用いた論理集積回路を提供することを目的とする。
常のマスタースレーブ型７９２１７７２１回路に比べ、
負荷駆動能力が大きく、バッファ回路を出力段に設けた
場合に比べ、信号伝達時間及び消費電力が小ざいことを
特徴とするマスタースレーブ型フリップフロップ回路を
用いた論理集積回路を提供することを目的とする。
本発明はマスタースレーブ型７９２１７７２１回路にお
いて、スレーブ側の、少なくとも出力を取りだす、それ
自身スレーブ側フリップフロッグの構成論理回路を形成
する所のゲート幅が、マスタ側フリッグフロップを形成
する所のゲート幅より大きい事を特徴とする。
いて、スレーブ側の、少なくとも出力を取りだす、それ
自身スレーブ側フリップフロッグの構成論理回路を形成
する所のゲート幅が、マスタ側フリッグフロップを形成
する所のゲート幅より大きい事を特徴とする。
本発明によれば、バッファ回路を出力段に新たに設ける
ことによるバッファ回路の遅延や消費電力の増加の問題
がなく・−、スレーブ側の負荷駆動能力が大きいので、
配線負荷による遅延が小さい。
ことによるバッファ回路の遅延や消費電力の増加の問題
がなく・−、スレーブ側の負荷駆動能力が大きいので、
配線負荷による遅延が小さい。
第１図は本発明の一案施例にかかるマスタースレーブ型
フリップフロップ回路である。８コのＮＯＲ回路で構成
されており、マスター側の４コ（Ｎ１）〜Ｎ１４）スレ
ーブ側の２コ（Ｎ１５ 、Ｎ１６ ）は、回路を構成し
ているＦＥＴのゲート幅がすべて等しい。
フリップフロップ回路である。８コのＮＯＲ回路で構成
されており、マスター側の４コ（Ｎ１）〜Ｎ１４）スレ
ーブ側の２コ（Ｎ１５ 、Ｎ１６ ）は、回路を構成し
ているＦＥＴのゲート幅がすべて等しい。
スレーブ側の出力部の２コ（Ｎｌ ７ 、Ｎ１８ ）を
Ｎ１）〜Ｎ１４を構成するＦＥＴの２倍のゲート幅で構
成した。この回路を以下では改良タイプと呼ぶ。
Ｎ１）〜Ｎ１４を構成するＦＥＴの２倍のゲート幅で構
成した。この回路を以下では改良タイプと呼ぶ。
改良タイプにおけるスレーブ側での遅延時間（ＴＭｏｄ
ｉｆｙ：ＴＭｏ）は前述のｆｌ） （２） ｆ３）式か
らＡ−＋Ｂ（ｃ＝ｏ ｎ＝ｌ ｒｎ＝ｚ＞：Ｔ人−
＊Ｂ＝Ｔｏ＋△ＴＦ ・−−−−−ｅ２υ従って である。
ｉｆｙ：ＴＭｏ）は前述のｆｌ） （２） ｆ３）式か
らＡ−＋Ｂ（ｃ＝ｏ ｎ＝ｌ ｒｎ＝ｚ＞：Ｔ人−
＊Ｂ＝Ｔｏ＋△ＴＦ ・−−−−−ｅ２υ従って である。
第２図にｃＬ−ｘ’ｒ、、とＴｒｎｏの関係を示し、標
準タイプ（ＴｓＴ） 、バッファタイプ（ＴＢＵ ）と
の比較を行う。改良タイプも、バッファタイプと同様に
標触タイプに対して、配線負荷の大きいところで有効で
あるが、その境界条件は でらる。この配線負荷の具体的な値を前述の式＋１３１
〜α９により求めると、 配線長に換算し、（０６式より） ｌ ＝Ｃｌ７ＣＩ ＝ ４９．５ ｆＦ／６０ ｆＦ／
ｌｍ＝０．＋３＋罵・・・・・偽に相当する。
準タイプ（ＴｓＴ） 、バッファタイプ（ＴＢＵ ）と
の比較を行う。改良タイプも、バッファタイプと同様に
標触タイプに対して、配線負荷の大きいところで有効で
あるが、その境界条件は でらる。この配線負荷の具体的な値を前述の式＋１３１
〜α９により求めると、 配線長に換算し、（０６式より） ｌ ＝Ｃｌ７ＣＩ ＝ ４９．５ ｆＦ／６０ ｆＦ／
ｌｍ＝０．＋３＋罵・・・・・偽に相当する。
この値は、前述のバッファタイプが標準タイプよりも遅
延が小さくなる配線長負荷条件１＝７．８ｎｒＪＱ式と
比べると約１／１０である。また、バッファタイプＬ（
比べると。
延が小さくなる配線長負荷条件１＝７．８ｎｒＪＱ式と
比べると約１／１０である。また、バッファタイプＬ（
比べると。
ＴＢＵ Ｔｍｏ＝ ２ＴＯ＋６’ｐｐ 、、、・
・・・・・（３）（１３〜１９式を代入すると、 ＝２００ｐｇ＋２７ｐａ＝２２７ｐｓ −・・・・・
ＣＭこの分だけ、配線負荷の大きさにかかわらず、改良
タイプのほうが遅延が小さい。
・・・・・（３）（１３〜１９式を代入すると、 ＝２００ｐｇ＋２７ｐａ＝２２７ｐｓ −・・・・・
ＣＭこの分だけ、配線負荷の大きさにかかわらず、改良
タイプのほうが遅延が小さい。
また改良タイプの消費電力は１回路が６コのＮＯＲ回路
と、その２倍のゲート幅のはπからなるＮＯＲ回路２コ
で構成されているので、ＰＭｏ＝６・Ｐｏ＋２・２Ｐｏ
＝ＬＯＰｏ −−−−−−−Ｑ’３である。バッファ
タイプＰＢＵ＝１４ＰＯＶ’Ｃ比べると、その７０チと
小さい。
と、その２倍のゲート幅のはπからなるＮＯＲ回路２コ
で構成されているので、ＰＭｏ＝６・Ｐｏ＋２・２Ｐｏ
＝ＬＯＰｏ −−−−−−−Ｑ’３である。バッファ
タイプＰＢＵ＝１４ＰＯＶ’Ｃ比べると、その７０チと
小さい。
改良タイプはバッファタイプに比べて消費電力が小ざ＜
、シかもより小さな配線負荷に対して、遅延を抑えるの
に有効な方法であることが明らかになった。
、シかもより小さな配線負荷に対して、遅延を抑えるの
に有効な方法であることが明らかになった。
以上の結果を、タイプ別にまとめて表ＩＫ示す。
項目は■スレーブ側の遅延、■標準タイプよりも遅延を
小さくできるときの配線負荷条件、■消費電力である。
小さくできるときの配線負荷条件、■消費電力である。
以下余白
・上記、改良タイプの１スタ一スレーブ形フリツプ回路
を用いて８ビット人カマルチプレクサーを試作した。第
３図（ａ）にロジック図を示す。大きくわけて回路は、
８ピツト力ウンタ一部〜３１とマル？７’Ｌ／り丈部〜
３２から構成される。カウンタ一部ではＤ−ＦＦ ３３
、３４ 、３５がクロック信号φを分周し、−ＱＣを
作り出す。これらの信号により８コのデータＩＯ〜■７
が順次出力され、並列に入ったデータを直列に変換して
出力するといつた回路である。
を用いて８ビット人カマルチプレクサーを試作した。第
３図（ａ）にロジック図を示す。大きくわけて回路は、
８ピツト力ウンタ一部〜３１とマル？７’Ｌ／り丈部〜
３２から構成される。カウンタ一部ではＤ−ＦＦ ３３
、３４ 、３５がクロック信号φを分周し、−ＱＣを
作り出す。これらの信号により８コのデータＩＯ〜■７
が順次出力され、並列に入ったデータを直列に変換して
出力するといつた回路である。
９人、ζ人＋ＱＢ＋ζＢ＋Ｑｃ＋Ｑｃの信号は、マルチ
プレクサ一部のＮＯＲ回路３０１〜３０８を均等に駆動
する必要があるが、ファンマウト数が大きく、また、配
線長を長く必要とするので、負荷駆動能力の大きな改良
タイプのＤ−ＦＦが必要となるわけである。その結果１
．０ＧＨｚで動作することを確認した。消費電力は２０
０ｒｒｗであった。これに対し、比較のだめ、第３図（
ｂ）に示すように３０９〜３１４のバッファ回路を本発
明の実施例の第３図（ａ）に付加した。従来法によるバ
ッファタイプのマスタースレーブ形フリッグフロップ回
路を用いた８ビット人カマルチグレクサを同時に試作し
たが、その性能は、動作周波数７００ＭＨｚ、消費電力
３００ ｍＷでありた。Ｄ−ＦＦ以外は同じ回路構成で
あることを考えると、この差はカクンタ信号の遅延の差
すなわち負荷駆動能力の差によるものとみることができ
、本発明の効果が実験的にも確認された。
プレクサ一部のＮＯＲ回路３０１〜３０８を均等に駆動
する必要があるが、ファンマウト数が大きく、また、配
線長を長く必要とするので、負荷駆動能力の大きな改良
タイプのＤ−ＦＦが必要となるわけである。その結果１
．０ＧＨｚで動作することを確認した。消費電力は２０
０ｒｒｗであった。これに対し、比較のだめ、第３図（
ｂ）に示すように３０９〜３１４のバッファ回路を本発
明の実施例の第３図（ａ）に付加した。従来法によるバ
ッファタイプのマスタースレーブ形フリッグフロップ回
路を用いた８ビット人カマルチグレクサを同時に試作し
たが、その性能は、動作周波数７００ＭＨｚ、消費電力
３００ ｍＷでありた。Ｄ−ＦＦ以外は同じ回路構成で
あることを考えると、この差はカクンタ信号の遅延の差
すなわち負荷駆動能力の差によるものとみることができ
、本発明の効果が実験的にも確認された。
第１図は本発明の実施例のマスタースレーブ形フリップ
フロップ回路を示す図、第２図はスレーブ側の遅延時間
と配線負荷容量の関係を示す図、第３図は本発明のマス
タースレーブ形フリップ７０ッグ回路を用いた８ビツト
マルチグレクサーの論理図、第４図は従来のマスタース
レーブ形フリップフロッグ回路とＤＣＦＬ構成の２人力
ＮＯＲ回路を示す図、第５図はマスタースレーブ形フリ
ップフロップ回路の出力段にバッファ回路を設けたもの
を表わした図、第６図は、従来及びバッファ回路を設け
たマスタースレーブ形フリップ７０ッグ回路のスレーブ
側の遅延時間と、配線負荷容量の関係を示す図である。 Ｎｌ １〜Ｎ１８ 、Ｎ４１〜Ｎ４８ 、Ｎ５１〜Ｎ５
８−ＮＯＲ回路、Ｎ５９〜Ｎ６２・・・インバータ回路
。 第４図（α） 第 ４ 図 （ｂ） ｔ 曲己謀容１灸荷 第６図 手続補正書（方式） ％式％ １、 事件の表示 特願昭６０−１４０５２４号 ２、発明の名称 論理集積回路 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 〒１０５ 東京都港区芝浦−丁目１番１号
フロップ回路を示す図、第２図はスレーブ側の遅延時間
と配線負荷容量の関係を示す図、第３図は本発明のマス
タースレーブ形フリップ７０ッグ回路を用いた８ビツト
マルチグレクサーの論理図、第４図は従来のマスタース
レーブ形フリップフロッグ回路とＤＣＦＬ構成の２人力
ＮＯＲ回路を示す図、第５図はマスタースレーブ形フリ
ップフロップ回路の出力段にバッファ回路を設けたもの
を表わした図、第６図は、従来及びバッファ回路を設け
たマスタースレーブ形フリップ７０ッグ回路のスレーブ
側の遅延時間と、配線負荷容量の関係を示す図である。 Ｎｌ １〜Ｎ１８ 、Ｎ４１〜Ｎ４８ 、Ｎ５１〜Ｎ５
８−ＮＯＲ回路、Ｎ５９〜Ｎ６２・・・インバータ回路
。 第４図（α） 第 ４ 図 （ｂ） ｔ 曲己謀容１灸荷 第６図 手続補正書（方式） ％式％ １、 事件の表示 特願昭６０−１４０５２４号 ２、発明の名称 論理集積回路 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 〒１０５ 東京都港区芝浦−丁目１番１号
Claims (2)
- （１）マスタースレーブ型のフリップフロップ回路を構
成してなる論理集積回路において、スレーブ側の少なく
とも出力を取りだす。それ自身スレーブ側フリップフロ
ップの構成論理回路を形成するＦＥＴのゲート幅が、マ
スタ側フリップフロップを形成するＦＥＴのゲート幅よ
り大きくした事を特徴とする論理集積回路。 - （２）ＦＥＴはＧａＡｓショットキー・ゲート形である
ことを特徴とする特許請求の範囲第１項記載の論理集積
回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140524A JPS622715A (ja) | 1985-06-28 | 1985-06-28 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140524A JPS622715A (ja) | 1985-06-28 | 1985-06-28 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS622715A true JPS622715A (ja) | 1987-01-08 |
Family
ID=15270670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60140524A Pending JPS622715A (ja) | 1985-06-28 | 1985-06-28 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622715A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212410A (en) * | 1991-03-26 | 1993-05-18 | Nec Corporation | Register circuit in which a stop current may be measured |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50103960A (ja) * | 1974-01-10 | 1975-08-16 | ||
| JPS6066506A (ja) * | 1983-09-22 | 1985-04-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
-
1985
- 1985-06-28 JP JP60140524A patent/JPS622715A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50103960A (ja) * | 1974-01-10 | 1975-08-16 | ||
| JPS6066506A (ja) * | 1983-09-22 | 1985-04-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212410A (en) * | 1991-03-26 | 1993-05-18 | Nec Corporation | Register circuit in which a stop current may be measured |
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