JPS6066506A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6066506A JPS6066506A JP58174095A JP17409583A JPS6066506A JP S6066506 A JPS6066506 A JP S6066506A JP 58174095 A JP58174095 A JP 58174095A JP 17409583 A JP17409583 A JP 17409583A JP S6066506 A JPS6066506 A JP S6066506A
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- JP
- Japan
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- differential amplifier
- input terminal
- fet
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分封）
本発明は、高速信号処ｍに用いられる半導体集積回路装
置に閏するものでらる。
置に閏するものでらる。
（従来例の構成とその問題点）
半導体集積回路装置は、最近ますまず高速化される傾向
にあり、そのために電子移動度がシリコンより以倍人き
いある棟の化合物半導体を用いて超高速半ｑ体集積回路
装置の開発が進められてい以下に、従来の半導体集積回
路Ｑ（ｉｐに一：） Ｉ：）−を第１図とともに説明す
る。第１図におい−Ｌ 、 ８：：、ｉ −１” １は
接地端子、端子２は電諒端づ′、シ１：ｉ−ｒ°、３ｄ
ＩＩＩシ゛を効果１２ンジスタ（ｊメトＦＥＴという）
Ｑｌのゲ−１・で、人力信号を印加する。ψｊｌｉ −
／’ ４はＦＥＴ Ｃ２のケートで、参照電圧を印加す
る。ＦＥＴＱＩ、 Ｃ２のノースは共通に接続し、電流
源５を経−Ｃ１電佇りｉ旨ｆ２に接続する。抵抗素イＲ
１，Ｒ２ｒよ、そねぞ１１ＦＦ、ＴＱｌ、Ｃ２のドレイ
ンと接地端−ｆ１との間しこ挿入する。ＦＥＴ Ｃ３，
Ｃ４はドレインを接地Ａ＾；子１ｖｃ接＆ｒＬし、それ
ぞれのゲートを１−ＴＱｌ、Ｃ２のルインに接続し、そ
れぞれのノースをターイオード旧。
にあり、そのために電子移動度がシリコンより以倍人き
いある棟の化合物半導体を用いて超高速半ｑ体集積回路
装置の開発が進められてい以下に、従来の半導体集積回
路Ｑ（ｉｐに一：） Ｉ：）−を第１図とともに説明す
る。第１図におい−Ｌ 、 ８：：、ｉ −１” １は
接地端子、端子２は電諒端づ′、シ１：ｉ−ｒ°、３ｄ
ＩＩＩシ゛を効果１２ンジスタ（ｊメトＦＥＴという）
Ｑｌのゲ−１・で、人力信号を印加する。ψｊｌｉ −
／’ ４はＦＥＴ Ｃ２のケートで、参照電圧を印加す
る。ＦＥＴＱＩ、 Ｃ２のノースは共通に接続し、電流
源５を経−Ｃ１電佇りｉ旨ｆ２に接続する。抵抗素イＲ
１，Ｒ２ｒよ、そねぞ１１ＦＦ、ＴＱｌ、Ｃ２のドレイ
ンと接地端−ｆ１との間しこ挿入する。ＦＥＴ Ｃ３，
Ｃ４はドレインを接地Ａ＾；子１ｖｃ接＆ｒＬし、それ
ぞれのゲートを１−ＴＱｌ、Ｃ２のルインに接続し、そ
れぞれのノースをターイオード旧。
Ｄ２のアノードに接続する。抵抗素−／Ｉり３ 、旧は
それぞれダイオードＤ１のカッ−１・と？ｌＬ源＜＋ｉ
Ｉｉ、 ２との間、ダイオードＤ２のカッ−１゛と電
源端イ２との間に接続する。出力端子６ 、 ７ ｔｊ
子’ ｔｌぞね、ダイオードＤｉ、Ｄ２０カノートで、
そｔＩ）Ｃれ入力端子３の逆相、正相出力である。ＦＥ
ＴＱＩ −Ｑｌ＋は全て等しい第１４造および１法を持
つ。
それぞれダイオードＤ１のカッ−１・と？ｌＬ源＜＋ｉ
Ｉｉ、 ２との間、ダイオードＤ２のカッ−１゛と電
源端イ２との間に接続する。出力端子６ 、 ７ ｔｊ
子’ ｔｌぞね、ダイオードＤｉ、Ｄ２０カノートで、
そｔＩ）Ｃれ入力端子３の逆相、正相出力である。ＦＥ
ＴＱＩ −Ｑｌ＋は全て等しい第１４造および１法を持
つ。
上記のような構成（（おいて、捷ず人力Ｃ’：ｆｊ ／
”の電圧が参照電圧端子４の電圧より高い時は、ＦＥＴ
ＱＩ、Ｑ２は差動増幅回路を構成しているので、それぞ
れオン、メツとなシＦＥＴ Ｑ３． Ｑ４のゲートには
、そＪ］ぞＪ′１「１ノ」、「Ｉ（」の電圧が生じる。
”の電圧が参照電圧端子４の電圧より高い時は、ＦＥＴ
ＱＩ、Ｑ２は差動増幅回路を構成しているので、それぞ
れオン、メツとなシＦＥＴ Ｑ３． Ｑ４のゲートには
、そＪ］ぞＪ′１「１ノ」、「Ｉ（」の電圧が生じる。
ＦＥＴＱ３． ＣＭはノース・フォロワ接続による出力
バッファで、ダイオードＤＩ、Ｄ２でレベル／フトを行
なう。従って、出力路シ子６，７には、それぞれｒ Ｌ
Ｊ、ｒ Ｈ’Ｊの出力が発生する。
バッファで、ダイオードＤＩ、Ｄ２でレベル／フトを行
なう。従って、出力路シ子６，７には、それぞれｒ Ｌ
Ｊ、ｒ Ｈ’Ｊの出力が発生する。
つぎに、入力端子３の電圧が参照電圧端子４の電圧より
低い時は、ＦＥＴＱＩ、 Ｑ２はそれぞれオフ、オンと
なり、出力端子６，７にはそれぞれｒｒ■」。
低い時は、ＦＥＴＱＩ、 Ｑ２はそれぞれオフ、オンと
なり、出力端子６，７にはそれぞれｒｒ■」。
「Ｉ７」の出力が発生ずる。従って、この半導体、集積
回路装置は、イ７ハータの動作をする。
回路装置は、イ７ハータの動作をする。
しかしながら」二記の例では、ＦＥＴ Ｑｌ〜Ｑ４の構
造およびＶｊ法が等しいので、ＦＥＴ Ｑｌ、 Ｑ２で
構成でれる差動増幅回路と、ＦＥＴ Ｑ３． Ｑ４のソ
ース・ツメロワ回路の動作速度が、どちらも最大状態に
あるとはいえず、数ＧＩｌｙ、以」二の高周波信号に対
し、電子移動度の高い半導体を使用しても十分な高速動
作が困！ｌｔであった。
造およびＶｊ法が等しいので、ＦＥＴ Ｑｌ、 Ｑ２で
構成でれる差動増幅回路と、ＦＥＴ Ｑ３． Ｑ４のソ
ース・ツメロワ回路の動作速度が、どちらも最大状態に
あるとはいえず、数ＧＩｌｙ、以」二の高周波信号に対
し、電子移動度の高い半導体を使用しても十分な高速動
作が困！ｌｔであった。
（発明の目的）
本発明は、上記従来の問題点を解消するもので、高速動
作を、消費電力を増すことなく ’ｎＪ能なら１〜める
半導体集積回路装置を提供することを目的とする。
作を、消費電力を増すことなく ’ｎＪ能なら１〜める
半導体集積回路装置を提供することを目的とする。
（発明の構成）
本発明は、ＦＥＴを用いた差動増幅回路と、ノースフォ
ロワ回路より成る半導体集積回路装置であり、差動増幅
回路を構成するＦＥＴのゲート幅をノースフォロワを構
成するＦＥＴのグー１幅より小をくすることにより、差
動増幅回路の人力溶聞を低減し、高速動作を、消費電力
を増すことなく、可能ならしめるものである。
ロワ回路より成る半導体集積回路装置であり、差動増幅
回路を構成するＦＥＴのゲート幅をノースフォロワを構
成するＦＥＴのグー１幅より小をくすることにより、差
動増幅回路の人力溶聞を低減し、高速動作を、消費電力
を増すことなく、可能ならしめるものである。
（実施例の説明）
第２図は、本発明の第１の丈施例における２１４１．１
）体集積回路装置を示すものである。偏“１子１〜７１
゜６．７、抵抗素子Ｒ１〜Ｒ４、ダイオードＩ）］ 、
Ｉ）２および電流源５は第１図の構成と同様なもので
ある。第１図の構成と異なるのは、差動増幅回路を構成
するＦＥＴ Ｑｌｌ、 Ｑｌ２のゲート幅をノースフォ
ロワ回路のＪｉ’ＥＴ Ｑｌ３ 、Ｑｌ４のゲート幅よ
り小きくした点である。
）体集積回路装置を示すものである。偏“１子１〜７１
゜６．７、抵抗素子Ｒ１〜Ｒ４、ダイオードＩ）］ 、
Ｉ）２および電流源５は第１図の構成と同様なもので
ある。第１図の構成と異なるのは、差動増幅回路を構成
するＦＥＴ Ｑｌｌ、 Ｑｌ２のゲート幅をノースフォ
ロワ回路のＪｉ’ＥＴ Ｑｌ３ 、Ｑｌ４のゲート幅よ
り小きくした点である。
Ｊメートのように構成された第１の実施例について見、
［その動作を説明する。
［その動作を説明する。
第２図の半導体集積回路装置の最高動作速度は、差動増
幅回路の入力容量の充放電時間と、ノースフォロワ回路
の人力容量の充放電時間によって決まる。従って、この
集積回路装置の動作速度を高めるためには、使用するＦ
ＥＴの入力容量を低減すること、および相互コンダクタ
ンスを増大することが、一般に有効である。集積回路装
置の動作速度に対するＦＥＴの緒特性の影響は、差動増
幅回路を構成するＦ Ｅ Ｔと、ノースフォロワ回路の
ＦＥＴとに分けて、唱算磯ノミュレー７ヨンにより解析
が可能である。第３図（ａ）、 （ｂ）はそれぞれ差動
増幅回路を構成するＦＥＴの入力容量と、ノースフォロ
ワ回路のＦＥＴの人力容量を独立に変化させた時の集積
回路装置の伝搬遅延時間の変化を７ミユレーシヨンによ
り調べたものである。差動増幅回路およｒＩ：ソースフ
罎ロワ旧１路八を人す１宛帯のイＢ−嬉イｋ Ｈ遅延時
間の改善に有効であるか、差動型１１１ｉ、’冒１１１
路の入力容量を低減する方が、より効果的である。−ヰ
だ第４図（ａ）、 （ｂＪけそれぞれ差動増幅回路とノ
ースフォロワ回路のＦＥＴの相互コンダクタンスｇｍの
影響をノミュレーションにより調べたものである。
幅回路の入力容量の充放電時間と、ノースフォロワ回路
の人力容量の充放電時間によって決まる。従って、この
集積回路装置の動作速度を高めるためには、使用するＦ
ＥＴの入力容量を低減すること、および相互コンダクタ
ンスを増大することが、一般に有効である。集積回路装
置の動作速度に対するＦＥＴの緒特性の影響は、差動増
幅回路を構成するＦ Ｅ Ｔと、ノースフォロワ回路の
ＦＥＴとに分けて、唱算磯ノミュレー７ヨンにより解析
が可能である。第３図（ａ）、 （ｂ）はそれぞれ差動
増幅回路を構成するＦＥＴの入力容量と、ノースフォロ
ワ回路のＦＥＴの人力容量を独立に変化させた時の集積
回路装置の伝搬遅延時間の変化を７ミユレーシヨンによ
り調べたものである。差動増幅回路およｒＩ：ソースフ
罎ロワ旧１路八を人す１宛帯のイＢ−嬉イｋ Ｈ遅延時
間の改善に有効であるか、差動型１１１ｉ、’冒１１１
路の入力容量を低減する方が、より効果的である。−ヰ
だ第４図（ａ）、 （ｂＪけそれぞれ差動増幅回路とノ
ースフォロワ回路のＦＥＴの相互コンダクタンスｇｍの
影響をノミュレーションにより調べたものである。
ノースフォロワ回路のＦＥＴのｇｒＩｌは遅延時間（ｌ
こ強く影響し、遅延時間を改善するには、ｇｍの増大が
必要である。これに対し、差動増幅回路のｇｍの遅延時
間に対する影響は、ノースフォロワ回路の場合に比べ小
きい。これらの結果から、差動増幅回路に用いるＦＥＴ
は、〕−スフメロワ回路のＦＥＴに比べて、ｇｍの低−
七を〃」し５ても、人力芥；１１を低減する方がこの集
積回路装置の晶速化にイを利であることがわかる。
こ強く影響し、遅延時間を改善するには、ｇｍの増大が
必要である。これに対し、差動増幅回路のｇｍの遅延時
間に対する影響は、ノースフォロワ回路の場合に比べ小
きい。これらの結果から、差動増幅回路に用いるＦＥＴ
は、〕−スフメロワ回路のＦＥＴに比べて、ｇｍの低−
七を〃」し５ても、人力芥；１１を低減する方がこの集
積回路装置の晶速化にイを利であることがわかる。
本実施例では差動増幅回路の人力谷；五を減らすのに、
ＦＥＴのゲート幅をノースフォロワ回路のＦＥＴより小
さくすることにより実現している。
ＦＥＴのゲート幅をノースフォロワ回路のＦＥＴより小
さくすることにより実現している。
第５図（ａ）、 （ｂ）はそれぞれ差動増幅回路と、ノ
ースフォロワ回路のＦＥＴのゲート幅を変化させ／ξＩ
Ｉ当の遅延時間の影響を／ミュレー ／−Ｊンにより調
べだ結果である。差動増幅回路のＦＥＴはゲート幅が小
でい＋５と人力容量が減少し、動作が高速になる。これ
Ｖこ対１７、ノースツメロワ回路では、ＦＥＴのｇｍは
遅延１１７７間に強く影響するだめ、ゲート幅はある程
度り上必要となり、遅延時間は、特定のゲート幅の範囲
で最小になる。従って、差動増幅回路のＦＥＴのグー１
幅は、ノースフォロワ回路の１ｉ Ｅ Ｔのゲート幅よ
り小さく設定することで遅延時間を人］ＩＱ、’冒Ｃ減
らずことが出来る。
ースフォロワ回路のＦＥＴのゲート幅を変化させ／ξＩ
Ｉ当の遅延時間の影響を／ミュレー ／−Ｊンにより調
べだ結果である。差動増幅回路のＦＥＴはゲート幅が小
でい＋５と人力容量が減少し、動作が高速になる。これ
Ｖこ対１７、ノースツメロワ回路では、ＦＥＴのｇｍは
遅延１１７７間に強く影響するだめ、ゲート幅はある程
度り上必要となり、遅延時間は、特定のゲート幅の範囲
で最小になる。従って、差動増幅回路のＦＥＴのグー１
幅は、ノースフォロワ回路の１ｉ Ｅ Ｔのゲート幅よ
り小さく設定することで遅延時間を人］ＩＱ、’冒Ｃ減
らずことが出来る。
ｖ上のように本実施例（でょカば、差動増幅回路のＦＥ
Ｔのゲート幅をノースツメロワ回路のＦＥＴのゲート幅
より小さくすることにより、信号の伝搬遅延時間を、何
ら／ｌ！ｉ費電流全電流することなく、減少させること
ができる。
Ｔのゲート幅をノースツメロワ回路のＦＥＴのゲート幅
より小さくすることにより、信号の伝搬遅延時間を、何
ら／ｌ！ｉ費電流全電流することなく、減少させること
ができる。
第６図は、本発明の第２の実施例のりセット・セット
フリップ・フロップ回路を示しだものである。同図にお
いて、端イ］、２はそれぞれ接地端ｒ１電鯨端子であシ
、端子３，４はそれぞれクロック人力９↑１ト１“、参
照電圧入力端子でちる。ＦＥＴＱｌｌ、Ｑ１０はノース
を共通接続し、電流源５を経て、電源端子２に接続する
。抵抗素−」“Ｒ１，Ｒ２ｆｉｌＦＥＴ Ｑｌｌ、 Ｑ
１０の負荷抵抗である。Ｆ）εＴ Ｑ１０． Ｑｌｌは
それぞれのドレインを抵抗素ナト、Ｒ２に接Ｈしし、そ
れぞれのドレインを接地端子１（、・こ接続し、ノース
・ツメロワ接続とする。埒らにＦＥＴ Ｑ目。
フリップ・フロップ回路を示しだものである。同図にお
いて、端イ］、２はそれぞれ接地端ｒ１電鯨端子であシ
、端子３，４はそれぞれクロック人力９↑１ト１“、参
照電圧入力端子でちる。ＦＥＴＱｌｌ、Ｑ１０はノース
を共通接続し、電流源５を経て、電源端子２に接続する
。抵抗素−」“Ｒ１，Ｒ２ｆｉｌＦＥＴ Ｑｌｌ、 Ｑ
１０の負荷抵抗である。Ｆ）εＴ Ｑ１０． Ｑｌｌは
それぞれのドレインを抵抗素ナト、Ｒ２に接Ｈしし、そ
れぞれのドレインを接地端子１（、・こ接続し、ノース
・ツメロワ接続とする。埒らにＦＥＴ Ｑ目。
Ｑ１４のドレインは、それぞれレベル・／）夕月］クイ
オー トＤＩ、Ｄ２を経て、ｍ 埠素−ｆ−Ｒ４、Ｒ３
Ｋ ｗ続する。抵抗素子Ｒ３，Ｒ４の他方の端子は、ど
ちらも電源端子２に接続する。さらに出力端子６゜７は
それぞれダイオードＤ１と抵抗素子Ｒ４の共通接続点、
およびダイオ−１−’Ｄ２と抵抗素子Ｒ；３の共通接続
点に接続する。ＦＥＴＱＩＩ、 Ｑ１０のグーＩ・幅は
、ＦＥＴＱＩ３． Ｑ１０のゲート幅よりも小さく設定
埒れている。
オー トＤＩ、Ｄ２を経て、ｍ 埠素−ｆ−Ｒ４、Ｒ３
Ｋ ｗ続する。抵抗素子Ｒ３，Ｒ４の他方の端子は、ど
ちらも電源端子２に接続する。さらに出力端子６゜７は
それぞれダイオードＤ１と抵抗素子Ｒ４の共通接続点、
およびダイオ−１−’Ｄ２と抵抗素子Ｒ；３の共通接続
点に接続する。ＦＥＴＱＩＩ、 Ｑ１０のグーＩ・幅は
、ＦＥＴＱＩ３． Ｑ１０のゲート幅よりも小さく設定
埒れている。
以上は、第２図の構成と同様なものである。第２図と異
なるのは、ＦＥＴ Ｑ１３． Ｑ１０のグー１幅より小
さいゲート幅を持つＦＥＴ Ｑ５とＱ６． Ｑ７とＱ８
より成る２個の差動増幅回路が、ＦＥＴＱＩＩとＱ１０
より成る差動増幅回路の上に縦に接続芒れている点であ
る。つ捷りＦＥＴ Ｑ５とＱ６のノースを共通接ＵＲし
て、ＦＥＴ Ｑ１０のトレインに接続［〜、かつ、それ
ぞれのドレインを抵抗素子Ｒ３とＲ４に接続する。きら
にＦＥＴ Ｑ７とＱ８のノースを共通接続して、ＦＥＴ
Ｑｌｌのトレインに接続し、かつそれぞれのドレインを
抵抗素子Ｒ１とＲ２に接続し、それぞれのゲートをセッ
ト入力端ｒ８、リセット入力端子９とする。
なるのは、ＦＥＴ Ｑ１３． Ｑ１０のグー１幅より小
さいゲート幅を持つＦＥＴ Ｑ５とＱ６． Ｑ７とＱ８
より成る２個の差動増幅回路が、ＦＥＴＱＩＩとＱ１０
より成る差動増幅回路の上に縦に接続芒れている点であ
る。つ捷りＦＥＴ Ｑ５とＱ６のノースを共通接ＵＲし
て、ＦＥＴ Ｑ１０のトレインに接続［〜、かつ、それ
ぞれのドレインを抵抗素子Ｒ３とＲ４に接続する。きら
にＦＥＴ Ｑ７とＱ８のノースを共通接続して、ＦＥＴ
Ｑｌｌのトレインに接続し、かつそれぞれのドレインを
抵抗素子Ｒ１とＲ２に接続し、それぞれのゲートをセッ
ト入力端ｒ８、リセット入力端子９とする。
上記のようｊＣ構成きれた第２の実施例の半導体集積回
路装置について、り下その動作を説明する。
路装置について、り下その動作を説明する。
１ずクロック入力端子３に加えられた電圧が参照電圧端
子４の電圧より低い時は、ＦＥＴ Ｑ１０がオンになり
、ＦＥＴ Ｑ５とＱ６よりなる差動増幅回路が働き、Ｆ
ＥＴ Ｑ５． Ｑ６． Ｑ１０． Ｑ１０は「Ｈ」、「
Ｌ」の２安定状ｂＭ ’ｃ ＃４１ｉ １”ｌするよう
になり、２神の出力が出力端子６，７より得られる。次
にクロック入力端子３に加えらｉ］た′１ｈ圧が参照電
圧端子４の電圧より高い時は、ＦＥＴＱＩＩがオンにな
り、ＦＥＴ Ｑ ７とＱ８よりなる差動増幅回路が働き
、セット入力端子８、リセット入力端子９からの人力信
号が有効になり、出力端一１’６．７にはセット、リセ
ノ１゛入力に応じた出力が得られる。従って、この回１
’？＋ ｉ、１クロンク信号に同期したり七ノ１−・七
ノｉ フリップ・フロップの動作をする。。
子４の電圧より低い時は、ＦＥＴ Ｑ１０がオンになり
、ＦＥＴ Ｑ５とＱ６よりなる差動増幅回路が働き、Ｆ
ＥＴ Ｑ５． Ｑ６． Ｑ１０． Ｑ１０は「Ｈ」、「
Ｌ」の２安定状ｂＭ ’ｃ ＃４１ｉ １”ｌするよう
になり、２神の出力が出力端子６，７より得られる。次
にクロック入力端子３に加えらｉ］た′１ｈ圧が参照電
圧端子４の電圧より高い時は、ＦＥＴＱＩＩがオンにな
り、ＦＥＴ Ｑ ７とＱ８よりなる差動増幅回路が働き
、セット入力端子８、リセット入力端子９からの人力信
号が有効になり、出力端一１’６．７にはセット、リセ
ノ１゛入力に応じた出力が得られる。従って、この回１
’？＋ ｉ、１クロンク信号に同期したり七ノ１−・七
ノｉ フリップ・フロップの動作をする。。
す」二のように、本実施例によノ１ば、差動Ｊ′’ＬＨ
幅回路を構成するＦＥＴ Ｑ５〜Ｑ８． Ｑｌｌ 、Ｑ
＋２のグー１、幅が、ノースフォロワ回路のＦＥＴ
Ｑ１０ 、Ｑ ｌ・１のゲート幅より小ざいので、第１
の実施例と同様、クロック入力端子：３、七ノド入力端
１′８、リセット入力端子９から見た人力容量が小さく
、同１υｌ Ｊ（、ＩＩフリップ・フロップとして重速
動作が可能でｂる。
幅回路を構成するＦＥＴ Ｑ５〜Ｑ８． Ｑｌｌ 、Ｑ
＋２のグー１、幅が、ノースフォロワ回路のＦＥＴ
Ｑ１０ 、Ｑ ｌ・１のゲート幅より小ざいので、第１
の実施例と同様、クロック入力端子：３、七ノド入力端
１′８、リセット入力端子９から見た人力容量が小さく
、同１υｌ Ｊ（、ＩＩフリップ・フロップとして重速
動作が可能でｂる。
この結果、フリップ゛・フロップの動負五出ｒｃを、消
費電力を増やすことなく、高めることか出来る。
費電力を増やすことなく、高めることか出来る。
なお、第２〜５図で示した数値は本発明に： イ１’ｌ
”）拘束するものではない。
”）拘束するものではない。
（発明の効果）
す」二のように、本発明は、差動増幅回路分構成するＦ
ＥＴのゲート幅を、ノースツメロワ回路のＦＥＴのゲー
ト幅より小さくしたことに」：す、差動増幅回路の入力
容量を低減することが出来、シ／・−がって、半導体集
積回路装置の高速化が（・」か）ｊる３、さらに、ゲー
）・幅を短縮したことにより回路装置の占有面積を低減
することが出来る。
ＥＴのゲート幅を、ノースツメロワ回路のＦＥＴのゲー
ト幅より小さくしたことに」：す、差動増幅回路の入力
容量を低減することが出来、シ／・−がって、半導体集
積回路装置の高速化が（・」か）ｊる３、さらに、ゲー
）・幅を短縮したことにより回路装置の占有面積を低減
することが出来る。
第１図は、従来の半導体集積回路装置の回路図、第２図
は、本発明の第１の実施例を示す回路図、第３図は、Ｆ
ＥＴ、の人力容量と遅延時間の関係を示す図、第４図は
、ＦＥＴの相互コンダクタンスと遅延時間の関係を示す
図、第５図は、ＦＥＴのゲート幅と遅延時間の関係を示
す図、第６図は、本発明の第２の実施例を示す回路図で
ある。 １ ・ ・・・接地端子、 ２−・・・・・電源端子、
：う・・・・・・信号入力端子、 ４ ・・・・・・・
参照電圧入力端イ、 ５ ・・・・電流諒、 ６，７
・・・・・出力端子、８ ・・・・・・セット入力端子
、 ９ ・・・ リセット入力端子、 Ｑ１〜Ｑ８．
Ｑｌｌ〜Ｑ１４・−・・・・・ＦＥＴ 。 １）Ｉ、Ｄ２ ・−・・・ダイオード、Ｒ１−Ｒ４・・
・・・・抵抗素・−ｒ−８ 特γ［出願人 松下電器産業株式会社 代 理 人 星 野 恒 司 ゛・１ 第３図 （ａ） （ｂ） 第４図 （ａｌ （ｂｌ 第５図 （ａ） （ｂ） ゲ−）！ （、ＩＪｍ） １７′−Ｆ丁書 （、ａｍ）
第６図
は、本発明の第１の実施例を示す回路図、第３図は、Ｆ
ＥＴ、の人力容量と遅延時間の関係を示す図、第４図は
、ＦＥＴの相互コンダクタンスと遅延時間の関係を示す
図、第５図は、ＦＥＴのゲート幅と遅延時間の関係を示
す図、第６図は、本発明の第２の実施例を示す回路図で
ある。 １ ・ ・・・接地端子、 ２−・・・・・電源端子、
：う・・・・・・信号入力端子、 ４ ・・・・・・・
参照電圧入力端イ、 ５ ・・・・電流諒、 ６，７
・・・・・出力端子、８ ・・・・・・セット入力端子
、 ９ ・・・ リセット入力端子、 Ｑ１〜Ｑ８．
Ｑｌｌ〜Ｑ１４・−・・・・・ＦＥＴ 。 １）Ｉ、Ｄ２ ・−・・・ダイオード、Ｒ１−Ｒ４・・
・・・・抵抗素・−ｒ−８ 特γ［出願人 松下電器産業株式会社 代 理 人 星 野 恒 司 ゛・１ 第３図 （ａ） （ｂ） 第４図 （ａｌ （ｂｌ 第５図 （ａ） （ｂ） ゲ−）！ （、ＩＪｍ） １７′−Ｆ丁書 （、ａｍ）
第６図
Claims (1)
- 第１、第２の電界効果１ジンジスタをノース７メロワ接
続して出力回路とするとともに、ｍＩ記第１、第２の電
界効果トランジスタよりもゲート幅を小さくした第；３
、第４の電界効果トう７ジスタのノースを共通接続して
なる差動増幅回路を入力回路と１．たことを特徴とする
半導体集積回路装置１
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174095A JPS6066506A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174095A JPS6066506A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066506A true JPS6066506A (ja) | 1985-04-16 |
Family
ID=15972561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174095A Pending JPS6066506A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066506A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622715A (ja) * | 1985-06-28 | 1987-01-08 | Toshiba Corp | 論理集積回路 |
| JPH03268460A (ja) * | 1990-03-19 | 1991-11-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145235A (ja) * | 1982-02-22 | 1983-08-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
-
1983
- 1983-09-22 JP JP58174095A patent/JPS6066506A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145235A (ja) * | 1982-02-22 | 1983-08-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622715A (ja) * | 1985-06-28 | 1987-01-08 | Toshiba Corp | 論理集積回路 |
| JPH03268460A (ja) * | 1990-03-19 | 1991-11-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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