JPH0716153B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0716153B2 JPH0716153B2 JP60051959A JP5195985A JPH0716153B2 JP H0716153 B2 JPH0716153 B2 JP H0716153B2 JP 60051959 A JP60051959 A JP 60051959A JP 5195985 A JP5195985 A JP 5195985A JP H0716153 B2 JPH0716153 B2 JP H0716153B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、出力バツフア回路を有する半導体集積回路に
関する。
関する。
第２図は、この種の出力バツフア回路の従来例の回路図
である。
である。
この出力バツフア回路は、タイミング信号３で出力デー
タ１を記憶するフリツプフロツプ２と、フリツプフロツ
プ２の出力４とタイミング信号３のナンドをとるナンド
ゲート６と、出力端子12と、高レベル負荷駆動用Ｐチヤ
ネルトランジスタ７と、低レベル出力電流供給用Ｎチヤ
ンネルトランジスタ８と、高レベル出力電流供給用Ｐチ
ヤネルトランジスタ9,10と、高レベル出力電流供給用Ｐ
チヤンネルトランジスタ9,10をそれぞれ選択するスイツ
チ13,14からなる。
タ１を記憶するフリツプフロツプ２と、フリツプフロツ
プ２の出力４とタイミング信号３のナンドをとるナンド
ゲート６と、出力端子12と、高レベル負荷駆動用Ｐチヤ
ネルトランジスタ７と、低レベル出力電流供給用Ｎチヤ
ンネルトランジスタ８と、高レベル出力電流供給用Ｐチ
ヤネルトランジスタ9,10と、高レベル出力電流供給用Ｐ
チヤンネルトランジスタ9,10をそれぞれ選択するスイツ
チ13,14からなる。
次に、この出力バツフア回路の動作を説明する。タイミ
ング信号３が「１」で出力データ１がフリツプフロツプ
２に入力する。出力データ１が「１」の場合フリツプフ
ロツプ出力４が「１」で、ナンドゲート６の出力が
「０」になり、高レベル負荷駆動用Ｐチヤネルトランジ
スタ７がオンし出力端子12に接続した外部負荷を一時的
に駆動する。タイミング信号３が「０」となつた後もフ
リツプフロツプ２の出力５は「０」なのでスイツチ13あ
るいは14で選択された高レベル出力電流供給用Ｐチヤネ
ルトランジスタ９あるいは10がオンし続け、外部負荷に
対し高レベル出力電流を供給する。スイツチ13および14
が共にオフした状態では、トランジスタ９および10は出
力線11に接続されず外部負荷に対しては高レベル出力電
流を供給しない。出力データ１が「０」の場合は、フリ
ツプフロツプ２の出力５が「１」で、低レベル出力電流
供用Ｎチヤネルトランジスタ８がオンして出力端子12に
接続した外部負荷に対し低レベル出力電流を供給する。
この時トランジスタ７およびトランジスタ9,10はオフし
ている。
ング信号３が「１」で出力データ１がフリツプフロツプ
２に入力する。出力データ１が「１」の場合フリツプフ
ロツプ出力４が「１」で、ナンドゲート６の出力が
「０」になり、高レベル負荷駆動用Ｐチヤネルトランジ
スタ７がオンし出力端子12に接続した外部負荷を一時的
に駆動する。タイミング信号３が「０」となつた後もフ
リツプフロツプ２の出力５は「０」なのでスイツチ13あ
るいは14で選択された高レベル出力電流供給用Ｐチヤネ
ルトランジスタ９あるいは10がオンし続け、外部負荷に
対し高レベル出力電流を供給する。スイツチ13および14
が共にオフした状態では、トランジスタ９および10は出
力線11に接続されず外部負荷に対しては高レベル出力電
流を供給しない。出力データ１が「０」の場合は、フリ
ツプフロツプ２の出力５が「１」で、低レベル出力電流
供用Ｎチヤネルトランジスタ８がオンして出力端子12に
接続した外部負荷に対し低レベル出力電流を供給する。
この時トランジスタ７およびトランジスタ9,10はオフし
ている。
上述した従来の出力バツフア回路では、（１）スイツチ
13および14により高レベル出力電流供給用トランジスタ
9,10が選択されるが、スイツチ13および14のオン状態・
オフ状態は、半導体製造に用いられるフオトマスク製作
の過程においてトランジスタ９あるいは10のソース電極
と出力線11とを接続する配線を形成させるためのデータ
をフオトマスク上に配置するか否かで決定するので、高
レベル出力電流供給能力のみ異なる数種の半導体集積回
路を製造するには数種のフオトマスクが必要であり、製
造上の管理が複雑になる、（２）また、半導体集積回路
に接続した周辺回路や素子が変更され、出力端子12に接
続する外部負荷が変化した場合、高レベル出力電流供給
能力のみ異なる半導体集積回路を別途用意する必要があ
るため、半導体集積回路に接続する周辺回路や素子選択
の自由度が制限される、（３）さらに、半導体集積回路
のテスト時、高レベル出力電流の測定には複数のテスト
プログラムを準備し出力端子ごとの電流供給能力に応じ
てテストプログラムを使いわけなければならず、テスト
のフローが複雑であるという欠点があつた。
13および14により高レベル出力電流供給用トランジスタ
9,10が選択されるが、スイツチ13および14のオン状態・
オフ状態は、半導体製造に用いられるフオトマスク製作
の過程においてトランジスタ９あるいは10のソース電極
と出力線11とを接続する配線を形成させるためのデータ
をフオトマスク上に配置するか否かで決定するので、高
レベル出力電流供給能力のみ異なる数種の半導体集積回
路を製造するには数種のフオトマスクが必要であり、製
造上の管理が複雑になる、（２）また、半導体集積回路
に接続した周辺回路や素子が変更され、出力端子12に接
続する外部負荷が変化した場合、高レベル出力電流供給
能力のみ異なる半導体集積回路を別途用意する必要があ
るため、半導体集積回路に接続する周辺回路や素子選択
の自由度が制限される、（３）さらに、半導体集積回路
のテスト時、高レベル出力電流の測定には複数のテスト
プログラムを準備し出力端子ごとの電流供給能力に応じ
てテストプログラムを使いわけなければならず、テスト
のフローが複雑であるという欠点があつた。
本発明は、第１の電位端子と出力端子との間にソース・
ドレイン路が接続された第１導電型の第１のトランジス
タと、第２の電位端子と前記出力端子との間にソース・
ドレイン路が接続された第２導電型の第２のトランジス
タと、前記第１のトランジスタのソース・ドレイン路に
夫々のソース・ドレイン路が並列に接続され互いに異な
る電流供給能力を有する前記第１導電型の第３および第
４のトランジスタと、タイミング信号が一方の論理レベ
ルから他方の論理レベルに変化する毎に入力信号を取り
込んで当該入力信号の論理レベルに応じた論理レベルを
とる第１の出力信号とその反対の論理レベルをとる第２
の出力信号を発生し、かつ前記タイミング信号が前記他
方の論理レベルをとっている期間では前記第１の出力信
号を前記一方の論理レベルをとっている期間では前記第
１のトランジスタを前記第１の出力信号にかかわらず非
導通状態とする第１の論理レベルを前記第１のトランジ
スタのゲートに供給するとともに、前記第２の出力信号
を前記第２のトランジスタのゲートに供給する回路手段
と、夫々が前記第１の論理レベルか又は第２の論理レベ
ルを設定可能にとる第１および第２の制御信号を発生す
る回路手段と、前記第２の出力信号および前記第１の制
御信号を受けこれら信号の少なくとも一つが前記第１の
論理レベルをとるときは前記第３のトランジスタを非導
通状態とし両方とも前記第２の論理レベルをとるときは
導通状態とせしめる第１のゲート回路と、前記第２の出
力信号および前記第２の制御信号を受けこれら信号の少
なくとも一つが前記第１の論理レベルをとるときは前記
第４のトランジスタを非導通状態とし両方とも前記第２
の論理レベルをとるときは導通状態とせしめる第２のゲ
ート回路とを備えることを特徴としている。
ドレイン路が接続された第１導電型の第１のトランジス
タと、第２の電位端子と前記出力端子との間にソース・
ドレイン路が接続された第２導電型の第２のトランジス
タと、前記第１のトランジスタのソース・ドレイン路に
夫々のソース・ドレイン路が並列に接続され互いに異な
る電流供給能力を有する前記第１導電型の第３および第
４のトランジスタと、タイミング信号が一方の論理レベ
ルから他方の論理レベルに変化する毎に入力信号を取り
込んで当該入力信号の論理レベルに応じた論理レベルを
とる第１の出力信号とその反対の論理レベルをとる第２
の出力信号を発生し、かつ前記タイミング信号が前記他
方の論理レベルをとっている期間では前記第１の出力信
号を前記一方の論理レベルをとっている期間では前記第
１のトランジスタを前記第１の出力信号にかかわらず非
導通状態とする第１の論理レベルを前記第１のトランジ
スタのゲートに供給するとともに、前記第２の出力信号
を前記第２のトランジスタのゲートに供給する回路手段
と、夫々が前記第１の論理レベルか又は第２の論理レベ
ルを設定可能にとる第１および第２の制御信号を発生す
る回路手段と、前記第２の出力信号および前記第１の制
御信号を受けこれら信号の少なくとも一つが前記第１の
論理レベルをとるときは前記第３のトランジスタを非導
通状態とし両方とも前記第２の論理レベルをとるときは
導通状態とせしめる第１のゲート回路と、前記第２の出
力信号および前記第２の制御信号を受けこれら信号の少
なくとも一つが前記第１の論理レベルをとるときは前記
第４のトランジスタを非導通状態とし両方とも前記第２
の論理レベルをとるときは導通状態とせしめる第２のゲ
ート回路とを備えることを特徴としている。
したがつて、モードレジスタの論理状態を変えることに
より外部負荷に供給する出力電流のレベルを自由に設定
することができる。
より外部負荷に供給する出力電流のレベルを自由に設定
することができる。
本発明の実施例について図面を参照して説明する。
第１図は本発明による出力バツフア回路の一実施例の回
路図である。
路図である。
本実施例の出力バッファ回路は、第２図の従来例と同じ
構成要素１〜12と、命令レジスタ13と、命令レジスタ13
の出力をデコードし、出力15,16,17のいずれか１本を
「１」にする命令デコーダ14と、命令デコーダ14の出力
15が「１」のとき出力21が「１」になり、命令デコーダ
14の出力16が「１」のとき出力20が「１」になるモード
レジスタ18と、命令デコーダ14の出力17が「１」になる
と出力22が「１」になるモードレジスタ19と、フリツプ
フロツプ２の出力５とモードレジスタ18の出力20,モー
ドレジスタ19の出力22の論理和をとりＰチヤネルトラン
ジスタ９のオン／オフを制御するオアゲート23と、フリ
ツプフロツプ２の出力5,モードレジスタ18の出力21,モ
ードレジスタ19の出力22の論理和をとりＰチヤネルトラ
ンジスタ10のオン／オフを制御するオアゲート24からな
る。
構成要素１〜12と、命令レジスタ13と、命令レジスタ13
の出力をデコードし、出力15,16,17のいずれか１本を
「１」にする命令デコーダ14と、命令デコーダ14の出力
15が「１」のとき出力21が「１」になり、命令デコーダ
14の出力16が「１」のとき出力20が「１」になるモード
レジスタ18と、命令デコーダ14の出力17が「１」になる
と出力22が「１」になるモードレジスタ19と、フリツプ
フロツプ２の出力５とモードレジスタ18の出力20,モー
ドレジスタ19の出力22の論理和をとりＰチヤネルトラン
ジスタ９のオン／オフを制御するオアゲート23と、フリ
ツプフロツプ２の出力5,モードレジスタ18の出力21,モ
ードレジスタ19の出力22の論理和をとりＰチヤネルトラ
ンジスタ10のオン／オフを制御するオアゲート24からな
る。
次に、本実施例の動作を説明する。タイミング信号３が
「１」で出力データ１がフリツプフロツプ２に入力す
る。出力データ１が「１」の場合フリツプフロツプ２の
出力４が「１」でナンドゲート６の出力が「０」になり
トランジスタ７がオンし外部負荷を一時的に駆動する。
タイミング信号３が「０」となつた後もフリツプフロツ
プ２の出力５は「０」を出力するが命令レジスタ13の命
令によつて予め設定されたモードレジスタ18,19の出力
値により出力端子12は以下に述べる３種類の高レベル出
力電流供給能力をとり得る。
「１」で出力データ１がフリツプフロツプ２に入力す
る。出力データ１が「１」の場合フリツプフロツプ２の
出力４が「１」でナンドゲート６の出力が「０」になり
トランジスタ７がオンし外部負荷を一時的に駆動する。
タイミング信号３が「０」となつた後もフリツプフロツ
プ２の出力５は「０」を出力するが命令レジスタ13の命
令によつて予め設定されたモードレジスタ18,19の出力
値により出力端子12は以下に述べる３種類の高レベル出
力電流供給能力をとり得る。
（１）命令デコーダ出力15が選択されて「１」が出力さ
れ、モードレジスタ18の出力21のみが「１」であつた状
態では、制御ゲート23は「０」を制御ゲート24は「１」
をそれぞれ出力するので、Ｐチヤネルトランジスタ９が
オン,Pチヤネルトランジスタ10がオフし出力端子12に接
続された外部負荷に対してはＰチヤネルトランジスタ９
から高レベル出力電流が供給される。
れ、モードレジスタ18の出力21のみが「１」であつた状
態では、制御ゲート23は「０」を制御ゲート24は「１」
をそれぞれ出力するので、Ｐチヤネルトランジスタ９が
オン,Pチヤネルトランジスタ10がオフし出力端子12に接
続された外部負荷に対してはＰチヤネルトランジスタ９
から高レベル出力電流が供給される。
（２）命令デコーダ出力16が選択されて「１」が出力さ
れモードレジスタ18の出力20のみが「１」であつた状態
では、制御ゲート23は「１」を、制御ゲート24は「０」
をそれぞれ出力するのでＰチヤネルトランジスタ９がオ
フ,Pチヤネルトランジスタ10がオンし、外部負荷に対し
てはＰチヤネルトランジスタ10から高レベル出力電流が
供給される。
れモードレジスタ18の出力20のみが「１」であつた状態
では、制御ゲート23は「１」を、制御ゲート24は「０」
をそれぞれ出力するのでＰチヤネルトランジスタ９がオ
フ,Pチヤネルトランジスタ10がオンし、外部負荷に対し
てはＰチヤネルトランジスタ10から高レベル出力電流が
供給される。
（３）命令デコーダ出力17が選択されて「１」が出力さ
れ、モードレジスタ出力22が「１」であつた状態では、
制御ゲート23および24は「１」を出力するのでＰチヤネ
ルトランジスタ９および10はオフし、外部負荷に対し高
レベル出力電流は供給されない。
れ、モードレジスタ出力22が「１」であつた状態では、
制御ゲート23および24は「１」を出力するのでＰチヤネ
ルトランジスタ９および10はオフし、外部負荷に対し高
レベル出力電流は供給されない。
出力データ１が「０」の場合はフリツプフロツプ２の出
力５が「１」で、トランジスタ８がオンし出力端子12に
接続された外部負荷に対し低レベル出力電流が供給され
るが、この時制御ゲート23および24の出力は「１」でト
ランジスタ９および10はオフしている。
力５が「１」で、トランジスタ８がオンし出力端子12に
接続された外部負荷に対し低レベル出力電流が供給され
るが、この時制御ゲート23および24の出力は「１」でト
ランジスタ９および10はオフしている。
以上説明したように本発明は、複数の論理状態を設定し
得るモードレジスタと、このモードレジスタの出力信号
により出力バツフア回路の出力線と集積回路の基準電位
との間に電流供給能力の異なる一つ以上のトランジスタ
を選択接続する手段を有することにより （１）高レベル出力電流供給能力のみ異なる数種の半導
体集積回路を同一のフオトマスクで製造できる製造上の
管理が簡単になる。
得るモードレジスタと、このモードレジスタの出力信号
により出力バツフア回路の出力線と集積回路の基準電位
との間に電流供給能力の異なる一つ以上のトランジスタ
を選択接続する手段を有することにより （１）高レベル出力電流供給能力のみ異なる数種の半導
体集積回路を同一のフオトマスクで製造できる製造上の
管理が簡単になる。
（２）半導体集積回路に接続した周辺回路や素子が変更
され、出力端子に接続する外部負荷が変化しても命令に
より任意の電流供給能力を選択することで対処できるの
で半導体集積回路に接続する周辺回路や素子選択の自由
度が高くなる。
され、出力端子に接続する外部負荷が変化しても命令に
より任意の電流供給能力を選択することで対処できるの
で半導体集積回路に接続する周辺回路や素子選択の自由
度が高くなる。
（３）半導体集積回路のテスト時、高レベル出力電流の
測定は命令によりモードレジスタの論理状態を順次切換
えることで出力端子の異なる高レベル出力電流供給能力
を一つのテストプログラムで測定可能になり、テストの
フローが簡単になる。
測定は命令によりモードレジスタの論理状態を順次切換
えることで出力端子の異なる高レベル出力電流供給能力
を一つのテストプログラムで測定可能になり、テストの
フローが簡単になる。
（４）半導体集積回路のバラツキと出力端子に接続する
周辺回路や素子のバラツキにより生じる出力端子の高レ
ベル出力電流供給能力と外部負荷とのミスマツチングを
命令により補正するトリミング手法が可能になるという
効果を有する。
周辺回路や素子のバラツキにより生じる出力端子の高レ
ベル出力電流供給能力と外部負荷とのミスマツチングを
命令により補正するトリミング手法が可能になるという
効果を有する。
第１図は本発明による出力バツフア回路の一実施例の回
路図，第２図は出力バツフア回路の従来例の回路図であ
る。 １……出力データ,2……フリツプフロツプ,3……タイミ
ング信号,4……フリツプフロツプ出力,5……フリツプフ
ロツプ出力,6……ナンドゲート,7……高レベル負荷駆動
用Ｐチヤネルトランジスタ,8……低レベル出力電流供給
用Ｎチヤネルトランジスタ,9,10……高レベル出力電流
供給用Ｐチヤネルトランジスタ,11……出力線,12……出
力端子,13……命令レジスタ,14……命令デコーダ,15〜1
7……デコーダ出力,18,19……モードレジスタ,20〜22…
…モードレジスタ出力,23,24……制御ゲート。
路図，第２図は出力バツフア回路の従来例の回路図であ
る。 １……出力データ,2……フリツプフロツプ,3……タイミ
ング信号,4……フリツプフロツプ出力,5……フリツプフ
ロツプ出力,6……ナンドゲート,7……高レベル負荷駆動
用Ｐチヤネルトランジスタ,8……低レベル出力電流供給
用Ｎチヤネルトランジスタ,9,10……高レベル出力電流
供給用Ｐチヤネルトランジスタ,11……出力線,12……出
力端子,13……命令レジスタ,14……命令デコーダ,15〜1
7……デコーダ出力,18,19……モードレジスタ,20〜22…
…モードレジスタ出力,23,24……制御ゲート。
Claims (1)
- 【請求項１】第１の電位端子と出力端子との間にソース
・ドレイン路が接続された第１の導電型の第１のトラン
ジスタと、第２の電位端子と前記出力端子との間にソー
ス・ドレイン路が接続された第２導電型の第２のトラン
ジスタと、前記第１のトランジスタのソース・ドレイン
路に夫々のソース・ドレイン路が並列に接続され互いに
異なる電流供給能力を有する前記第１導電型の第３およ
び第４のトランジスタと、タイミング信号が一方の論理
レベルから他方の論理レベルに変化する毎に入力信号を
取り込んで当該入力信号の論理レベルに応じた論理レベ
ルをとる第１の出力信号とその反対の論理レベルをとる
第２の出力信号を発生し、かつ前記タイミング信号が前
記他方の論理レベルをとっている期間では前記第１の出
力信号を前記一方の論理レベルをとっている期間では前
記第１のトランジスタを前記第１の出力信号にかかわら
ず非導通状態とする第１の論理レベルを前記第１のトラ
ンジスタのゲートに供給するとともに、前記第２の出力
信号を前記第２のトランジスタのゲートに供給する回路
手段と、夫々が前記第１の論理レベルか又は第２の論理
レベルを設定可能にとる第１および第２の制御信号を発
生する回路手段と、前記第２の出力信号および前記第１
の制御信号を受けこれら信号の少なくとも一つが前記第
１の論理レベルをとるときは前記第３のトランジスタを
非導通状態とし両方とも前記第２の論理レベルをとると
きは導通状態とせしめる第１のゲート回路と、前記第２
の出力信号および前記第２の制御信号を受けこれら信号
の少なくとも一つが前記第１の論理レベルをとるときは
前記第４のトランジスタを非導通状態とし両方とも前記
第２の論理レベルをとるときは導通状態とせしめる第２
のゲート回路とを備える半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60051959A JPH0716153B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60051959A JPH0716153B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61212116A JPS61212116A (ja) | 1986-09-20 |
| JPH0716153B2 true JPH0716153B2 (ja) | 1995-02-22 |
Family
ID=12901399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60051959A Expired - Fee Related JPH0716153B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716153B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04154212A (ja) * | 1990-10-17 | 1992-05-27 | Mitsubishi Electric Corp | 半導体記憶装置の出力回路 |
| JP2002367376A (ja) | 2001-06-12 | 2002-12-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP4726334B2 (ja) | 2001-06-13 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2002373489A (ja) | 2001-06-15 | 2002-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150227A (en) * | 1981-03-12 | 1982-09-17 | Nec Corp | Buffer circuit |
| JPS5927624A (ja) * | 1982-08-05 | 1984-02-14 | Nec Corp | 論理変更可能な集積回路 |
-
1985
- 1985-03-15 JP JP60051959A patent/JPH0716153B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61212116A (ja) | 1986-09-20 |
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