JPH1056369A - 論理回路 - Google Patents
論理回路Info
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- JPH1056369A JPH1056369A JP8210814A JP21081496A JPH1056369A JP H1056369 A JPH1056369 A JP H1056369A JP 8210814 A JP8210814 A JP 8210814A JP 21081496 A JP21081496 A JP 21081496A JP H1056369 A JPH1056369 A JP H1056369A
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- circuit
- output
- output terminal
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- logic circuit
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Abstract
(57)【要約】
【課題】 α線、電源ノイズ、クロストークノイズ等に
よるエラーに対して訂正を行い、かつ面積増加を抑えた
論理回路を提供する。 【解決手段】 プリチャージ回路１０３，１０４は、ク
ロック信号ψにより論理回路１０１，１０２の出力ノー
ドＮ１１，Ｎ１２を論理値０にプリチャージする。論理
回路１０１と１０２は同一回路構成で同じ入力信号が入
力され、正常動作時には同一のレベルを出力する。各論
理回路の出力は、ＡＮＤゲート１１０で論理積がとられ
ることにより、一方の論理回路にエラーが発生しても、
エラー訂正が行われてノードＮ１３から正しい論理出力
が得られる。 【効果】 ２倍の論理回路でエラー訂正を行うことが可
能であり、面積の増加を抑えながらも動作時の信頼性を
向上することができる。
よるエラーに対して訂正を行い、かつ面積増加を抑えた
論理回路を提供する。 【解決手段】 プリチャージ回路１０３，１０４は、ク
ロック信号ψにより論理回路１０１，１０２の出力ノー
ドＮ１１，Ｎ１２を論理値０にプリチャージする。論理
回路１０１と１０２は同一回路構成で同じ入力信号が入
力され、正常動作時には同一のレベルを出力する。各論
理回路の出力は、ＡＮＤゲート１１０で論理積がとられ
ることにより、一方の論理回路にエラーが発生しても、
エラー訂正が行われてノードＮ１３から正しい論理出力
が得られる。 【効果】 ２倍の論理回路でエラー訂正を行うことが可
能であり、面積の増加を抑えながらも動作時の信頼性を
向上することができる。
Description
【０００１】
【発明の属する技術分野】本発明は冗長性を有した構成
でエラー訂正を行うことにより高い信頼性を得ることが
できる論理回路に関する。
でエラー訂正を行うことにより高い信頼性を得ることが
できる論理回路に関する。
【０００２】
【従来の技術】従来、冗長性を与えることにより動作上
の信頼性の向上を図った論理回路としては、例えば特開
昭６０−１２８７１４号公報に開示された回路がある。
この回路は、プリチャージノードと出力ノードの間にス
イッチを設けることにより、正しくプリチャージできな
いときの訂正を行うように構成して動作上の信頼性を向
上させている。
の信頼性の向上を図った論理回路としては、例えば特開
昭６０−１２８７１４号公報に開示された回路がある。
この回路は、プリチャージノードと出力ノードの間にス
イッチを設けることにより、正しくプリチャージできな
いときの訂正を行うように構成して動作上の信頼性を向
上させている。
【０００３】また、一般的にエラー訂正を行うために
は、一つのデータに３本の信号線が必要である。図５
は、上記公報に記載された従来技術の回路の一部を抜き
出したものである。同図において、参照符号５０１，５
０２，５０３はそれぞれ論理回路のブロックを示し、各
論理回路５０１〜５０３は同一の回路構成を有し、同じ
入力信号が入力されている。論理回路５０１の出力ノー
ドＮ５１はＡＮＤゲートＧ１０とＧ１２のそれぞれ一方
の入力端子に接続され、論理回路５０２の出力ノードＮ
５２はＡＮＤゲートＧ１０の他方の入力端子に接続され
ると共にＡＮＤゲートＧ１１の一方の入力端子に接続さ
れ、論理回路５０３の出力ノードＮ５３はＡＮＤゲート
Ｇ１１の他方の入力端子に接続されると共にＡＮＤゲー
トＧ１２の他方の入力端子に接続されている。また、各
ＡＮＤゲートＧ１０〜Ｇ１２の出力は、３入力ＯＲゲー
トＧ１３の各入力端子に接続されている。
は、一つのデータに３本の信号線が必要である。図５
は、上記公報に記載された従来技術の回路の一部を抜き
出したものである。同図において、参照符号５０１，５
０２，５０３はそれぞれ論理回路のブロックを示し、各
論理回路５０１〜５０３は同一の回路構成を有し、同じ
入力信号が入力されている。論理回路５０１の出力ノー
ドＮ５１はＡＮＤゲートＧ１０とＧ１２のそれぞれ一方
の入力端子に接続され、論理回路５０２の出力ノードＮ
５２はＡＮＤゲートＧ１０の他方の入力端子に接続され
ると共にＡＮＤゲートＧ１１の一方の入力端子に接続さ
れ、論理回路５０３の出力ノードＮ５３はＡＮＤゲート
Ｇ１１の他方の入力端子に接続されると共にＡＮＤゲー
トＧ１２の他方の入力端子に接続されている。また、各
ＡＮＤゲートＧ１０〜Ｇ１２の出力は、３入力ＯＲゲー
トＧ１３の各入力端子に接続されている。
【０００４】このように構成される従来回路におけるＯ
ＲゲートＧ１３の出力ノードＮ５４には、ノードＮ５
１，Ｎ５２，Ｎ５３のうち論理値１が２個以上あれば論
理値１が出力され、論理値０が２個以上あれば論理値０
が出力されるため１個のエラーが訂正される。
ＲゲートＧ１３の出力ノードＮ５４には、ノードＮ５
１，Ｎ５２，Ｎ５３のうち論理値１が２個以上あれば論
理値１が出力され、論理値０が２個以上あれば論理値０
が出力されるため１個のエラーが訂正される。
【０００５】
【発明が解決しようとする課題】最近のＶＬＳＩでは、
素子の微細化が急激に進んでおり、これに伴い電源電圧
が５Ｖから３．３Ｖ、２．５Ｖ、１．８Ｖと低下してき
ている。さらに今後１Ｖ以下、いわゆるサブ１Ｖの電源
電圧が予想されることから、α線、電源ノイズ、クロス
トークノイズ等によるエラー対策が重要な課題となって
きている。
素子の微細化が急激に進んでおり、これに伴い電源電圧
が５Ｖから３．３Ｖ、２．５Ｖ、１．８Ｖと低下してき
ている。さらに今後１Ｖ以下、いわゆるサブ１Ｖの電源
電圧が予想されることから、α線、電源ノイズ、クロス
トークノイズ等によるエラー対策が重要な課題となって
きている。
【０００６】しかしながら、前述した従来技術によれ
ば、これらのノイズ等によるエラー対策については十分
な配慮がなされておらず、動作時の信頼性が低下すると
いう問題点があった。また、上記従来例の回路構成で
は、エラー訂正のために３倍以上の回路が必要であり、
チップ面積が非常に増加するという問題点があった。
ば、これらのノイズ等によるエラー対策については十分
な配慮がなされておらず、動作時の信頼性が低下すると
いう問題点があった。また、上記従来例の回路構成で
は、エラー訂正のために３倍以上の回路が必要であり、
チップ面積が非常に増加するという問題点があった。
【０００７】そこで、本発明の目的は、α線、電源ノイ
ズ、クロストークノイズ等によるエラーに対して訂正を
行い信頼性を向上できると共に面積増加を抑えた論理回
路を提供することにある。
ズ、クロストークノイズ等によるエラーに対して訂正を
行い信頼性を向上できると共に面積増加を抑えた論理回
路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る論理回路は、プリチャージ回路を有す
る論理回路において、第１回路と第２回路とを具備し、
第１回路の出力端子である第１出力端子と第２回路の出
力端子である第２出力端子とは、第１回路と第２回路が
正常動作時には同一のレベルを出力し、プリチャージ時
には論理値０に対応するレベルを出力するように構成さ
れると共に、更に第１出力端子と第２出力端子との論理
積を出力するように構成した第３出力端子を設けたこと
を特徴とするものである。
め、本発明に係る論理回路は、プリチャージ回路を有す
る論理回路において、第１回路と第２回路とを具備し、
第１回路の出力端子である第１出力端子と第２回路の出
力端子である第２出力端子とは、第１回路と第２回路が
正常動作時には同一のレベルを出力し、プリチャージ時
には論理値０に対応するレベルを出力するように構成さ
れると共に、更に第１出力端子と第２出力端子との論理
積を出力するように構成した第３出力端子を設けたこと
を特徴とするものである。
【０００９】或いは、本発明に係る論理回路は、プリチ
ャージ回路を有する論理回路において、第１回路と第２
回路とを具備し、第１回路の出力端子である第１出力端
子と第２回路の出力端子である第２出力端子とは、第１
回路と第２回路が正常動作時には同一のレベルを出力
し、プリチャージ時には論理値１に対応するレベルを出
力するように構成されると共に、更に第１出力端子と第
２出力端子との論理和を出力するように構成した第３出
力端子を設けたものであってもよい。
ャージ回路を有する論理回路において、第１回路と第２
回路とを具備し、第１回路の出力端子である第１出力端
子と第２回路の出力端子である第２出力端子とは、第１
回路と第２回路が正常動作時には同一のレベルを出力
し、プリチャージ時には論理値１に対応するレベルを出
力するように構成されると共に、更に第１出力端子と第
２出力端子との論理和を出力するように構成した第３出
力端子を設けたものであってもよい。
【００１０】上記本発明に係る論理回路において、前記
第１回路と第２回路は同一回路構成で同じ入力信号が入
力されると共に、同一クロック信号により前記第１及び
第２出力端子がプリチャージされるように構成すれば好
適である。
第１回路と第２回路は同一回路構成で同じ入力信号が入
力されると共に、同一クロック信号により前記第１及び
第２出力端子がプリチャージされるように構成すれば好
適である。
【００１１】また、上記いずれかの本発明に係る論理回
路を少なくとも一つ用いてデータ処理装置を構成すれば
好適である。
路を少なくとも一つ用いてデータ処理装置を構成すれば
好適である。
【００１２】
【発明の実施の形態】本発明に係る論理回路の好適な実
施の形態は、例えば、図１に示すように、プリチャージ
回路１０３と１０４を有する論理回路において、第１回
路１０１と第２回路１０２とを具備し、第１回路１０１
の出力端子である第１出力端子Ｎ１１と第２回路１０２
の出力端子である第２出力端子Ｎ１２とは、正常動作時
には同一のレベルを出力し、第１出力端子Ｎ１１と第２
出力端子Ｎ１２はプリチャージ時には論理値０に対応す
るレベルであり、更に第１出力端子Ｎ１１と第２出力端
子Ｎ１２の論理積を出力する第３出力端子Ｎ１３を具備
した構成である。このように同一回路構成の論理回路１
０１と１０２を用いた冗長性を有する構成とすると共
に、各論理回路１０１と１０２の出力Ｎ１１とＮ１２の
論理積をとるようにＡＮＤゲート１１０を設けた構成と
したことにより、一方の論理回路にエラーが発生して
も、エラー訂正が行われてノードＮ１３から正しい論理
出力が得られる。従来の３倍の冗長性を有する論理回路
構成に比べて、面積の増加を抑えながらも動作時の信頼
性を向上することができる。
施の形態は、例えば、図１に示すように、プリチャージ
回路１０３と１０４を有する論理回路において、第１回
路１０１と第２回路１０２とを具備し、第１回路１０１
の出力端子である第１出力端子Ｎ１１と第２回路１０２
の出力端子である第２出力端子Ｎ１２とは、正常動作時
には同一のレベルを出力し、第１出力端子Ｎ１１と第２
出力端子Ｎ１２はプリチャージ時には論理値０に対応す
るレベルであり、更に第１出力端子Ｎ１１と第２出力端
子Ｎ１２の論理積を出力する第３出力端子Ｎ１３を具備
した構成である。このように同一回路構成の論理回路１
０１と１０２を用いた冗長性を有する構成とすると共
に、各論理回路１０１と１０２の出力Ｎ１１とＮ１２の
論理積をとるようにＡＮＤゲート１１０を設けた構成と
したことにより、一方の論理回路にエラーが発生して
も、エラー訂正が行われてノードＮ１３から正しい論理
出力が得られる。従来の３倍の冗長性を有する論理回路
構成に比べて、面積の増加を抑えながらも動作時の信頼
性を向上することができる。
【００１３】
【実施例】次に、本発明に係る論理回路及びその論理回
路を用いたデータ処理装置の更に具体的な実施例につ
き、添付図面を参照しながら以下詳細に説明する。
路を用いたデータ処理装置の更に具体的な実施例につ
き、添付図面を参照しながら以下詳細に説明する。
【００１４】＜実施例１＞図１は、本発明に係る論理回
路の一実施例を示すブロック図である。同図において、
参照符号１０３と１０４はそれぞれプリチャージ回路を
示し、各プリチャージ回路１０３と１０４は、クロック
信号φによって論理回路１０１と１０２の出力信号が得
られるノードＮ１１とノードＮ１２を、論理値０にプリ
チャージする。また、論理回路１０１と１０２は同一の
回路構成であり、同じ入力信号が入力される。論理回路
１０１と１０２はディスチャージ時に、入力信号の組合
せから判断してノードＮ１１とノードＮ１２をディスチ
ャージして論理値１にする。ＡＮＤゲート１１０は、ノ
ードＮ１１とノードＮ１２の値の論理積をノードＮ１３
に出力する。
路の一実施例を示すブロック図である。同図において、
参照符号１０３と１０４はそれぞれプリチャージ回路を
示し、各プリチャージ回路１０３と１０４は、クロック
信号φによって論理回路１０１と１０２の出力信号が得
られるノードＮ１１とノードＮ１２を、論理値０にプリ
チャージする。また、論理回路１０１と１０２は同一の
回路構成であり、同じ入力信号が入力される。論理回路
１０１と１０２はディスチャージ時に、入力信号の組合
せから判断してノードＮ１１とノードＮ１２をディスチ
ャージして論理値１にする。ＡＮＤゲート１１０は、ノ
ードＮ１１とノードＮ１２の値の論理積をノードＮ１３
に出力する。
【００１５】以下に、論理回路１０１もしくは１０２に
エラーが発生し、ノードＮ１１もしくはノードＮ１２が
間違った値であっても、ノードＮ１３には正しい信号が
出力されることを説明する。
エラーが発生し、ノードＮ１１もしくはノードＮ１２が
間違った値であっても、ノードＮ１３には正しい信号が
出力されることを説明する。
【００１６】まず、論理回路１０１と１０２は回路構成
および入力信号が同じであるから、正常動作時にはノー
ドＮ１１とノードＮ１２は同一のレベルである。このた
め、その論理積をとるＡＮＤゲート１１０の出力ノード
Ｎ１３には正しい値が出力される。
および入力信号が同じであるから、正常動作時にはノー
ドＮ１１とノードＮ１２は同一のレベルである。このた
め、その論理積をとるＡＮＤゲート１１０の出力ノード
Ｎ１３には正しい値が出力される。
【００１７】次に、論理回路１０１にエラーが発生し、
ノードＮ１１をディスチャージしてしまい論理値１を出
力したとする。正しい値が論理値１であるならば問題は
なく、また論理値０が正しい値の場合でも正常動作する
論理回路１０２の出力ノードＮ１２が論理値０であるた
め、ノードＮ１１とノードＮ１２の論理積をとったＡＮ
Ｄゲート１１０の出力ノードＮ１３には正しい論理値０
が出力される。また、論理回路１０２にエラーが発生し
た場合にも同様である。
ノードＮ１１をディスチャージしてしまい論理値１を出
力したとする。正しい値が論理値１であるならば問題は
なく、また論理値０が正しい値の場合でも正常動作する
論理回路１０２の出力ノードＮ１２が論理値０であるた
め、ノードＮ１１とノードＮ１２の論理積をとったＡＮ
Ｄゲート１１０の出力ノードＮ１３には正しい論理値０
が出力される。また、論理回路１０２にエラーが発生し
た場合にも同様である。
【００１８】すなわち、本実施例によれば、２倍の論理
回路構成にすると共に各論理回路の出力の論理積をとる
ようにしたことにより、論理値０に正しくプリチャージ
できない場合の訂正を行うことができ、信頼性を向上で
きると共に、図５に示した従来構成に比べてエラー訂正
に伴う面積増加を抑えることができる。
回路構成にすると共に各論理回路の出力の論理積をとる
ようにしたことにより、論理値０に正しくプリチャージ
できない場合の訂正を行うことができ、信頼性を向上で
きると共に、図５に示した従来構成に比べてエラー訂正
に伴う面積増加を抑えることができる。
【００１９】＜実施例２＞図２は、本発明に係る論理回
路の別の一実施例を示すブロック図である。同図におい
て、参照符号２０３と２０４はそれぞれプリチャージ回
路を示し、各プリチャージ回路２０３と２０４は、クロ
ック信号φによって論理回路２０１と２０２の出力信号
が得られるノードＮ２１とノードＮ２２を、論理値１に
プリチャージする。また、論理回路２０１と２０２は同
一の回路構成であり、同じ入力信号が入力される。論理
回路２０１と２０２はディスチャージ時に、入力信号の
組合せから判断してノードＮ２１とノードＮ２２をディ
スチャージして論理値０にする。ＯＲゲート２１０は、
ノードＮ２１とノードＮ２２の値の論理和をノードＮ２
３に出力する。
路の別の一実施例を示すブロック図である。同図におい
て、参照符号２０３と２０４はそれぞれプリチャージ回
路を示し、各プリチャージ回路２０３と２０４は、クロ
ック信号φによって論理回路２０１と２０２の出力信号
が得られるノードＮ２１とノードＮ２２を、論理値１に
プリチャージする。また、論理回路２０１と２０２は同
一の回路構成であり、同じ入力信号が入力される。論理
回路２０１と２０２はディスチャージ時に、入力信号の
組合せから判断してノードＮ２１とノードＮ２２をディ
スチャージして論理値０にする。ＯＲゲート２１０は、
ノードＮ２１とノードＮ２２の値の論理和をノードＮ２
３に出力する。
【００２０】以下に、論理回路２０１もしくは２０２に
エラーが発生し、ノードＮ２１もしくはノードＮ２２が
間違った値であっても、ノードＮ２３には正しい信号が
出力されることを説明する。
エラーが発生し、ノードＮ２１もしくはノードＮ２２が
間違った値であっても、ノードＮ２３には正しい信号が
出力されることを説明する。
【００２１】まず、論理回路２０１と２０２は回路構成
および入力信号が同じであるから、正常動作時にはノー
ドＮ２１とノードＮ２２は同一のレベルである。このた
め、その論理和をとるＯＲゲート２１０の出力ノードＮ
２３には正しい値が出力される。
および入力信号が同じであるから、正常動作時にはノー
ドＮ２１とノードＮ２２は同一のレベルである。このた
め、その論理和をとるＯＲゲート２１０の出力ノードＮ
２３には正しい値が出力される。
【００２２】次に、論理回路２０１にエラーが発生し、
ノードＮ２１をディスチャージしてしまい論理値０を出
力したとする。正しい値が論理値０であるならば問題は
なく、また論理値１が正しい値の場合でも正常動作する
論理回路２０２の出力ノードＮ２２が論理値１であるた
め、ノードＮ２１とノードＮ２２の論理和をとったＯＲ
ゲート２１０の出力ノードＮ２３には正しい論理値１が
出力される。また、論理回路２０２にエラーが発生した
場合にも同様である。
ノードＮ２１をディスチャージしてしまい論理値０を出
力したとする。正しい値が論理値０であるならば問題は
なく、また論理値１が正しい値の場合でも正常動作する
論理回路２０２の出力ノードＮ２２が論理値１であるた
め、ノードＮ２１とノードＮ２２の論理和をとったＯＲ
ゲート２１０の出力ノードＮ２３には正しい論理値１が
出力される。また、論理回路２０２にエラーが発生した
場合にも同様である。
【００２３】すなわち、本実施例によれば、２倍の論理
回路構成にすると共に各論理回路の出力の論理和をとる
ようにしたことにより、正しく論理値１にプリチャージ
できない場合のエラー訂正を行うことができ、信頼性を
向上できると共に、図５に示した従来構成に比べてエラ
ー訂正に伴う面積増加を抑えることができる。
回路構成にすると共に各論理回路の出力の論理和をとる
ようにしたことにより、正しく論理値１にプリチャージ
できない場合のエラー訂正を行うことができ、信頼性を
向上できると共に、図５に示した従来構成に比べてエラ
ー訂正に伴う面積増加を抑えることができる。
【００２４】＜実施例３＞図３は、本発明に係る論理回
路のまた別の一実施例を示す２入力ＮＡＮＤ回路の回路
構成図である。同図において、参照符号３０１と３０４
はｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳト
ランジスタと称する）、３０２，３０３，３０５，３０
６はｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ
トランジスタと称する）、Ｇ３３とＧ３４はインバー
タ、Ｇ３５はＮＡＮＤゲートをそれぞれ示す。ここで、
論理値と電圧との対応は、論理値０が低い電位に相当す
る電圧ＶＳＳに、論理値１が高い電位に相当する電圧Ｖ
ＤＤに各々対応するものとする。ＰＭＯＳトランジスタ
３０１と３０４は、クロックφが論理値１の時にオンと
なり、ノードＮ３１とノードＮ３２をプリチャージして
論理値１とする。ＮＭＯＳトランジスタ３０２と３０３
で構成する入力部Ｇ３１と、ＮＭＯＳトランジスタ３０
５と３０６で構成する入力部Ｇ３２は、ディスチャージ
時に入力信号ＡとＢが共に論理値１の時にノードＮ３１
とノードＮ３２をそれぞれディスチャージして論理値０
になる。従って、プリチャージ時にはインバータＧ３３
の出力ノードＮ３３とインバータＧ３４の出力ノードＮ
３４は共に論理値０であり、その論理積の否定であるＮ
ＡＮＤゲートＧ３５の出力信号Ｏｕｔは論理値１が得ら
れる。
路のまた別の一実施例を示す２入力ＮＡＮＤ回路の回路
構成図である。同図において、参照符号３０１と３０４
はｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳト
ランジスタと称する）、３０２，３０３，３０５，３０
６はｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ
トランジスタと称する）、Ｇ３３とＧ３４はインバー
タ、Ｇ３５はＮＡＮＤゲートをそれぞれ示す。ここで、
論理値と電圧との対応は、論理値０が低い電位に相当す
る電圧ＶＳＳに、論理値１が高い電位に相当する電圧Ｖ
ＤＤに各々対応するものとする。ＰＭＯＳトランジスタ
３０１と３０４は、クロックφが論理値１の時にオンと
なり、ノードＮ３１とノードＮ３２をプリチャージして
論理値１とする。ＮＭＯＳトランジスタ３０２と３０３
で構成する入力部Ｇ３１と、ＮＭＯＳトランジスタ３０
５と３０６で構成する入力部Ｇ３２は、ディスチャージ
時に入力信号ＡとＢが共に論理値１の時にノードＮ３１
とノードＮ３２をそれぞれディスチャージして論理値０
になる。従って、プリチャージ時にはインバータＧ３３
の出力ノードＮ３３とインバータＧ３４の出力ノードＮ
３４は共に論理値０であり、その論理積の否定であるＮ
ＡＮＤゲートＧ３５の出力信号Ｏｕｔは論理値１が得ら
れる。
【００２５】また、正常動作でのディスチャージ時に
は、入力信号ＡとＢが共に論理値１の場合にインバータ
Ｇ３３の出力ノードＮ３３とインバータＧ３４の出力ノ
ードＮ３４は共に論理値１となり、その論理積の否定で
あるＮＡＮＤゲートＧ３５の出力信号Ｏｕｔは論理値０
が得られる。
は、入力信号ＡとＢが共に論理値１の場合にインバータ
Ｇ３３の出力ノードＮ３３とインバータＧ３４の出力ノ
ードＮ３４は共に論理値１となり、その論理積の否定で
あるＮＡＮＤゲートＧ３５の出力信号Ｏｕｔは論理値０
が得られる。
【００２６】ここで、例えばディスチャージ時に入力信
号Ａが論理値０、入力信号Ｂが論理値１の場合におい
て、ＮＭＯＳトランジスタ３０２にα線が入射するか、
あるいはＮＭＯＳトランジスタ３０２のゲートにノイズ
が混入してＮＭＯＳトランジスタ３０２がオンする等の
原因により、誤ってノードＮ３１を論理値０にしてしま
ったとする。即ちノードＮ３３は論理値１になったとす
る。しかし、この時ノードＮ３２は正常に動作して論理
値１を保持しているため、ノードＮ３４は論理値０であ
り、ノードＮ３３とノードＮ３４の値の論理積の否定を
とるＮＡＮＤゲートＧ３５の出力信号Ｏｕｔには、正し
い値である論理値１が得られる。また、ノードＮ３２が
誤って論理値０になってしまった場合にも、同様にエラ
ー訂正が行える。
号Ａが論理値０、入力信号Ｂが論理値１の場合におい
て、ＮＭＯＳトランジスタ３０２にα線が入射するか、
あるいはＮＭＯＳトランジスタ３０２のゲートにノイズ
が混入してＮＭＯＳトランジスタ３０２がオンする等の
原因により、誤ってノードＮ３１を論理値０にしてしま
ったとする。即ちノードＮ３３は論理値１になったとす
る。しかし、この時ノードＮ３２は正常に動作して論理
値１を保持しているため、ノードＮ３４は論理値０であ
り、ノードＮ３３とノードＮ３４の値の論理積の否定を
とるＮＡＮＤゲートＧ３５の出力信号Ｏｕｔには、正し
い値である論理値１が得られる。また、ノードＮ３２が
誤って論理値０になってしまった場合にも、同様にエラ
ー訂正が行える。
【００２７】＜実施例４＞図４は、本発明に係る論理回
路のまた別の一実施例を示す２入力ＡＮＤ回路の回路構
成図である。同図において参照符号４０１と４０４はＰ
ＭＯＳトランジスタ、４０２，４０３，４０５，４０６
はＮＭＯＳトランジスタ、Ｇ４５はＮＯＲゲートをそれ
ぞれ示す。ここで、論理値と電圧との対応は、論理値０
が低い電位に相当する電圧ＶＳＳ、論理値１が高い電位
に相当する電圧ＶＤＤに各々対応するものとする。ＰＭ
ＯＳトランジスタ４０１と４０４は、クロックφが論理
値１の時にオンとなり、ノードＮ４１とノードＮ４２を
プリチャージし論理値１とする。ＮＭＯＳトランジスタ
４０２と４０３で構成する入力部Ｇ４１と、ＮＯＭＳト
ランジスタ４０５と４０６で構成する入力部Ｇ４２は、
ディスチャージ時に入力信号ＡとＢが共に論理値１の時
にノードＮ４１とノードＮ４２をそれぞれディスチャー
ジして論理値０になる。従って、プリチャージ時にはノ
ードＮ４１とノードＮ４２の値の論理和の否定である出
力信号Ｏｕｔは論理値０が得られる。
路のまた別の一実施例を示す２入力ＡＮＤ回路の回路構
成図である。同図において参照符号４０１と４０４はＰ
ＭＯＳトランジスタ、４０２，４０３，４０５，４０６
はＮＭＯＳトランジスタ、Ｇ４５はＮＯＲゲートをそれ
ぞれ示す。ここで、論理値と電圧との対応は、論理値０
が低い電位に相当する電圧ＶＳＳ、論理値１が高い電位
に相当する電圧ＶＤＤに各々対応するものとする。ＰＭ
ＯＳトランジスタ４０１と４０４は、クロックφが論理
値１の時にオンとなり、ノードＮ４１とノードＮ４２を
プリチャージし論理値１とする。ＮＭＯＳトランジスタ
４０２と４０３で構成する入力部Ｇ４１と、ＮＯＭＳト
ランジスタ４０５と４０６で構成する入力部Ｇ４２は、
ディスチャージ時に入力信号ＡとＢが共に論理値１の時
にノードＮ４１とノードＮ４２をそれぞれディスチャー
ジして論理値０になる。従って、プリチャージ時にはノ
ードＮ４１とノードＮ４２の値の論理和の否定である出
力信号Ｏｕｔは論理値０が得られる。
【００２８】また、正常動作でのディスチャージ時に
は、入力信号ＡとＢが共に論理値１の場合にノードＮ４
１とノード４２は共に論理値０となり、その論理和の否
定であるＮＯＲゲートＧ４５の出力信号Ｏｕｔは論理値
１が得られる。
は、入力信号ＡとＢが共に論理値１の場合にノードＮ４
１とノード４２は共に論理値０となり、その論理和の否
定であるＮＯＲゲートＧ４５の出力信号Ｏｕｔは論理値
１が得られる。
【００２９】ここで、例えばディスチャージ時に入力信
号Ａが論理値０、入力信号Ｂが論理値１の場合におい
て、ＮＭＯＳトランジスタ４０２にα線が入射するか、
あるいはＮＭＯＳトランジスタ４０２のゲートにノイズ
が混入してＮＭＯＳトランジスタ４０２がオンする等の
原因により、誤ってノードＮ４１を論理値０にしてしま
ったとする。しかし、この時ノードＮ４２は正常に動作
して論理値１を保持しているため、ノードＮ４１とノー
ドＮ４２の値の論理和の否定をとる出力信号Ｏｕｔに
は、正しい値である論理値０が得られる。ノードＮ４２
が誤って論理値０になってしまった場合にも同様にエラ
ー訂正が行える。
号Ａが論理値０、入力信号Ｂが論理値１の場合におい
て、ＮＭＯＳトランジスタ４０２にα線が入射するか、
あるいはＮＭＯＳトランジスタ４０２のゲートにノイズ
が混入してＮＭＯＳトランジスタ４０２がオンする等の
原因により、誤ってノードＮ４１を論理値０にしてしま
ったとする。しかし、この時ノードＮ４２は正常に動作
して論理値１を保持しているため、ノードＮ４１とノー
ドＮ４２の値の論理和の否定をとる出力信号Ｏｕｔに
は、正しい値である論理値０が得られる。ノードＮ４２
が誤って論理値０になってしまった場合にも同様にエラ
ー訂正が行える。
【００３０】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論であり、任意の論理回路に適用可
能である。例えば、入力データに対して種々の論理演算
を行ってデータを処理するデータ処理装置に、実施例で
述べた論理回路の一つ或は複数を用いて構成すれば、エ
ラー訂正を従来に比べて少ない面積で実行できる信頼性
の高いデータ処理装置を得ることができる。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論であり、任意の論理回路に適用可
能である。例えば、入力データに対して種々の論理演算
を行ってデータを処理するデータ処理装置に、実施例で
述べた論理回路の一つ或は複数を用いて構成すれば、エ
ラー訂正を従来に比べて少ない面積で実行できる信頼性
の高いデータ処理装置を得ることができる。
【００３１】
【発明の効果】前述した実施例から明らかなように、本
発明によれば２倍の論理回路でエラー訂正を行うことが
可能であり、面積の増加を抑えながらも、α線、電源ノ
イズ、クロストークノイズ等によるエラーが発生しても
正しい値を出力し、動作時の信頼性が高い論理回路を提
供することができる。
発明によれば２倍の論理回路でエラー訂正を行うことが
可能であり、面積の増加を抑えながらも、α線、電源ノ
イズ、クロストークノイズ等によるエラーが発生しても
正しい値を出力し、動作時の信頼性が高い論理回路を提
供することができる。
【図面の簡単な説明】
【図１】本発明に係る論理回路の一実施例を示すブロッ
ク図である。
ク図である。
【図２】本発明に係る論理回路の別の一実施例を示すブ
ロック図である。
ロック図である。
【図３】本発明に係る論理回路のまた別の一実施例を示
す２入力ＮＡＮＤ回路の回路構成図である。
す２入力ＮＡＮＤ回路の回路構成図である。
【図４】本発明に係る論理回路のまた別の一実施例を示
す２入力ＡＮＤ回路の回路構成図である。
す２入力ＡＮＤ回路の回路構成図である。
【図５】従来の冗長性を有する論理回路のブロック図で
ある。
ある。
１０１，１０２…論理回路、 １０３，１０４…プリチャージ回路、 １１０…ＡＮＤゲート、 ３０１，３０４…ＰＭＯＳトランジスタ、 ３０２，３０３，３０５，３０６…ＮＭＯＳトランジス
タ、 ４０１，４０４…ＰＭＯＳトランジスタ、 ４０２，４０３，４０５，４０６…ＮＭＯＳトランジス
タ、 Ｇ３１，Ｇ３２…入力部、 Ｇ３３，Ｇ３４…インバータ、 Ｇ３５…ＮＡＮＤゲート、 Ｇ４１，Ｇ４２…入力部、 Ｇ４５…ＮＯＲゲート、 Ｎ１１，Ｎ１２，Ｎ１３…ノード、 Ｎ２１，Ｎ２２，Ｎ２３…ノード、 Ｎ３１，Ｎ３２，Ｎ３３，Ｎ３４…ノード、 Ｎ４１，Ｎ４２…ノード。
タ、 ４０１，４０４…ＰＭＯＳトランジスタ、 ４０２，４０３，４０５，４０６…ＮＭＯＳトランジス
タ、 Ｇ３１，Ｇ３２…入力部、 Ｇ３３，Ｇ３４…インバータ、 Ｇ３５…ＮＡＮＤゲート、 Ｇ４１，Ｇ４２…入力部、 Ｇ４５…ＮＯＲゲート、 Ｎ１１，Ｎ１２，Ｎ１３…ノード、 Ｎ２１，Ｎ２２，Ｎ２３…ノード、 Ｎ３１，Ｎ３２，Ｎ３３，Ｎ３４…ノード、 Ｎ４１，Ｎ４２…ノード。
Claims (4)
- 【請求項１】プリチャージ回路を有する論理回路におい
て、第１回路と第２回路とを具備し、第１回路の出力端
子である第１出力端子と第２回路の出力端子である第２
出力端子とは、第１回路と第２回路が正常動作時には同
一のレベルを出力し、プリチャージ時には論理値０に対
応するレベルを出力するように構成されると共に、更に
第１出力端子と第２出力端子との論理積を出力するよう
に構成した第３出力端子を設けたことを特徴とする論理
回路。 - 【請求項２】プリチャージ回路を有する論理回路におい
て、第１回路と第２回路とを具備し、第１回路の出力端
子である第１出力端子と第２回路の出力端子である第２
出力端子とは、第１回路と第２回路が正常動作時には同
一のレベルを出力し、プリチャージ時には論理値１に対
応するレベルを出力するように構成されると共に、更に
第１出力端子と第２出力端子との論理和を出力するよう
に構成した第３出力端子を設けたことを特徴とする論理
回路。 - 【請求項３】前記第１回路と第２回路は同一回路構成で
同じ入力信号が入力されると共に、同一クロック信号に
より前記第１及び第２出力端子がプリチャージされるよ
うに構成された請求項１又は請求項２に記載の論理回
路。 - 【請求項４】請求項１〜３のいずれか１項に記載の論理
回路を少なくとも一つ用いて構成されることを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210814A JPH1056369A (ja) | 1996-08-09 | 1996-08-09 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210814A JPH1056369A (ja) | 1996-08-09 | 1996-08-09 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056369A true JPH1056369A (ja) | 1998-02-24 |
Family
ID=16595572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8210814A Pending JPH1056369A (ja) | 1996-08-09 | 1996-08-09 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010013587A1 (ja) * | 2008-08-01 | 2010-02-04 | 日本電気株式会社 | 半導体集積回路 |
| JP2014068154A (ja) * | 2012-09-25 | 2014-04-17 | Fujitsu Semiconductor Ltd | カウンタ回路 |
-
1996
- 1996-08-09 JP JP8210814A patent/JPH1056369A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010013587A1 (ja) * | 2008-08-01 | 2010-02-04 | 日本電気株式会社 | 半導体集積回路 |
| JP2014068154A (ja) * | 2012-09-25 | 2014-04-17 | Fujitsu Semiconductor Ltd | カウンタ回路 |
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