CN117352021A - 一种占空比校正方法及电路、存储装置 - Google Patents

一种占空比校正方法及电路、存储装置 Download PDF

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Abstract

本公开实施例公开了一种占空比校正方法及电路、存储装置，占空比校正电路包括：至少一个占空比校正子电路；其中，每个占空比校正子电路包括步长控制电路和占空比调节电路；所述步长控制电路被配置为基于占空比校正码来控制占空比的调节步长；所述占空比调节电路被配置为基于所述调节步长来增大或减小输入时钟信号的占空比，并输出校正后的时钟信号。

Description

一种占空比校正方法及电路、存储装置
技术领域
本公开涉及半导体技术领域，尤其涉及一种占空比校正方法及电路、存储装置。
背景技术
在动态随机存储器中，占空比达到50％能够最大限度地提高时钟电平的利用效率，从而保障系统的正常运作和效能的最佳发挥。然而实际工作中时钟电路占空比往往会偏离50％，占空比校正电路就是为这一问题设计的一类电路。
然而，目前的占空比校正电路仍然存在调整范围过小且占空比的调整步长单一的问题。
发明内容
有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种占空比校正方法及电路、存储装置。
为达到上述目的，本公开实施例的技术方案是这样实现的：
第一方面，本公开实施例提供一种占空比校正电路，包括：至少一个占空比校正子电路；其中，
每个占空比校正子电路包括步长控制电路和占空比调节电路；
所述步长控制电路被配置为基于占空比校正码来控制占空比的调节步长；
所述占空比调节电路被配置为基于所述调节步长来增大或减小输入时钟信号的占空比，并输出校正后的时钟信号。
在一种可选的实施方式中，所述占空比调节电路包括调节单元和第二反相器单元；
所述调节单元的输出端与所述第二反相器单元的输入端连接；所述第二反相器单元的输出端与所述调节单元的输入端连接。
在一种可选的实施方式中，每级占空比校正子电路还包括第一节点和第二节点；
所述步长控制电路包括并联的多态反相器单元和第一反相器单元；
所述第一反相器单元的输入端与所述第一节点连接，所述第一反相器单元的输出端与所述第二节点连接；
所述第二反相器单元的输入端与所述第二节点连接。
在一种可选的实施方式中，所述第一节点用于接收输入时钟信号，所述第一反相器单元将所述输入时钟信号反相后输出至所述第二节点，所述占空比调节电路根据所述第二反相器单元输出的信号和所述第二节点处的信号产生所述占空比校正子电路的校正后的时钟信号。
在一种可选的实施方式中，所述多态反相器单元包括上拉控制单元和下拉控制单元；
所述上拉控制单元包括第一NMOS管和第一并联PMOS管，所述第一并联PMOS管包括多个并联的PMOS管；
所述下拉控制单元包括第一PMOS管和第一并联NMOS管，所述第一并联NMOS管包括多个并联的NMOS管。
在一种可选的实施方式中，所述占空比校正码包括输入至所述上拉控制单元的第一上拉码和输入至所述下拉控制单元的第一下拉码；
所述步长控制电路具体被配置为基于所述第一上拉码来控制所述第一并联PMOS管中各个PMOS管的开或关，以及基于所述第一下拉码来控制所述第一并联NMOS管中各个NMOS管的开或关，以实现占空比的调节步长的控制。
在一种可选的实施方式中，所述调节单元包括上拉调节单元和下拉调节单元；
所述上拉调节单元包括第二NMOS管和第二并联PMOS管，所述第二并联PMOS管包括多个并联的PMOS管；
所述下拉调节单元包括第二PMOS管和第二并联NMOS管，所述第二并联NMOS管包括多个并联的NMOS管。
在一种可选的实施方式中，所述占空比校正码包括输入至所述上拉调节单元的第二上拉码和输入至所述下拉调节单元的第二下拉码；
所述占空比调节电路具体被配置为基于所述第二上拉码来控制所述第二并联PMOS管中各个PMOS管的开或关，以及基于所述第二下拉码来控制所述第二并联NMOS管中各个NMOS管的开或关，以实现输入时钟信号的占空比的增大或减小。
在一种可选的实施方式中，还包括：
占空比检测单元，被配置为检测初始输入时钟信号和每个占空比校正子电路的输出时钟信号的占空比信息，并输出所述初始输入时钟信号和每个占空比校正子电路输出的校正后的时钟信号的占空比信息；
校正码发生单元，被配置为基于所述初始输入时钟信号的占空比信息产生第一级占空比校正子电路的占空比校正码，以及在占空比校正电路包括逐级相连的多个占空比校正子电路的情况下，基于前级占空比校正子电路输出的校正后的占空比信息产生后级占空比校正子电路的占空比校正码。
在一种可选的实施方式中，所述校正码发生单元还被配置为基于所述占空比检测单元输出的占空比信息，确定占空比；若所述占空比处于第一预设区间之内，则输出精细占空比校正码；若所述占空比处于第一预设区间之外，则输出粗略占空比校正码。
在一种可选的实施方式中，所述步长控制电路具体被配置为基于所述精细占空比校正码来控制占空比的调节步长，和/或基于所述粗略占空比校正码来控制占空比的调节步长；其中，所述精细占空比校正码对应的调节步长小于所述粗略占空比校正码对应的调节步长。
第二方面，本公开实施例提供一种占空比校正方法，占空比校正电路包括至少一个占空比校正子电路；其中，每个占空比校正子电路包括步长控制电路和占空比调节电路；所述方法包括：
利用步长控制电路基于占空比校正码来控制占空比的调节步长；
利用占空比调节电路基于所述步长控制电路输出的调节步长来增大或减小输入时钟信号的占空比，并输出校正后的时钟信号。
在一种可选的实施方式中，所述方法还包括：
利用所述占空比调节电路中的第二反相器单元输出校正后的时钟信号，并将所述校正后的时钟信号反馈至所述占空比调节电路中的调节单元。
在一种可选的实施方式中，每级占空比校正子电路还包括第一节点和第二节点；所述第一节点用于接收输入时钟信号；所述步长控制电路包括并联的多态反相器单元和第一反相器单元；所述第一反相器单元的输入端与所述第一节点连接，所述第一反相器单元的输出端与所述第二节点连接；所述第二反相器单元的输入端与所述第二节点连接；
所述利用所述占空比调节电路中的第二反相器单元输出校正后的时钟信号，包括：
所述第一反相器单元将所述输入时钟信号反相后输出至所述第二节点，所述占空比调节电路根据所述第二反相器单元输出的信号和所述第二节点处的信号产生所述占空比校正子电路的校正后的时钟信号。
在一种可选的实施方式中，所述多态反相器单元包括上拉控制单元和下拉控制单元；所述上拉控制单元包括第一NMOS管和第一并联PMOS管，所述第一并联PMOS管包括多个并联的PMOS管；所述下拉控制单元包括第一PMOS管和第一并联NMOS管，所述第一并联NMOS管包括多个并联的NMOS管；所述占空比校正码包括输入至所述上拉控制单元的第一上拉码和输入至所述下拉控制单元的第一下拉码；
所述利用步长控制电路基于占空比校正码来控制占空比的调节步长，包括：
利用所述步长控制电路基于所述第一上拉码控制所述第一并联PMOS管中各个PMOS管的开或关，以及基于所述第一下拉码控制所述第一并联NMOS管中各个NMOS管的开或关，以实现占空比的调节步长的控制。
在一种可选的实施方式中，所述调节单元包括上拉调节单元和下拉调节单元；所述上拉调节单元包括第二NMOS管和第二并联PMOS管，所述第二并联PMOS管包括多个并联的PMOS管；所述下拉调节单元包括第二PMOS管和第二并联NMOS管，所述第二并联NMOS管包括多个并联的NMOS管；所述占空比校正码包括输入至所述上拉调节单元的第二上拉码和输入至所述下拉调节单元的第二下拉码；
所述利用占空比调节电路基于所述步长控制电路输出的调节步长来增大或减小输入时钟信号的占空比，包括：
利用所述占空比调节电路基于所述第二上拉码控制所述第二并联PMOS管中各个PMOS管的开或关，以及基于所述第二下拉码控制所述第二并联NMOS管中各个NMOS管的开或关，以实现输入时钟信号的占空比的增大或减小。
在一种可选的实施方式中，所述方法还包括：
利用占空比检测单元检测初始输入时钟信号和每个占空比校正子电路的输出时钟信号的占空比，并输出所述初始输入时钟信号和每个占空比校正子电路输出的校正后的时钟信号的占空比信息；
利用校正码发生单元基于所述初始输入时钟信号的占空比信息产生第一级占空比校正子电路的占空比校正码，以及在占空比校正电路包括逐级相连的多个占空比校正子电路的情况下，基于前级占空比校正子电路输出的校正后的时钟信号的占空比信息产生后级占空比校正子电路的占空比校正码。
在一种可选的实施方式中，所述方法还包括：
利用所述校正码发生单元基于所述占空比检测单元输出的占空比信息，确定占空比；若所述占空比处于第一预设区间之内，则输出精细占空比校正码；若所述占空比处于第一预设区间之外，则输出粗略占空比校正码。
在一种可选的实施方式中，所述利用步长控制电路基于占空比校正码来控制占空比的调节步长，包括：
利用所述步长控制电路基于所述精细占空比校正码来控制占空比的调节步长，和/或基于所述粗略占空比校正码来控制占空比的调节步长；其中，所述精细占空比校正码对应的调节步长小于所述粗略占空比校正码对应的调节步长。
第三方面，本公开实施例提供一种半导体存储器，其特征在于，包括如第一方面任一项所述的占空比校正电路。
本公开实施例提供了一种占空比校正电路，该占空比校正电路包括至少一个占空比校正子电路，而每个占空比校正子电路包括步长控制电路，该步长控制电路可以基于占空比校正码来控制占空比的调节步长。本公开实施例提供的占空比校正电路可以根据时钟频率和占空比情况而适应性的调整占空比的调节步长，从而提高占空比校正的调整范围和效率。
附图说明
图1为本公开实施例提供的一种占空比校正电路的结构示意图；
图2为本公开实施例提供的一种步长控制电路的结构示意图；
图3为本公开实施例提供的一种占空比调节电路的结构示意图；
图4为本公开实施例提供的时钟信号的时序图；
图5为本公开实施例提供的一种占空比校正方法的流程示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
本公开实施例中涉及的存储装置可以包括动态随机存取存储器(DRAM，DynamicRandom Access Memory)，尤其适应用于采用DDR4内存规格、DDR5内存规格的双倍数据速率同步动态随机存取存储器、采用LPDDR4内存规格、LPDDR5内存规格的低功耗双倍数据速率同步动态随机存取存储器。需要说明的是，本公开实施例并不限于DRAM，但在后续的介绍中，为了描述清楚，仅以DRAM为例进行说明。
本公开实施例提供一种占空比校正电路，图1为本公开实施例提供的一种占空比校正电路的结构示意图，如图1所示，占空比校正电路包括：
至少一个占空比校正子电路10；其中，
每个占空比校正子电路10包括步长控制电路100和占空比调节电路200；
所述步长控制电路100被配置为基于占空比校正码来控制占空比的调节步长；
所述占空比调节电路200被配置为基于所述调节步长来增大或减小输入时钟信号的占空比，并输出校正后的时钟信号。
由于目前占空比校正电路的占空比的调整范围较小，且占空比的调整步长单一。基于此，本公开实施例提供了一种占空比校正电路，该占空比校正电路包括至少一个占空比校正子电路，而每个占空比校正子电路包括步长控制电路，该步长控制电路可以基于占空比校正码来控制占空比的调节步长，换言之，本公开实施例提供的占空比校正电路可以根据时钟频率而适应性的调整占空比的调节步长，从而提高占空比校正的调整范围和效率。
在本公开实施例中，所述占空比校正电路包括逐级相连的多个占空比校正子电路，逐级相连的多个占空比校正子电路中的前级占空比校正子电路的输出端与后级占空比校正子电路的输入端逐级相连，这种多个占空比校正子电路逐级相连的方式，可以在一个占空比校正子电路不足以调节占空比至所需范围时，开启下一级占空比校正子电路对占空比进行进一步调节。如此，提高了占空比校正电路的校正能力，增大了占空比的调节范围。需要说明的是，逐级相连的多个占空比校正子电路中的前级占空比校正子电路输出的校正后的时钟信号作为后级占空比校正子电路的输入时钟信号。
在本公开实施例中，所述占空比调节电路200包括调节单元210和第二反相器单元220；所述调节单元210的输出端与所述第二反相器单元220的输入端连接；所述第二反相器单元220的输出端与所述调节单元210的输入端连接。本公开实施例中占空比调节电路中的第二反相器单元的输出端与占空比调节电路中的调节单元的输入端连接，以实现校正后的时钟信号的正反馈控制，从而提升占空比校正的精度和效率。
在本公开实施例中，每个占空比校正子电路10还包括第一节点NO1和第二节点NO2；所述步长控制电路100包括并联的多态反相器单元110和第一反相器单元120；所述第一反相器单元120的输入端与所述第一节点NO1连接，所述第一反相器单元120的输出端与所述第二节点NO2连接；所述第二反相器单元220的输入端与所述第二节点NO2连接。这里，如图1所示，所述第一反相器单元120的输出端与所述第二反相器单元220的输入端连接。
在本公开实施例中，在每个占空比校正子电路10中，所述第一节点NO1用于接收输入时钟信号，所述第一反相器单元120将所述输入时钟信号反相后输出至所述第二节点NO2，所述占空比调节电路200根据所述第二反相器单元输出的信号和所述第二节点NO2处的信号产生所述占空比校正子电路10的校正后的时钟信号。需要说明的是，占空比校正子电路10的校正后的时钟信号由占空比调节电路输出。
图2为本公开实施例提供的一种步长控制电路的结构示意图，如图2所示，在本公开实施例中，所述多态反相器单元110包括上拉控制单元和下拉控制单元；所述上拉控制单元包括第一PMOS管P1和第一并联PMOS管P<n:0>，所述第一并联PMOS管P<n:0>包括n+1个并联的PMOS管；所述下拉控制单元包括第一NMOS管N1和第一并联NMOS管N<n:0>，所述第一并联NMOS管N<n:0>包括n+1个并联的NMOS管。需要说明的是，图2以第一并联PMOS管包括5个并联的PMOS管，第一并联NMOS管包括5个并联的NMOS管为例进行说明。如图2所示，第一并联PMOS管P<4:0>包括5个并联的PMOS管，分别为PMOS管P<0>、PMOS管P<1>、PMOS管P<2>、PMOS管P<3>和PMOS管P<4>，第一并联NMOS管N<4:0>包括5个并联的NMOS管，分别为NMOS管N<0>、NMOS管N<1>、NMOS管N<2>、NMOS管N<3>和NMOS管N<4>。
结合图1和图2所示，第一并联PMOS管P<4:0>中的各个PMOS管具有栅极端、源极端和漏极端，其中，第一并联PMOS管P<4:0>中的各个PMOS管的源极端被配置为接收电源电压VDD，漏极端与第一PMOS管P1的源极端连接。第一并联NMOS管N<4:0>中的各个NMOS管具有栅极端、源极端和漏极端，其中，第一并联NMOS管N<4:0>中的各个NMOS管的源极端被配置为接收地电压VSS，漏极端与第一NMOS管N1的源极端连接。第一PMOS管P1的漏极端与第一NMOS管N1的漏极端连接，第一PMOS管P1和第一NMOS管N1的栅极端作为多态反相器单元110的输入端，与第一节点NO1连接，用于接收输入时钟信号。
在本公开实施例中，所述占空比校正码包括输入至所述上拉控制单元的第一上拉码和输入至所述下拉控制单元的第一下拉码；所述步长控制电路100具体被配置为基于所述第一上拉码来控制所述第一并联PMOS管P<n:0>中各个PMOS管的开或关，以及基于所述第一下拉码来控制所述第一并联NMOS管N<n:0>中各个NMOS管的开或关，以实现占空比的调节步长的控制。
这里，校正码发生单元被配置为基于占空比信息来产生占空比校正码(DutyCycle Correction code，DCC_code)。换言之，校正码发生单元可以响应于占空比信息来调整占空比校正码DCC_code的码值。占空比校正码DCC_code包括输入至所述上拉控制单元的第一上拉码和输入至所述下拉控制单元的第一下拉码，第一上拉码和第一下拉码分别用于控制第一并联PMOS管P<n:0>和第一并联NMOS管N<n:0>。
在本公开实施例中，第一并联PMOS管P<n:0>和第一并联NMOS管N<n:0>中的MOS管可以以一个PMOS管和一个NMOS管作为一组MOS管，并以一组MOS管为单位进行控制。例如，如图2所示，PMOS管P<0>和NMOS管N<0>为一组MOS管，PMOS管P<1>和NMOS管N<1>为一组MOS管，……，PMOS管P<4>和NMOS管N<4>为一组MOS管。在以一组MOS管为单位进行控制时，该组MOS管的开关状态一致，即PMOS管P<0>和NMOS管N<0>同时开或同时关，PMOS管P<1>和NMOS管N<1>同时开或同时关，……，PMOS管P<4>和NMOS管N<4>同时开或同时关。需要说明的是，虽然第一并联PMOS管P<n:0>和第一并联NMOS管N<n:0>以一组MOS管为单位进行控制，但是第一并联PMOS管P<n:0>和第一并联NMOS管N<n:0>分别通过第一上拉码和第一下拉码进行控制。
在本公开实施例中，可以通过控制第一并联PMOS管P<n:0>中各个PMOS管的开关个数以及第一并联NMOS管N<n:0>中各个NMOS管的开关个数，来调整占空比的调节步长。以下通过示例一和示例二对占空比的调节步长的调节控制进行说明。
示例一：通过控制第一并联PMOS管P<n:0>和第一并联NMOS管N<n:0>中的全部PMOS管和全部NMOS管同时开，此时第一上拉码为<0，0，0，0，0>，第一下拉码为<1，1，1，1，1>，如此，可以加快时钟信号的边沿速率，即减小时钟信号的上升时间和下降时间，从而可以减小占空比的调节步长。
示例二：通过控制第一并联PMOS管P<n:0>和第一并联NMOS管N<n:0>中的全部PMOS管和全部NMOS管同时关，此时第一上拉码为<1，1，1，1，1>，第一下拉码为<0，0，0，0，0>，如此，可以减小时钟信号的边沿速率，即增大时钟信号的上升时间和下降时间，从而可以增大占空比的调节步长。
本公开实施例中，可以通过第一上拉码控制第一并联PMOS管P<n:0>中各个PMOS管的开关个数以及通过第一下拉码控制第一并联NMOS管N<n:0>中各个NMOS管的开关个数，使得步长控制电路100的驱动强度改变，进而改变时钟信号的边沿速率，从而改变调节步长，实现多调节步长的控制。需要说明的是，示例一描述了图2所示的步长控制电路100的调节步长最小的情况，示例二描述了图2所示的步长控制电路100的调节步长最大的情况。还需要说明的是，通过控制第一并联PMOS管P<n:0>和第一并联NMOS管N<n:0>中的部分PMOS管和部分NMOS管同时开，可以实现处于示例一的最小调节步长和示例二的最大调节步长之间的中间调节步长。
在一些实施例中，第一并联PMOS管P<n:0>中的各个PMOS管的规格可以不同，第一并联NMOS管N<n:0>中的各个NMOS管的规格可以不同。如此，通过多种不同规格的MOS管的开或关控制，可以实现多种不同调节步长。以图2所示的步长控制电路100为例进行说明，该步长控制电路100中的第一并联PMOS管P<n:0>中的各个PMOS管的规格均不同，且第一并联NMOS管N<n:0>中的各个NMOS管的规格均不同的情况下，可以实现25种占空比的调节步长。
在时钟频率固定的情况下，可以通过步长控制电路100来控制占空比的调节步长，从而改变占空比的调节范围。例如在输入时钟信号的占空比为20％时，可以通过较大的调节步长进行粗调，而在输入时钟信号的占空比为44％时，可以通过较小的调节步长进行精调。
在时钟频率不固定的情况下，可以通过步长控制电路100来控制占空比的调节步长，以保证占空比的校正精度。例如在高频时，使用较小的调节步长进行调节，而在低频时，使用较大的调节步长进行调节。
本公开实施例提供的步长控制电路100可以适用于时钟频率固定的情况下的精调和粗调，也可以适用于时钟频率不固定情况下的精调和粗调，其应用范围广。
图3为本公开实施例提供的一种占空比调节电路的结构示意图，如图3所示，在本公开实施例中，所述调节单元210包括上拉调节单元和下拉调节单元；所述上拉调节单元包括第二PMOS管P2和第二并联PMOS管A<m:0>，所述第二并联PMOS管A<m:0>包括m+1个并联的PMOS管；所述下拉调节单元包括第二NMOS管N2和第二并联NMOS管B<m:0>，所述第二并联NMOS管B<m:0>包括m+1个并联的NMOS管。需要说明的是，图3以第二并联PMOS管包括6个并联的PMOS管，第二并联NMOS管包括6个并联的NMOS管为例进行说明。如图3所示，第二并联PMOS管A<5:0>包括6个并联的PMOS管，分别为PMOS管A<0>、PMOS管A<1>、PMOS管A<2>、PMOS管A<3>、PMOS管A<4>和PMOS管A<5>，第二并联NMOS管B<6:0>包括6个并联的NMOS管，分别为NMOS管B<0>、NMOS管B<1>、NMOS管B<2>、NMOS管B<3>、NMOS管B<4>和NMOS管B<5>。
结合图1和图3所示，第二并联PMOS管A<5:0>中的各个PMOS管具有栅极端、源极端和漏极端，其中，第二并联PMOS管A<5:0>中的各个PMOS管的源极端被配置为接收电源电压VDD，漏极端与第二PMOS管P2的源极端连接。第二并联NMOS管B<6:0>中的各个NMOS管具有栅极端、源极端和漏极端，其中，第二并联NMOS管B<6:0>中的各个NMOS管的源极端被配置为接收地电压VSS，漏极端与第二NMOS管N2的源极端连接。第二PMOS管P2的漏极端与第二NMOS管N2的漏极端连接，且第二PMOS管P2的漏极端与第二NMOS管N2的漏极端与第二节点NO2连接，第二PMOS管P2和第二NMOS管N2的栅极端与第二反相器单元220的输出端连接。
在本公开实施例中，占空比校正码还包括输入至所述上拉调节单元的第二上拉码和输入至所述下拉调节单元的第二下拉码；
所述占空比调节电路200具体被配置为基于所述第二上拉码来控制所述第二并联PMOS管A<m:0>中各个PMOS管的开或关，以及基于所述第二下拉码来控制所述第二并联NMOS管B<m:0>中各个NMOS管的开或关，以实现输入时钟信号的占空比的增大或减小。
在本公开实施例中，第二并联PMOS管A<m:0>中的PMOS管和第二并联NMOS管B<m:0>中的NMOS管可以分别通过第二上拉码和第二下拉码进行控制。
在本公开实施例中，可以通过控制第二并联PMOS管A<m:0>中各个PMOS管的开关个数以及第二并联NMOS管B<m:0>中各个NMOS管的开关个数，来实现占空比的增大或减小。这里，无论是增大占空比还是减小占空比，均是以步长控制电路输出的调节步长为步长。以下通过示例三和示例四对占空比的增大或减小进行说明。
示例三：通过增加第二并联PMOS管A<m:0>中的开的PMOS管的数量，使第二节点NO2处的时钟信号的下降沿延迟，进而使第一级占空比校正子电路输出的校正后的时钟信号的上升沿延迟，从而时钟信号的占空比减小。
示例四：通过增加第二并联NMOS管B<m:0>中的开的NMOS管的数量，使第二节点NO2处的时钟信号的上升沿延迟，进而使第一级占空比校正子电路输出的校正后的时钟信号的下降沿延迟，从而时钟信号的占空比增大。
图4为本公开实施例提供的时钟信号的时序图，需要说明的是，图4以增大输入时钟信号的占空比为例进行说明。如图4所示，clock-out为经由本公开实施例提供的第一级占空比校正子电路对输入时钟信号的下降沿延迟一个调节步长后输出的校正后的时钟信号，clock-in为输入时钟信号。在TI时刻，clock-in为高电平，第二节点NO2处的时钟信号为低电平，此时第一级占空比校正子电路输出的时钟信号为高电平。此时将通过第二下拉码控制下拉调节单元，开启第二并联NMOS管中NMOS管。在T2时刻，clock-in从高电平变为低电平，由于滞后电压特性，第一级占空比校正子电路输出的clock-out仍然为高电平，因此此时下拉调节单元中第二并联NMOS管中的NMOS管仍然为开启状态，从而在下拉调节单元的影响下，第二节点NO2处的时钟信号从低电平变为高电平会延迟(上升沿延迟)，在T3时刻，第二节点NO2处的时钟信号从低电平变为高电平，第一级占空比校正子电路输出的clock-out的下降沿延迟，因此第一级占空比校正子电路输出的校正后的时钟信号相对于输入时钟信号，其占空比增加。
在本公开实施例中，占空比校正电路还包括：占空比检测单元(图中未示出)，被配置为检测初始输入时钟信号和每个占空比校正子电路10的输出时钟信号的占空比信息，并输出所述初始输入时钟信号和每个占空比校正子电路10输出的校正后的占空比信息；校正码发生单元(图中未示出)，被配置为基于所述初始输入时钟信号的占空比信息产生第一级占空比校正子电路的占空比校正码，以及在占空比校正电路包括逐级相连的多个占空比校正子电路的情况下，基于前级占空比校正子电路输出的校正后的占空比信息产生后级占空比校正子电路的占空比校正码。
在本公开实施例中，这种多个占空比校正子电路逐级相连的方式，可以在一个占空比校正子电路不足以调节占空比至所需范围时，开启下一级占空比校正子电路对占空比进行进一步调节。因此校正码发生单元可以基于前级占空比校正子电路的输出时钟信号的占空比信息产生后级占空比校正子电路的占空比校正码。这里，占空比信息可以为时钟信号的占空比值。如此，提高了占空比校正电路的校正能力，增大了占空比的调节范围。
这里，初始输入时钟信号为输入第一级占空比校正子电路的时钟信号。
在本公开实施例中，所述校正码发生单元还被配置为基于所述占空比检测单元输出的占空比信息，确定占空比；若所述占空比处于第一预设区间之内，则输出精细占空比校正码；若所述占空比处于第一预设区间之外，则输出粗略占空比校正码。
在一些实施例中，第一预设区间为40％-60％。在本公开实施例中，若所述占空比处于40％-60％的区间之内，则对该输入时钟信号进行精细占空比校正；若所述占空比处于40％-60％的区间之外，则对该输入时钟信号进行粗略占空比校正。这里，精细占空比校正即为通过较小的调节步长进行占空比校正，粗略占空比校正即为通过较大的调节步长进行占空比校正。
在本公开实施例中，所述步长控制电路100具体被配置为基于所述精细占空比校正码来控制占空比的调节步长，和/或基于所述粗略占空比校正码来控制占空比的调节步长；其中，所述精细占空比校正码对应的调节步长小于所述粗略占空比校正码对应的调节步长。例如，如示例一所描述的第一上拉码<0，0，0，0，0>和第一下拉码<1，1，1，1，1>为精细占空比校正码，示例二所描述的第一上拉码<1，1，1，1，1>和第一下拉码<0，0，0，0，0>为粗略占空比校正码，而精细占空比校正码对应的调节步长小于粗略占空比校正码对应的调节步长。
本公开实施例提供了一种占空比校正电路，该占空比校正电路包括至少一个占空比校正子电路，而每个占空比校正子电路包括步长控制电路，该步长控制电路可以基于占空比校正码来控制占空比的调节步长，换言之，本公开实施例提供的占空比校正电路可以根据时钟频率和占空比情况而适应性的调整占空比的调节步长，从而实现多调节步长的占空比校正，以此提高占空比校正的调整范围和效率。
基于前述占空比校正电路相同的技术构思，本公开实施例提供一种占空比校正方法，图5为本公开实施例提供的一种占空比校正方法的流程示意图，需要说明的是，图5以占空比校正电路包括逐级相连的两个占空比校正子电路为例进行说明。如图5所示，占空比校正方法包括以下步骤：
步骤501：利用占空比检测单元检测初始输入时钟信号的占空比，并输出所述初始输入时钟信号的占空比信息；
步骤502：利用校正码发生单元基于所述初始输入时钟信号的占空比信息产生第一级占空比校正子电路的占空比校正码；
步骤503：利用第一级占空比校正子电路的步长控制电路基于占空比校正码来控制占空比的调节步长；
步骤504：利用第一级占空比校正子电路的占空比调节电路基于所述第一级占空比校正子电路的步长控制电路输出的调节步长来增大或减小输入时钟信号的占空比，并输出校正后的时钟信号；并将所述校正后的时钟信号反馈至所述占空比调节电路中的调节单元；
步骤505：利用占空比检测单元检测第一级占空比校正子电路输出的校正后的时钟信号的占空比，并输出第一级占空比校正子电路输出的校正后的时钟信号的占空比信息；
步骤506：利用校正码发生单元基于第一级占空比校正子电路输出的校正后的时钟信号的占空比信息产生第二级占空比校正子电路的占空比校正码；
步骤507：利用第二级占空比校正子电路的步长控制电路基于占空比校正码来控制占空比的调节步长；
步骤508：利用第二级占空比校正子电路的占空比调节电路基于所述第二级占空比校正子电路的步长控制电路输出的调节步长来增大或减小输入时钟信号的占空比，并输出校正后的时钟信号；并将所述校正后的时钟信号反馈至所述占空比调节电路中的调节单元。
这里，在占空比校正电路包括逐级相连的两个占空比校正子电路的情况下，第二级占空比校正子电路输出的校正后的时钟信号即为最终的校正时钟信号。
在一些实施例中，每级占空比校正子电路还包括第一节点和第二节点；所述第一节点用于接收输入时钟信号；所述步长控制电路包括并联的多态反相器单元和第一反相器单元；所述第一反相器单元的输入端与所述第一节点连接，所述第一反相器单元的输出端与所述第二节点连接；所述第二反相器单元的输入端与所述第二节点连接；
步骤504和步骤508包括：
所述第一反相器单元将所述输入时钟信号反相后输出至所述第二节点，所述占空比调节电路根据所述第二反相器单元输出的信号和所述第二节点处的信号产生所述占空比校正子电路的校正后的时钟信号。
在一些实施例中，所述多态反相器单元包括上拉控制单元和下拉控制单元；所述上拉控制单元包括第一PMOS管和第一并联PMOS管，所述第一并联PMOS管包括多个并联的PMOS管；所述下拉控制单元包括第一NMOS管和第一并联NMOS管，所述第一并联NMOS管包括多个并联的NMOS管；所述占空比校正码包括输入至所述上拉控制单元的第一上拉码和输入至所述下拉控制单元的第一下拉码；
步骤503和步骤507包括：
利用所述步长控制电路基于所述第一上拉码控制所述第一并联PMOS管中各个PMOS管的开或关，以及基于所述第一下拉码控制所述第一并联NMOS管中各个NMOS管的开或关，以实现占空比的调节步长的控制。
在一些实施例中，所述调节单元包括上拉调节单元和下拉调节单元；所述上拉调节单元包括第二PMOS管和第二并联PMOS管，所述第二并联PMOS管包括多个并联的PMOS管；所述下拉调节单元包括第二NMOS管和第二并联NMOS管，所述第二并联NMOS管包括多个并联的NMOS管；所述占空比校正码包括输入至所述上拉调节单元的第二上拉码和输入至所述下拉调节单元的第二下拉码；
步骤504和步骤508包括：
利用所述占空比调节电路基于所述第二上拉码控制所述第二并联PMOS管中各个PMOS管的开或关，以及基于所述第二下拉码控制所述第二并联NMOS管中各个NMOS管的开或关，以实现输入时钟信号的占空比的增大或减小。
在一些实施例中，步骤502和步骤506包括：
利用所述校正码发生单元基于所述占空比检测单元输出的占空比信息，确定占空比；若所述占空比处于第一预设区间之内，则输出精细占空比校正码；若所述占空比处于第一预设区间之外，则输出粗略占空比校正码。
在一些实施例中，步骤503和步骤507，包括：
利用所述步长控制电路基于所述精细占空比校正码来控制占空比的调节步长，和/或基于所述粗略占空比校正码来控制占空比的调节步长；其中，所述精细占空比校正码对应的调节步长小于所述粗略占空比校正码对应的调节步长。
需要说明的是，以上占空比校正方法的描述，与上述占空比校正电路实施例的描述是类似的，具有同占空比校正电路实施例相似的有益效果，因此不做赘述。对于本公开实施例占空比校正方法中未披露的技术细节，请参照本公开实施例中占空比校正电路的描述而理解。
本公开实施例还提供一种存储装置，包括：上述占空比校正电路。
在一些实施例中，所述存储装置为动态随机存取存储器。
在一些实施例中，所述动态随机存取存储器的内存符合DDR2内存规格。
在一些实施例中，所述动态随机存取存储器的内存符合DDR3内存规格。
在一些实施例中，所述动态随机存取存储器的内存符合DDR4内存规格。
在一些实施例中，所述动态随机存取存储器的内存符合DDR5内存规格。
在一些实施例中，所述动态随机存取存储器的内存符合LPDDR4内存规格。
在一些实施例中，所述动态随机存取存储器的内存符合LPDDR5内存规格。
本公开实施例还提供一种存储系统，包括：上述的存储装置以及耦合至所述存储装置的控制器。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个装置实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的装置实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种占空比校正电路，其特征在于，包括：至少一个占空比校正子电路；其中，
每个占空比校正子电路包括步长控制电路和占空比调节电路；
所述步长控制电路被配置为基于占空比校正码来控制占空比的调节步长；
所述占空比调节电路被配置为基于所述调节步长来增大或减小输入时钟信号的占空比，并输出校正后的时钟信号。
2.根据权利要求1所述的占空比校正电路，其特征在于，
所述占空比调节电路包括调节单元和第二反相器单元；
所述调节单元的输出端与所述第二反相器单元的输入端连接；所述第二反相器单元的输出端与所述调节单元的输入端连接。
3.根据权利要求2所述的占空比校正电路，其特征在于，
每级占空比校正子电路还包括第一节点和第二节点；
所述步长控制电路包括并联的多态反相器单元和第一反相器单元；
所述第一反相器单元的输入端与所述第一节点连接，所述第一反相器单元的输出端与所述第二节点连接；
所述第二反相器单元的输入端与所述第二节点连接。
4.根据权利要求3所述的占空比校正电路，其特征在于，
所述第一节点用于接收输入时钟信号，所述第一反相器单元将所述输入时钟信号反相后输出至所述第二节点，所述占空比调节电路根据所述第二反相器单元输出的信号和所述第二节点处的信号产生所述占空比校正子电路的校正后的时钟信号。
5.根据权利要求3所述的占空比校正电路，其特征在于，
所述多态反相器单元包括上拉控制单元和下拉控制单元；
所述上拉控制单元包括第一PMOS管和第一并联PMOS管，所述第一并联PMOS管包括多个并联的PMOS管；
所述下拉控制单元包括第一NMOS管和第一并联NMOS管，所述第一并联NMOS管包括多个并联的NMOS管。
6.根据权利要求5所述的占空比校正电路，其特征在于，
所述占空比校正码包括输入至所述上拉控制单元的第一上拉码和输入至所述下拉控制单元的第一下拉码；
所述步长控制电路具体被配置为基于所述第一上拉码来控制所述第一并联PMOS管中各个PMOS管的开或关，以及基于所述第一下拉码来控制所述第一并联NMOS管中各个NMOS管的开或关，以实现占空比的调节步长的控制。
7.根据权利要求2所述的占空比校正电路，其特征在于，
所述调节单元包括上拉调节单元和下拉调节单元；
所述上拉调节单元包括第二PMOS管和第二并联PMOS管，所述第二并联PMOS管包括多个并联的PMOS管；
所述下拉调节单元包括第二NMOS管和第二并联NMOS管，所述第二并联NMOS管包括多个并联的NMOS管。
8.根据权利要求7所述的占空比校正电路，其特征在于，
所述占空比校正码包括输入至所述上拉调节单元的第二上拉码和输入至所述下拉调节单元的第二下拉码；
所述占空比调节电路具体被配置为基于所述第二上拉码来控制所述第二并联PMOS管中各个PMOS管的开或关，以及基于所述第二下拉码来控制所述第二并联NMOS管中各个NMOS管的开或关，以实现输入时钟信号的占空比的增大或减小。
9.根据权利要求1所述的占空比校正电路，其特征在于，还包括：
占空比检测单元，被配置为检测初始输入时钟信号和每个占空比校正子电路的输出时钟信号的占空比信息，并输出所述初始输入时钟信号和每个占空比校正子电路输出的校正后的时钟信号的占空比信息；
校正码发生单元，被配置为基于所述初始输入时钟信号的占空比信息产生第一级占空比校正子电路的占空比校正码，以及在占空比校正电路包括逐级相连的多个占空比校正子电路的情况下，基于前级占空比校正子电路输出的校正后的占空比信息产生后级占空比校正子电路的占空比校正码。
10.根据权利要求9所述的占空比校正电路，其特征在于，
所述校正码发生单元还被配置为基于所述占空比检测单元输出的占空比信息，确定占空比；若所述占空比处于第一预设区间之内，则输出精细占空比校正码；若所述占空比处于第一预设区间之外，则输出粗略占空比校正码。
11.根据权利要求10所述的占空比校正电路，其特征在于，
所述步长控制电路具体被配置为基于所述精细占空比校正码来控制占空比的调节步长，和/或基于所述粗略占空比校正码来控制占空比的调节步长；其中，所述精细占空比校正码对应的调节步长小于所述粗略占空比校正码对应的调节步长。
12.一种占空比校正方法，其特征在于，占空比校正电路包括至少一个占空比校正子电路；其中，每个占空比校正子电路包括步长控制电路和占空比调节电路；所述方法包括：
利用步长控制电路基于占空比校正码来控制占空比的调节步长；
利用占空比调节电路基于所述步长控制电路输出的调节步长来增大或减小输入时钟信号的占空比，并输出校正后的时钟信号。
13.根据权利要求12所述的占空比校正方法，其特征在于，所述方法还包括：
利用所述占空比调节电路中的第二反相器单元输出校正后的时钟信号，并将所述校正后的时钟信号反馈至所述占空比调节电路中的调节单元。
14.根据权利要求13所述的占空比校正方法，其特征在于，每级占空比校正子电路还包括第一节点和第二节点；所述第一节点用于接收输入时钟信号；所述步长控制电路包括并联的多态反相器单元和第一反相器单元；所述第一反相器单元的输入端与所述第一节点连接，所述第一反相器单元的输出端与所述第二节点连接；所述第二反相器单元的输入端与所述第二节点连接；
所述利用所述占空比调节电路中的第二反相器单元输出校正后的时钟信号，包括：
所述第一反相器单元将所述输入时钟信号反相后输出至所述第二节点，所述占空比调节电路根据所述第二反相器单元输出的信号和所述第二节点处的信号产生所述占空比校正子电路的校正后的时钟信号。
15.根据权利要求14所述的占空比校正方法，其特征在于，所述多态反相器单元包括上拉控制单元和下拉控制单元；所述上拉控制单元包括第一PMOS管和第一并联PMOS管，所述第一并联PMOS管包括多个并联的PMOS管；所述下拉控制单元包括第一NMOS管和第一并联NMOS管，所述第一并联NMOS管包括多个并联的NMOS管；所述占空比校正码包括输入至所述上拉控制单元的第一上拉码和输入至所述下拉控制单元的第一下拉码；
所述利用步长控制电路基于占空比校正码来控制占空比的调节步长，包括：
利用所述步长控制电路基于所述第一上拉码控制所述第一并联PMOS管中各个PMOS管的开或关，以及基于所述第一下拉码控制所述第一并联NMOS管中各个NMOS管的开或关，以实现占空比的调节步长的控制。
16.根据权利要求14所述的占空比校正方法，其特征在于，所述调节单元包括上拉调节单元和下拉调节单元；所述上拉调节单元包括第二PMOS管和第二并联PMOS管，所述第二并联PMOS管包括多个并联的PMOS管；所述下拉调节单元包括第二NMOS管和第二并联NMOS管，所述第二并联NMOS管包括多个并联的NMOS管；所述占空比校正码包括输入至所述上拉调节单元的第二上拉码和输入至所述下拉调节单元的第二下拉码；
所述利用占空比调节电路基于所述步长控制电路输出的调节步长来增大或减小输入时钟信号的占空比，包括：
利用所述占空比调节电路基于所述第二上拉码控制所述第二并联PMOS管中各个PMOS管的开或关，以及基于所述第二下拉码控制所述第二并联NMOS管中各个NMOS管的开或关，以实现输入时钟信号的占空比的增大或减小。
17.根据权利要求12所述的占空比校正方法，其特征在于，所述方法还包括：
利用占空比检测单元检测初始输入时钟信号和每个占空比校正子电路的输出时钟信号的占空比，并输出所述初始输入时钟信号和每个占空比校正子电路输出的校正后的时钟信号的占空比信息；
利用校正码发生单元基于所述初始输入时钟信号的占空比信息产生第一级占空比校正子电路的占空比校正码，以及在占空比校正电路包括逐级相连的多个占空比校正子电路的情况下，基于前级占空比校正子电路输出的校正后的时钟信号的占空比信息产生后级占空比校正子电路的占空比校正码。
18.根据权利要求17所述的占空比校正方法，其特征在于，所述方法还包括：
利用所述校正码发生单元基于所述占空比检测单元输出的占空比信息，确定占空比；若所述占空比处于第一预设区间之内，则输出精细占空比校正码；若所述占空比处于第一预设区间之外，则输出粗略占空比校正码。
19.根据权利要求18所述的占空比校正方法，其特征在于，所述利用步长控制电路基于占空比校正码来控制占空比的调节步长，包括：
利用所述步长控制电路基于所述精细占空比校正码来控制占空比的调节步长，和/或基于所述粗略占空比校正码来控制占空比的调节步长；其中，所述精细占空比校正码对应的调节步长小于所述粗略占空比校正码对应的调节步长。
20.一种存储装置，其特征在于，包括如权利要求1至11任一项所述的占空比校正电路。
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