CN115133932B - 一种数据采样电路、数据接收电路及存储器 - Google Patents

Abstract

本公开实施例公开了一种数据采样电路、数据接收电路及存储器，数据采样电路包括：比较电路和可调驱动电路。其中，比较电路，被配置为接收第一数据、第二数据和时钟信号，响应于时钟信号，对第一数据和第二数据进行比较，并输出比较结果信号；可调驱动电路，电连接比较电路，被配置为接收比较结果信号和调整信号，对比较结果信号进行驱动，输出第一输出信号；可调驱动电路的阈值电压受控于调整信号。这样，能够保证信号的稳定性，避免造成错误。

Description

一种数据采样电路、数据接收电路及存储器

技术领域

本公开涉及但不限于一种数据采样电路、数据接收电路及存储器。

背景技术

集成电路中的数据，在传输过程中有出现毛刺的风险。毛刺是指电路输出波形中含有时间很短有规律或没有规律的脉冲，毛刺对设计没有用处且可能产生不良影响。因此，如何去除毛刺是需要解决的问题。

发明内容

有鉴于此，本公开实施例提供了一种数据采样电路、数据接收电路及存储器，能够保证信号的稳定性，避免造成错误。

本公开实施例的技术方案是这样实现的：

本公开实施例提供一种数据采样电路，所述数据采样电路包括：比较电路，被配置为接收第一数据、第二数据和时钟信号，响应于所述时钟信号，对所述第一数据和所述第二数据进行比较，并输出比较结果信号；可调驱动电路，电连接所述比较电路，被配置为接收所述比较结果信号和调整信号，对所述比较结果信号进行驱动，输出第一输出信号；所述可调驱动电路的阈值电压受控于所述调整信号。

上述方案中，所述比较结果信号包括：第一结果子信号和第二结果子信号；所述第一输出信号包括：第一输出子信号和第二输出子信号；所述可调驱动电路包括：第一可控反相器，被配置为接收所述第一结果子信号和所述调整信号，根据所述调整信号调整所述第一可控反相器的阈值电压，并输出所述第一输出子信号；第二可控反相器，被配置为接收所述第二结果子信号和所述调整信号，根据所述调整信号调整所述第二可控反相器的阈值电压，并输出所述第二输出子信号。

上述方案中，所述调整信号包括：N个调整子信号；所述第一可控反相器包括：第一PMOS管、第一NMOS管和N个第一控制单元；N为正整数；所述第一PMOS管的栅极、所述第一NMOS管的栅极和N个所述第一控制单元的第一端均电连接到所述第一可控反相器的输入端，所述第一PMOS管的漏极、所述第一NMOS管的漏极和N个所述第一控制单元的第二端均电连接到所述第一可控反相器的输出端；所述第一PMOS管的源极电连接电源端，所述第一NMOS管的源极电连接接地端；N个所述第一控制单元的控制端一一对应接收N个所述调整子信号，N个所述第一控制单元的第三端均电连接所述接地端或所述电源端；每个所述第一控制单元用于在对应的调整子信号控制下导通或截止，以调整所述第一可控反相器的阈值电压。

上述方案中，所述第二可控反相器包括：第二PMOS管、第二NMOS管和N个第二控制单元；所述第二PMOS管的栅极、所述第二NMOS管的栅极和N个所述第二控制单元的第一端均电连接到所述第二可控反相器的输入端，所述第二PMOS管的漏极、所述第二NMOS管的漏极和N个所述第二控制单元的第二端均电连接到所述第二可控反相器的输出端；所述第二PMOS管的源极电连接电源端，所述第二NMOS管的源极电连接接地端；N个所述第二控制单元的控制端一一对应接收N个所述调整子信号，N个所述第二控制单元的第三端均电连接所述接地端或所述电源端；每个所述第二控制单元用于在对应的调整子信号控制下导通或截止，以调整所述第二可控反相器的阈值电压。

上述方案中，每个所述第一控制单元包括：第一调节晶体管和第二调节晶体管；所述第一调节晶体管的栅极作为对应的第一控制单元的第一端，所述第一调节晶体管的漏极作为对应的第一控制单元的第二端，所述第二调节晶体管的栅极作为对应的第一控制单元的控制端，所述第二调节晶体管的源极作为对应的第一控制单元的第三端，所述第一调节晶体管的源极电连接所述第二调节晶体管的漏极；每个所述第二控制单元包括：第三调节晶体管和第四调节晶体管；所述第三调节晶体管的栅极作为对应的第二控制单元的第一端，所述第三调节晶体管的漏极作为对应的第二控制单元的第二端，所述第四调节晶体管的栅极作为对应的第二控制单元的控制端，所述第四调节晶体管的源极作为对应的第二控制单元的第三端，所述第三调节晶体管的源极电连接所述第四调节晶体管的漏极。

上述方案中，所述第一调节晶体管、所述第二调节晶体管、所述第三调节晶体管和所述第四调节晶体管均为NMOS管；所述第二调节晶体管的源极和所述第四调节晶体管的源极均电连接所述接地端。

上述方案中，所述第一调节晶体管、所述第二调节晶体管、所述第三调节晶体管和所述第四调节晶体管均为PMOS管；所述第二调节晶体管的源极和所述第四调节晶体管的源极均电连接所述电源端。

上述方案中，N个所述第一控制单元中，第i个所述第一控制单元的等效器件尺寸被设置为第1个所述第一控制单元的等效器件尺寸的2^i-1倍；N个所述第二控制单元中，第i个所述第二控制单元的等效器件尺寸被设置为第1个所述第二控制单元的等效器件尺寸的2^i-1倍；i大于等于1，且小于等于N。

上述方案中，所述数据采样电路还包括：锁存单元，电连接所述比较电路，被配置为接收所述比较结果信号，将所述比较结果信号锁存后输出为第二输出信号；所述锁存单元包括SR锁存器。

上述方案中，所述比较电路包括：输入单元，被配置为接收所述第一数据和所述第二数据，在采样阶段根据所述第一数据和所述第二数据生成差分信号；比较输出单元，电连接所述输入单元，被配置为获取所述差分信号，对所述差分信号进行放大处理和锁存处理，以输出所述比较结果信号；复位单元，电连接所述比较输出单元，被配置为接收所述时钟信号，在复位阶段对所述比较输出单元复位；开关单元，电连接所述输入单元，被配置为接收所述时钟信号，根据所述时钟信号控制所述比较电路的工作状态。

上述方案中，所述输入单元包括：第一晶体管和第二晶体管；所述比较输出单元包括：第三晶体管、第四晶体管、第五晶体管和第六晶体管；所述第一晶体管的栅极接收所述第一数据，所述第二晶体管的栅极接收所述第二数据；所述第一晶体管的源极电连接所述第二晶体管的源极，所述第一晶体管的漏极电连接所述第五晶体管的源极，所述第二晶体管的漏极电连接所述第六晶体管的源极；所述第三晶体管的栅极电连接所述第五晶体管的栅极，所述第四晶体管的栅极电连接所述第六晶体管的栅极，所述第三晶体管的漏极电连接所述第五晶体管的漏极，所述第四晶体管的漏极电连接所述第六晶体管的漏极；所述第三晶体管的源极和所述第四晶体管的源极均电连接电源端；所述第三晶体管的漏极、所述第五晶体管的漏极、所述第四晶体管的栅极和所述第六晶体管的栅极还电连接至所述比较电路的第一输出端；所述第三晶体管的栅极、所述第五晶体管的栅极、所述第四晶体管的漏极和所述第六晶体管的漏极还电连接至所述比较电路的第二输出端。

上述方案中，所述复位单元包括：第七晶体管、第八晶体管和第九晶体管；所述开关单元包括：第十晶体管；所述第七晶体管的栅极、所述第八晶体管的栅极、所述第九晶体管的栅极和所述第十晶体管的栅极均接收所述时钟信号；所述第三晶体管的栅极和所述第五晶体管的栅极均电连接所述第七晶体管的漏极，所述第四晶体管的栅极和所述第六晶体管的栅极均电连接所述第八晶体管的漏极，所述第七晶体管的源极和所述第八晶体管的源极均电连接所述电源端；所述第三晶体管的漏极和所述第五晶体管的漏极均电连接所述第九晶体管的源极，所述第四晶体管的漏极和所述第六晶体管的漏极均电连接所述第九晶体管的漏极；所述第十晶体管的源极电连接接地端，所述第一晶体管的源极和所述第二晶体管的源极均电连接所述第十晶体管的漏极。

本公开实施例还提供一种数据接收电路，所述数据接收电路包括M级上述方案中所述的数据采样电路；所述数据接收电路还包括：M级判决反馈均衡电路；M为大于1的正整数；M级所述判决反馈均衡电路的数据输入端均接收初始数据信号；每级所述数据采样电路，其数据输入端对应电连接每级判决反馈均衡电路的输出端，以对应接收每级第一数据和每级第二数据；每级所述判决反馈均衡电路，其反馈输入端电连接M级所述数据采样电路的第一输出端，以接收M个第一输出信号；M个所述第一输出信号作为每级所述判决反馈均衡电路的反馈信号。

本公开实施例还提供一种存储器，所述存储器包括上述方案中所述的数据采样电路。

上述方案中，所述数据采样电路接收的调整信号为所述存储器中的ZQ校准电路产生的ZQ校准信号。

上述方案中，所述数据采样电路接收的调整信号为所述存储器中的模式寄存器的设置信号。

上述方案中，所述数据采样电路接收的调整信号为测试模式下设置的测试码。

由此可见，本公开实施例提供了一种数据采样电路、数据接收电路及存储器，数据采样电路包括比较电路和可调驱动电路。其中，比较电路，被配置为接收第一数据、第二数据和时钟信号，响应于时钟信号，对第一数据和第二数据进行比较，并输出比较结果信号；可调驱动电路，电连接比较电路，被配置为接收比较结果信号和调整信号，对比较结果信号进行驱动，输出第一输出信号；可调驱动电路的阈值电压受控于调整信号。这样，可调驱动电路可以根据调整信号来调整其阈值电压，避免其输出的第一输出信号中出现毛刺，从而，保证信号的稳定性，避免造成错误。

附图说明

图1为本公开实施例提供的数据采样电路的结构示意图一；

图2为本公开实施例提供的数据采样电路的结构示意图二；

图3为本公开实施例提供的数据采样电路的信号示意图一；

图4为本公开实施例提供的数据采样电路的信号示意图二；

图5为本公开实施例提供的数据采样电路的信号示意图三；

图6为本公开实施例提供的数据采样电路的信号示意图四；

图7为本公开实施例提供的数据采样电路的结构示意图三；

图8为本公开实施例提供的数据采样电路的结构示意图四；

图9为本公开实施例提供的数据采样电路的结构示意图五；

图10为本公开实施例提供的数据采样电路的结构示意图六；

图11为本公开实施例提供的数据采样电路的结构示意图七；

图12为本公开实施例提供的数据采样电路的结构示意图八；

图13为本公开实施例提供的数据采样电路的结构示意图九；

图14为本公开实施例提供的数据采样电路的信号示意图五；

图15为本公开实施例提供的数据接收电路的结构示意图一；

图16为本公开实施例提供的数据接收电路的结构示意图二；

图17为本公开实施例提供的数据接收电路的信号示意图一；

图18为本公开实施例提供的存储器的结构示意图。

具体实施方式

为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

如果发明文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

图1是本公开实施例提供的一种数据采样电路的一种可选的结构示意图，如图1所示，数据采样电路60包括：比较电路10和可调驱动电路20。比较电路10被配置为接收第一数据Sum_p、第二数据Sum_n和时钟信号DQS，响应于时钟信号DQS，对第一数据Sum_p和第二数据Sum_n进行比较，并输出比较结果信号Com。可调驱动电路20电连接比较电路10；可调驱动电路20被配置为接收比较结果信号Com和调整信号CODE，对比较结果信号Com进行驱动，输出第一输出信号Out_1；可调驱动电路20的阈值电压受控于调整信号CODE。

本公开实施例中，可调驱动电路20的阈值电压受控于调整信号CODE，因此，可调驱动电路20可以根据调整信号CODE来调整其阈值电压，避免其输出的第一输出信号Out_1中出现毛刺，从而，保证信号的稳定性，避免造成错误。

在本公开的一些实施例中，结合图1和图2，比较结果信号Com包括：第一结果子信号Com_A和第二结果子信号Com_B。第一输出信号Out_1包括：第一输出子信号Out_A和第二输出子信号Out_B。可调驱动电路20包括：第一可控反相器INV1和第二可控反相器INV2。

第一可控反相器INV1被配置为接收第一结果子信号Com_A和调整信号CODE，根据调整信号CODE调整第一可控反相器INV1的阈值电压，并输出第一输出子信号Out_A。第二可控反相器INV2被配置为接收第二结果子信号Com_B和调整信号CODE，根据调整信号CODE调整第二可控反相器INV2的阈值电压，并输出第二输出子信号Out_B。

本公开实施例中，图1示出的比较电路10可以响应于时钟信号DQS，对第一数据Sum_p和第二数据Sum_n进行比较，并输出第一结果子信号Com_A和第二结果子信号Com_B。第一结果子信号Com_A和第二结果子信号Com_B的波形，可以反映第一数据Sum_p和第二数据Sum_n的电压大小关系。其中，第一结果子信号Com_A和第二结果子信号Com_B的波形可以如图3或图4所示。

结合图1和图3，时钟信号DQS为高电平时，比较电路10对第一数据Sum_p和第二数据Sum_n进行比较，若第一数据Sum_p的电压小于第二数据Sum_n的电压，则第一结果子信号Com_A由高电平短暂下降后再次回升为高电平，而第二结果子信号Com_B则由高电平下降为低电平。这里，比较电路10在对第一数据Sum_p和第二数据Sum_n进行比较之前，其输出端的电平均被复位到高电平，也就是说，在进行比较的过程中，第一结果子信号Com_A和第二结果子信号Com_B的初始电平均为高电平。同时，比较电路10中会存在晶体管电容以及一些寄生电容，由于电容耦合效应，会使得第一结果子信号Com_A的电平短暂下降。

相应的，结合图1和图4，时钟信号DQS为高电平时，比较电路10对第一数据Sum_p和第二数据Sum_n进行比较，若第一数据Sum_p的电压大于第二数据Sum_n的电压，则第二结果子信号Com_B由高电平短暂下降后再次回升为高电平，而第一结果子信号Com_A则由高电平下降为低电平。

本公开实施例中，结合图2和图3，若第一结果子信号Com_A由高电平短暂下降后再次回升为高电平，则第一输出子信号Out_A中有出现毛刺的风险，即第一输出子信号Out_A在第一结果子信号Com_A的短暂下降过程中可能出现短暂的电平突变。相应的，结合图2和图4，若第二结果子信号Com_B由高电平短暂下降后再次回升为高电平，则第二输出子信号Out_B中有出现毛刺的风险，即第二输出子信号Out_B在第二结果子信号Com_B的短暂下降过程中可能出现短暂的电平突变。而第一可控反相器INV1和第二可控反相器INV2均可以根据调整信号CODE来调整自身的阈值电压，这样，可以规避第一输出子信号Out_A和第二输出子信号Out_B中出现毛刺的风险。

图5和图6以第一结果子信号Com_A波形出现短暂下降为例，示出了第一可控反相器的阈值电压Vm1对第一输出子信号Out_A波形的影响。第二结果子信号Com_B波形出现短暂下降的情况可以对应参照图5和图6进行理解。

结合图2和图5，在第一结果子信号Com_A出现短暂下降的波形的情况下，若第一可控反相器INV1的阈值电压Vm1低于第一结果子信号Com_A下降的最低电压，则第一输出子信号Out_A保持低电平（即不出现毛刺）。结合图2和图6，在第一结果子信号Com_A出现短暂下降的波形的情况下，若第一可控反相器INV1的阈值电压Vm1高于第一结果子信号Com_A下降的最低电压，则第一输出子信号Out_A中出现了短暂的高电平（即出现了毛刺）。

可以理解的是，第一可控反相器和第二可控反相器可以根据调整信号来调整其自身的阈值电压，避免其输出的第一输出子信号和第二输出子信号中出现毛刺，保证了信号的稳定性，避免造成错误。

在本公开的一些实施例中，参考图7或图8，调整信号包括：N个调整子信号CODE<N-1:0>；第一可控反相器INV1包括：第一PMOS管MP1、第一NMOS管MN1和N个第一控制单元201；N为正整数。第一PMOS管MP1的栅极、第一NMOS管MN1的栅极和N个第一控制单元201的第一端均电连接到第一可控反相器INV1的输入端IN，第一PMOS管MP1的漏极、第一NMOS管MN1的漏极和N个第一控制单元201的第二端均电连接到第一可控反相器INV1的输出端OUT。第一PMOS管MP1的源极电连接电源端，第一NMOS管MN1的源极电连接接地端。N个第一控制单元201的控制端一一对应接收N个调整子信号CODE<N-1:0>，N个第一控制单元201的第三端均电连接接地端或电源端。

本公开实施例中，每个第一控制单元201用于在对应的调整子信号控制下导通或截止，以调整第一可控反相器的阈值电压。也就是说，在N个调整子信号CODE<N-1:0>的控制下，N个第一控制单元201中的一部分会导通，另一部分会截止，从而使第一可控反相器的阈值电压被调整为对应的值。这样，可以调整第一可控反相器的阈值电压，避免第一输出子信号中出现毛刺，保证了信号的稳定性，避免造成错误。

在本公开的一些实施例中，第二可控反相器包括：第二PMOS管、第二NMOS管和N个第二控制单元；N为正整数。第二PMOS管的栅极、第二NMOS管的栅极和N个第二控制单元的第一端均电连接到第二可控反相器的输入端，第二PMOS管的漏极、第二NMOS管的漏极和N个第二控制单元的第二端均电连接到第二可控反相器的输出端。第二PMOS管的源极电连接电源端，第二NMOS管的源极电连接接地端。N个第二控制单元的控制端一一对应接收N个调整子信号，N个第二控制单元的第三端均电连接接地端或电源端。

需要说明的是，第二可控反相器的结构可以参照图7或图8示出的第一可控反相器INV1的结构，其中，第二PMOS管对应第一PMOS管MP1，第二NMOS管对应第一NMOS管MN1，第二控制单元对应第一控制单元201。

本公开实施例中，每个第二控制单元用于在对应的调整子信号控制下导通或截止，以调整第二可控反相器的阈值电压。也就是说，在N个调整子信号的控制下，N个第二控制单元中的一部分会导通，另一部分会截止，从而使第二可控反相器的阈值电压被调整为对应的值。这样，可以调整第二可控反相器的阈值电压，避免第二输出子信号中出现毛刺，保证了信号的稳定性，避免造成错误。

在本公开的一些实施例中，参考图9或图10，每个第一控制单元201包括：第一调节晶体管Mc1和第二调节晶体管Mc2。第一调节晶体管Mc1的栅极作为对应的第一控制单元201的第一端，即第一调节晶体管Mc1的栅极电连接到第一可控反相器INV1的输入端IN。第一调节晶体管Mc1的漏极作为对应的第一控制单元201的第二端，即第一调节晶体管Mc1的漏极电连接到第一可控反相器INV1的输出端OUT。第二调节晶体管Mc2的栅极作为对应的第一控制单元201的控制端，即第二调节晶体管Mc2的栅极对应接收调整子信号。第二调节晶体管Mc2的源极作为对应的第一控制单元201的第三端，即第二调节晶体管Mc2的源极电连接接地端或电源端。第一调节晶体管Mc1的源极电连接第二调节晶体管Mc2的漏极。

在本公开的一些实施例中，每个第二控制单元包括：第三调节晶体管和第四调节晶体管。第三调节晶体管的栅极作为对应的第二控制单元的第一端，即第三调节晶体管的栅极电连接到第二可控反相器的输入端。第三调节晶体管的漏极作为对应的第二控制单元的第二端，即第三调节晶体管的漏极电连接到第二可控反相器的输出端。第四调节晶体管的栅极作为对应的第二控制单元的控制端，即第四调节晶体管的栅极对应接收调整子信号。第四调节晶体管的源极作为对应的第二控制单元的第三端，即第四调节晶体管的源极电连接接地端或电源端。第三调节晶体管的源极电连接第四调节晶体管的漏极。

需要说明的是，第二控制单元的结构可以参照图9或图10示出的第一控制单元201的结构，其中，第三调节晶体管对应第一调节晶体管Mc1，第四调节晶体管对应第二调节晶体管Mc2。

在本公开的一些实施例中，第一调节晶体管、第二调节晶体管、第三调节晶体管和第四调节晶体管均为NMOS管，第二调节晶体管的源极和第四调节晶体管的源极均电连接接地端。

本公开实施例中，参考图9，第一调节晶体管Mc1和第二调节晶体管Mc2均为NMOS管，第二调节晶体管Mc2的源极电连接接地端。当任一个调整子信号为“1”（即高电平）时，对应的第二调节晶体管Mc2会处于导通状态，即对应的第一控制单元201导通；当任一个调整子信号为“0”（即低电平）时，对应的第二调节晶体管Mc2会处于截止状态，即对应的第一控制单元201截止。

本公开实施例中，第三调节晶体管和第四调节晶体管均为NMOS管时，可以参照图9示出的电路结构，其中，第三调节晶体管对应第一调节晶体管Mc1，第四调节晶体管对应第二调节晶体管Mc2。

在本公开的一些实施例中，第一调节晶体管、第二调节晶体管、第三调节晶体管和第四调节晶体管均为PMOS管，第二调节晶体管的源极和第四调节晶体管的源极均电连接电源端。

参考图10，第一调节晶体管Mc1和第二调节晶体管Mc2均为PMOS管，第二调节晶体管Mc2的源极电连接电源端。当任一个调整子信号为“0”（即低电平）时，对应的第二调节晶体管Mc2会处于导通状态，即对应的第一控制单元201导通；当任一个调整子信号为“1”（即高电平）时，对应的第二调节晶体管Mc2会处于截止状态，即对应的第一控制单元201截止。

本公开实施例中，第三调节晶体管和第四调节晶体管均为PMOS管时，可以参照图10示出的电路结构，其中，第三调节晶体管对应第一调节晶体管Mc1，第四调节晶体管对应第二调节晶体管Mc2。

在本公开的一些实施例中，N个第一控制单元中，第i个第一控制单元的等效器件尺寸被设置为第1个第一控制单元的等效器件尺寸的2^i-1倍。相应的，N个第二控制单元中，第i个第二控制单元的等效器件尺寸被设置为第1个第二控制单元的等效器件尺寸的2^i-1倍。其中，i大于等于1，且小于等于N。

本公开实施例中，第一/第二控制单元的等效器件尺寸是指将第一/第二控制单元作为一个整体来等效计算出的器件尺寸，这里，器件尺寸可以是MOS管的宽长比，即沟道宽度和沟道长度的比值。例如，参考图9或图10，第一控制单元201中包括了串联的第一调节晶体管Mc1和第二调节晶体管Mc2，即第一调节晶体管Mc1的源极电连接第二调节晶体管Mc2的漏极，那么，第一控制单元201的等效器件尺寸即是将串联的第一调节晶体管Mc1和第二调节晶体管Mc2作为一个整体来等效计算出的器件尺寸。

本公开实施例中，第一/第二控制单元的等效器件尺寸的总值，会对第一/第二可控反相器的阈值电压产生影响，不同的等效器件尺寸的总值对应不同的阈值电压。这里，第一/第二控制单元的等效器件尺寸的总值，是指所有导通的第一/第二控制单元的等效器件尺寸的总和。因此，通过控制第一/第二控制单元的导通状况，可以控制第一/第二控制单元的等效器件尺寸的总值，从而调整第一/第二可控反相器的阈值电压。

本公开实施例中，将第i个第一/第二控制单元的等效器件尺寸设置为第1个第一/第二控制单元的等效器件尺寸的2^i-1倍，也就是说，将N个第一/第二控制单元的等效器件尺寸依次按照1、2、4、8……的倍数关系进行设置，这样，能够组合出更多的等效器件尺寸总值。下面举例进行说明。

假设等效器件尺寸的最小单位量为a。若将N个第一/第二控制单元中，第i个第一/第二控制单元的等效器件尺寸设置为a的2^i-1倍，那么，通过控制N个第一/第二控制单元的导通，可以组合出2^N+1个等效器件尺寸总值，即0~(2^N+1-1)a。若将N个第一/第二控制单元中，每个第一/第二控制单元的等效器件尺寸设置均设置为a，那么，通过控制N个第一/第二控制单元的导通，仅仅可以组合出N+1个等效器件尺寸总值，即0~N*a。

可以理解的是，由于不同的等效器件尺寸总值对应着不同的阈值电压，因此，更多的等效器件尺寸总值，意味着对阈值电压的调整范围更大。将第一/第二控制单元按照本公开实施例提供的方式设置其等效器件尺寸，能够组合出更多的等效器件尺寸总值，从而能够扩大对阈值电压的调整范围。

在本公开的一些实施例中，如图11所示，数据采样电路还包括：锁存单元30。锁存单元30电连接比较电路；锁存单元30被配置为接收比较结果信号，将比较结果信号锁存后输出为第二输出信号Out_2；锁存单元30包括SR锁存器301。

本公开实施例中，参考图11，SR锁存器301的两个输入端分别接收比较结果信号中的第一结果子信号Com_A和第二结果子信号Com_B，SR锁存器301将比较结果信号锁存后通过反相器输出为第二输出信号Out_2。

在本公开的一些实施例中，如图12所示，比较电路10包括：输入单元101、比较输出单元102、复位单元103和开关单元104。输入单元101被配置为接收第一数据Sum_p和第二数据Sum_n，在采样阶段根据第一数据Sum_p和第二数据Sum_n生成差分信号。比较输出单元102电连接输入单元101；比较输出单元102被配置为获取差分信号，对差分信号进行放大处理和锁存处理，以输出比较结果信号Com_A和Com_B。复位单元103电连接比较输出单元102；复位单元103被配置为接收时钟信号DQS，在复位阶段对比较输出单元102复位。开关单元104电连接输入单元101；开关单元104被配置为接收时钟信号DQS，根据时钟信号DQS控制比较电路10的工作状态。

在本公开的一些实施例中，如图13所示，输入单元101包括：第一晶体管M1和第二晶体管M2。比较输出单元102包括：第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6。其中，第一晶体管M1的栅极接收第一数据Sum_p，第二晶体管M2的栅极接收第二数据Sum_n；第一晶体管M1的源极电连接第二晶体管M2的源极；第一晶体管M1的漏极电连接第五晶体管M5的源极；第二晶体管M2的漏极电连接第六晶体管M6的源极；第三晶体管M3的栅极电连接第五晶体管M5的栅极；第四晶体管M4的栅极电连接第六晶体管M6的栅极；第三晶体管M3的漏极电连接第五晶体管M5的漏极；第四晶体管M4的漏极电连接第六晶体管M6的漏极；第三晶体管M3的源极和第四晶体管M4的源极均电连接电源端；第三晶体管M3的漏极、第五晶体管M5的漏极、第四晶体管M4的栅极和第六晶体管M6的栅极还电连接至比较电路10的第一输出端；第三晶体管M3的栅极、第五晶体管M5的栅极、第四晶体管M4的漏极和第六晶体管M6的漏极还电连接至比较电路10的第二输出端。

继续参考图13，复位单元103包括：第七晶体管M7、第八晶体管M8和第九晶体管M9。开关单元104包括：第十晶体管M10。其中，第七晶体管M7的栅极、第八晶体管M8的栅极、第九晶体管M9的栅极和第十晶体管M10的栅极均接收时钟信号DQS；第三晶体管M3的栅极和第五晶体管M5的栅极均电连接第七晶体管M7的漏极；第四晶体管M4的栅极和第六晶体管M6的栅极均电连接第八晶体管M8的漏极；第七晶体管M7的源极和第八晶体管M8的源极均电连接电源端；第三晶体管M3的漏极和第五晶体管M5的漏极均电连接第九晶体管M9的源极；第四晶体管M4的漏极和第六晶体管M6的漏极均电连接第九晶体管M9的漏极；第十晶体管M10的源极电连接接地端；第一晶体管M1的源极和第二晶体管M2的源极均电连接第十晶体管M10的漏极。

本公开实施例中，图13示出的比较电路10的工作过程分为四个阶段，分别为复位阶段、采样阶段、再生阶段以及决策阶段。图14是比较电路10的一种工作时序图，下面结合图14描述比较电路10的工作过程。

复位阶段，也就是t1时刻前。此时，时钟信号DQS为低电平，第十晶体管M10被时钟信号DQS触发为截止状态，输入单元101和比较输出单元102停止工作；同时，第七晶体管M7、第八晶体管M8和第九晶体管M9被时钟信号DQS触发为导通状态，复位单元103工作，将第一输出端输出的第一结果子信号Com_A和第二输出端输出的第二结果子信号Com_B保持在高电平。

采样阶段，也就是t1时刻至t2时刻。在采样阶段开始时（即t1时刻），时钟信号DQS变换为高电平，此时，第七晶体管M7、第八晶体管M8和第九晶体管M9被时钟信号DQS触发为截止状态，复位单元103停止工作；同时，第十晶体管M10被时钟信号DQS触发为导通状态，输入单元101和比较输出单元102工作，第一数据Sum_p和第二数据Sum_n被输入到比较电路10。而后，第一结果子信号Com_A和第二结果子信号Com_B由高电平开始下降。到采样阶段结束时（即t2时刻），第三晶体管M3被第二结果子信号Com_B的低电平触发为导通状态，第四晶体管M4被第一结果子信号Com_A的低电平触发为导通状态。

需要说明的是，在采样阶段，由于第一数据Sum_p和第二数据Sum_n的电压不同（即存在电压差），使得第一结果子信号Com_A和第二结果子信号Com_B的电压降低的速率不同，从而使得第一结果子信号Com_A和第二结果子信号Com_B之间存在电压差。在图14中，由于第一数据Sum_p的电压低于第二数据Sum_n的电压，使得第二结果子信号Com_B的电压比第一结果子信号Com_A的电压降低得更快，从而第二结果子信号Com_B的电压低于第一结果子信号Com_A的电压。相应的，当第一数据Sum_p的电压高于第二数据Sum_n的电压时，第一结果子信号Com_A的电压会比第二结果子信号Com_B的电压降低得更快，第一结果子信号Com_A的电压会低于第二结果子信号Com_B的电压。

再生阶段，也就是t2时刻至t3时刻。在再生阶段开始时（即t2时刻），第三晶体管M3和第四晶体管M4被触发为导通状态，第三晶体管M3和第四晶体管M4组成了交叉耦合电路，该交叉耦合电路通过正反馈作用对第一结果子信号Com_A和第二结果子信号Com_B之间在采样阶段所形成的电压差进行放大。同时，第一晶体管M1和第二晶体管M2感测差分输入电平（即第一数据Sum_p和第二数据Sum_n的电压差）并产生差分漏极电流，对Vmidp和Vmidn进行充电，使其相对于输入极性具有大的信号摆幅。到再生阶段结束时（即t3时刻），第一结果子信号Com_A和第二结果子信号Com_B之间的电压差被放大到足够的程度，从而，第一结果子信号Com_A和第二结果子信号Com_B分别再生形成高电平和低电平。若第二数据Sum_n的电压高于第一数据Sum_p的电压，即如图14所示，则第一结果子信号Com_A再生形成高电平，第二结果子信号Com_B再生形成低电平；相应的，若第一数据Sum_p的电压高于第二数据Sum_n的电压，则第一结果子信号Com_A再生形成低电平，第二结果子信号Com_B再生形成高电平。

决策阶段，也就是t3时刻至t4时刻。比较输出单元102对第一结果子信号Com_A和第二结果子信号Com_B的电平进行锁存，以对电平进行保持，并将锁存的电平输出。

在当前工作周期结束时（即t4时刻），时钟信号DQS转换为低电平，第十晶体管M10被时钟信号DQS触发为截止状态，输入单元101和比较输出单元102停止工作；同时，第七晶体管M7和第八晶体管M8被时钟信号DQS触发为导通状态，复位单元103工作，将比较电路10的第一输出端和第二输出端的电压重新拉升到高电平。

由此可见，比较电路10的工作过程就是将第一数据Sum_p和第二数据Sum_n进行比较，若第二数据Sum_n的电压大于第一数据Sum_p的电压，则输出的第一结果子信号Com_A为高电平，输出的第二结果子信号Com_B为低电平；若第一数据Sum_p的电压大于第二数据Sum_n的电压，则输出的第一结果子信号Com_A为低电平，输出的第二结果子信号Com_B为高电平；以此，对输入信号的电平高低关系进行判定。

本公开实施例还提供了一种数据接收电路，数据接收电路包括：M级数据采样电路以及M级判决反馈均衡电路，其中，M为大于1的正整数。其中，M级判决反馈均衡电路的数据输入端均接收初始数据信号；每级数据采样电路，其数据输入端对应电连接每级判决反馈均衡电路的输出端，以对应接收每级第一数据和每级第二数据；每级判决反馈均衡电路，其反馈输入端电连接M级数据采样电路的第一输出端，以接收M个第一输出信号；M个第一输出信号作为每级判决反馈均衡电路的反馈信号。

图15示例出了M=4的情况下的数据接收电路。如图15所示，数据接收电路80包括：4级数据采样电路60以及4级判决反馈均衡电路70。4级数据采样电路60的第一输出端对应输出第一输出信号DQ_I、DQ_IB、DQ_Q和DQ_QB；而每级判决反馈均衡电路70的4个反馈输入端T1、T2、T3和T4，对应接收第一输出信号DQ_I、DQ_IB、DQ_Q和DQ_QB，来作为其反馈信号。

具体的，对于第1级判决反馈均衡电路70，其第一反馈输入端T1接收第4级数据采样电路输出的第一输出信号DQ_QB，其第二反馈输入端T2接收第3级数据采样电路输出的第一输出信号DQ_Q，其第三反馈输入端T3接收第2级数据采样电路输出的第一输出信号DQ_IB，其第四反馈输入端T4接收第1级数据采样电路输出的第一输出信号DQ_I；对于第2级判决反馈均衡电路70，其第一反馈输入端T1接收第1级数据采样电路输出的第一输出信号DQ_I，其第二反馈输入端T2接收第4级数据采样电路输出的第一输出信号DQ_QB，其第三反馈输入端T3接收第3级数据采样电路输出的第一输出信号DQ_Q，其第四反馈输入端T4接收第2级数据采样电路输出的第一输出信号DQ_IB；对于第3级判决反馈均衡电路70，其第一反馈输入端T1接收第2级数据采样电路输出的第一输出信号DQ_IB，其第二反馈输入端T2接收第1级数据采样电路输出的第一输出信号DQ_I，其第三反馈输入端T3接收第4级数据采样电路输出的第一输出信号DQ_QB，其第四反馈输入端T4接收第3级数据采样电路输出的第一输出信号DQ_Q；对于第4级判决反馈均衡电路70，其第一反馈输入端T1接收第3级数据采样电路输出的第一输出信号DQ_Q，其第二反馈输入端T2接收第2级数据采样电路输出的第一输出信号DQ_IB，其第三反馈输入端T3接收第1级数据采样电路输出的第一输出信号DQ_I，其第四反馈输入端T4接收第4级数据采样电路输出的第一输出信号DQ_QB。

需要说明的是，在数据传输过程中，存在码间串扰（Inter-Symbol Interference，ISI）。码间串扰是由于系统传输总特性不理想，导致前后时间节点信号的波形畸变、展宽，并使前面波形出现很长的拖尾，蔓延到当前时间节点信号的抽样时刻上，从而对当前时间节点信号的判决造成干扰。例如，原本被判决为低电平的码元可能会由于码间串扰的干扰而被判决为高电平，原本被判决为高电平的码元可能会由于码间串扰的干扰而被判决为低电平，造成信号失真。

进而，判决反馈均衡电路可以通过反馈作用来减小乃至消除码间串扰的影响。例如，图15示出的判决反馈均衡电路70可以根据其反馈输入端接收的各个第一输出信号，来调整其输出的数据信号，从而减小乃至消除码间串扰的影响。这里，判决反馈均衡电路所接收的反馈信号的数量不仅限于图15示出的4个，传输数据的频率越高，则需要更多的反馈信号。

图16和图17分别示出了时钟信号生成电路和所生成的时钟信号的波形。结合图15至图17，时钟信号生成电路50生成了时钟信号DQS_0、DQS_90、DQS_180和DQS_270，4级数据采样电路60则分别接收时钟信号DQS_0、DQS_90、DQS_180和DQS_270。由于时钟信号DQS_0、DQS_90、DQS_180和DQS_270的相位依次相差90°，而数据采样电路60是响应于时钟信号而输出其第一输出信号的，因此，4级数据采样电路60所输出第一输出信号DQ_I、DQ_IB、DQ_Q和DQ_QB的相位也依次相差90°。

可以理解的是，判决反馈均衡电路通过反馈作用，可以减小乃至消除码间串扰的影响，提高传输数据的准确性。同时，由于判决反馈均衡电路将数据采样电路输出的第一输出信号作为其反馈信号，而数据采样电路中的可调驱动电路通过调整阈值电压避免了第一输出信号中出现毛刺，这样，保证了判决反馈均衡电路所接收的反馈信号的准确性，避免了在消除码间串扰的过程中出现错误，从而进一步提高了传输数据的准确性。

本公开实施例还提供一种存储器，如图18所示，存储器90包括了数据采样电路60。数据采样电路60中的可调驱动电路，会接收调整信号，根据调整信号来调整其阈值电压。

在本公开的一些实施例中，参考图18，数据采样电路60接收的调整信号为存储器90中的ZQ校准电路产生的ZQ校准信号。

在本公开的一些实施例中，参考图18，数据采样电路60接收的调整信号为存储器90中的模式寄存器的设置信号。

在本公开的一些实施例中，参考图18，数据采样电路60接收的调整信号为测试模式下设置的测试码，即数据采样电路60接收的调整信号为存储器90外部的信号。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种数据采样电路，其特征在于，所述数据采样电路包括：

比较电路，被配置为接收第一数据、第二数据和时钟信号，响应于所述时钟信号，对所述第一数据和所述第二数据进行比较，并输出比较结果信号；

可调驱动电路，电连接所述比较电路，被配置为接收所述比较结果信号和调整信号，对所述比较结果信号进行驱动，输出第一输出信号；

其中，所述可调驱动电路的阈值电压受控于所述调整信号；

其中，所述比较结果信号包括两个结果子信号；在所述比较电路的采样阶段，两个所述结果子信号均由高电平下降，且其下降速率不同；在所述比较电路的再生阶段，下降速率较慢的所述结果子信号在短暂下降后回升而形成高电平，下降速率较快的所述结果子信号继续下降而形成低电平；

所述可调驱动电路，还被配置为根据所述调整信号，控制其阈值电压低于下降速率较慢的所述结果子信号在所述再生阶段中短暂下降的最低电压，以避免所述第一输出信号中出现毛刺。

2.根据权利要求1所述的数据采样电路，其特征在于，所述比较结果信号包括：第一结果子信号和第二结果子信号；所述第一输出信号包括：第一输出子信号和第二输出子信号；所述可调驱动电路包括：

第一可控反相器，被配置为接收所述第一结果子信号和所述调整信号，根据所述调整信号调整所述第一可控反相器的阈值电压，并输出所述第一输出子信号；

第二可控反相器，被配置为接收所述第二结果子信号和所述调整信号，根据所述调整信号调整所述第二可控反相器的阈值电压，并输出所述第二输出子信号。

3.根据权利要求2所述的数据采样电路，其特征在于，所述调整信号包括：N个调整子信号；所述第一可控反相器包括：第一PMOS管、第一NMOS管和N个第一控制单元；N为正整数；

所述第一PMOS管的栅极、所述第一NMOS管的栅极和N个所述第一控制单元的第一端均电连接到所述第一可控反相器的输入端，所述第一PMOS管的漏极、所述第一NMOS管的漏极和N个所述第一控制单元的第二端均电连接到所述第一可控反相器的输出端；所述第一PMOS管的源极电连接电源端，所述第一NMOS管的源极电连接接地端；N个所述第一控制单元的控制端一一对应接收N个所述调整子信号，N个所述第一控制单元的第三端均电连接所述接地端或所述电源端；

每个所述第一控制单元用于在对应的调整子信号控制下导通或截止，以调整所述第一可控反相器的阈值电压。

4.根据权利要求3所述的数据采样电路，其特征在于，所述第二可控反相器包括：第二PMOS管、第二NMOS管和N个第二控制单元；

所述第二PMOS管的栅极、所述第二NMOS管的栅极和N个所述第二控制单元的第一端均电连接到所述第二可控反相器的输入端，所述第二PMOS管的漏极、所述第二NMOS管的漏极和N个所述第二控制单元的第二端均电连接到所述第二可控反相器的输出端；所述第二PMOS管的源极电连接电源端，所述第二NMOS管的源极电连接接地端；N个所述第二控制单元的控制端一一对应接收N个所述调整子信号，N个所述第二控制单元的第三端均电连接所述接地端或所述电源端；

每个所述第二控制单元用于在对应的调整子信号控制下导通或截止，以调整所述第二可控反相器的阈值电压。

5.根据权利要求4所述的数据采样电路，其特征在于，每个所述第一控制单元包括：第一调节晶体管和第二调节晶体管；

所述第一调节晶体管的栅极作为对应的第一控制单元的第一端，所述第一调节晶体管的漏极作为对应的第一控制单元的第二端，所述第二调节晶体管的栅极作为对应的第一控制单元的控制端，所述第二调节晶体管的源极作为对应的第一控制单元的第三端，所述第一调节晶体管的源极电连接所述第二调节晶体管的漏极；

每个所述第二控制单元包括：第三调节晶体管和第四调节晶体管；

所述第三调节晶体管的栅极作为对应的第二控制单元的第一端，所述第三调节晶体管的漏极作为对应的第二控制单元的第二端，所述第四调节晶体管的栅极作为对应的第二控制单元的控制端，所述第四调节晶体管的源极作为对应的第二控制单元的第三端，所述第三调节晶体管的源极电连接所述第四调节晶体管的漏极。

6.根据权利要求5所述的数据采样电路，其特征在于，所述第一调节晶体管、所述第二调节晶体管、所述第三调节晶体管和所述第四调节晶体管均为NMOS管；

所述第二调节晶体管的源极和所述第四调节晶体管的源极均电连接所述接地端。

7.根据权利要求5所述的数据采样电路，其特征在于，所述第一调节晶体管、所述第二调节晶体管、所述第三调节晶体管和所述第四调节晶体管均为PMOS管；

所述第二调节晶体管的源极和所述第四调节晶体管的源极均电连接所述电源端。

8.根据权利要求4所述的数据采样电路，其特征在于，

N个所述第一控制单元中，第i个所述第一控制单元的等效器件尺寸被设置为第1个所述第一控制单元的等效器件尺寸的2^i-1倍；

N个所述第二控制单元中，第i个所述第二控制单元的等效器件尺寸被设置为第1个所述第二控制单元的等效器件尺寸的2^i-1倍；i大于等于1，且小于等于N。

9.根据权利要求1所述的数据采样电路，其特征在于，所述数据采样电路还包括：

锁存单元，电连接所述比较电路，被配置为接收所述比较结果信号，将所述比较结果信号锁存后输出为第二输出信号；所述锁存单元包括SR锁存器。

10.根据权利要求1所述的数据采样电路，其特征在于，所述比较电路包括：

输入单元，被配置为接收所述第一数据和所述第二数据，在采样阶段根据所述第一数据和所述第二数据生成差分信号；

比较输出单元，电连接所述输入单元，被配置为获取所述差分信号，对所述差分信号进行放大处理和锁存处理，以输出所述比较结果信号；

复位单元，电连接所述比较输出单元，被配置为接收所述时钟信号，在复位阶段对所述比较输出单元复位；

开关单元，电连接所述输入单元，被配置为接收所述时钟信号，根据所述时钟信号控制所述比较电路的工作状态。

11.根据权利要求10所述的数据采样电路，其特征在于，所述输入单元包括：第一晶体管和第二晶体管；所述比较输出单元包括：第三晶体管、第四晶体管、第五晶体管和第六晶体管；

所述第一晶体管的栅极接收所述第一数据，所述第二晶体管的栅极接收所述第二数据；所述第一晶体管的源极电连接所述第二晶体管的源极，所述第一晶体管的漏极电连接所述第五晶体管的源极，所述第二晶体管的漏极电连接所述第六晶体管的源极；

所述第三晶体管的栅极电连接所述第五晶体管的栅极，所述第四晶体管的栅极电连接所述第六晶体管的栅极，所述第三晶体管的漏极电连接所述第五晶体管的漏极，所述第四晶体管的漏极电连接所述第六晶体管的漏极；所述第三晶体管的源极和所述第四晶体管的源极均电连接电源端；

所述第三晶体管的漏极、所述第五晶体管的漏极、所述第四晶体管的栅极和所述第六晶体管的栅极还电连接至所述比较电路的第一输出端；所述第三晶体管的栅极、所述第五晶体管的栅极、所述第四晶体管的漏极和所述第六晶体管的漏极还电连接至所述比较电路的第二输出端。

12.根据权利要求11所述的数据采样电路，其特征在于，所述复位单元包括：第七晶体管、第八晶体管和第九晶体管；所述开关单元包括：第十晶体管；

所述第七晶体管的栅极、所述第八晶体管的栅极、所述第九晶体管的栅极和所述第十晶体管的栅极均接收所述时钟信号；

所述第三晶体管的栅极和所述第五晶体管的栅极均电连接所述第七晶体管的漏极，所述第四晶体管的栅极和所述第六晶体管的栅极均电连接所述第八晶体管的漏极，所述第七晶体管的源极和所述第八晶体管的源极均电连接所述电源端；所述第三晶体管的漏极和所述第五晶体管的漏极均电连接所述第九晶体管的源极，所述第四晶体管的漏极和所述第六晶体管的漏极均电连接所述第九晶体管的漏极；所述第十晶体管的源极电连接接地端，所述第一晶体管的源极和所述第二晶体管的源极均电连接所述第十晶体管的漏极。

13.一种数据接收电路，其特征在于，所述数据接收电路包括M级如权利要求1至12任一项所述的数据采样电路；所述数据接收电路还包括：M级判决反馈均衡电路；M为大于1的正整数；

M级所述判决反馈均衡电路的数据输入端均接收初始数据信号；

每级所述数据采样电路，其数据输入端对应电连接每级判决反馈均衡电路的输出端，以对应接收每级第一数据和每级第二数据；

每级所述判决反馈均衡电路，其反馈输入端电连接M级所述数据采样电路的第一输出端，以接收M个第一输出信号；M个所述第一输出信号作为每级所述判决反馈均衡电路的反馈信号。

14.一种存储器，其特征在于，所述存储器包括如权利要求1至12任一项所述的数据采样电路。

15.根据权利要求14所述的存储器，其特征在于，所述数据采样电路接收的调整信号为所述存储器中的ZQ校准电路产生的ZQ校准信号。

16.根据权利要求14所述的存储器，其特征在于，所述数据采样电路接收的调整信号为所述存储器中的模式寄存器的设置信号。

17.根据权利要求14所述的存储器，其特征在于，所述数据采样电路接收的调整信号为测试模式下设置的测试码。

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