CN103368532A - 一种迟滞电压数字可调斯密特触发器 - Google Patents

Abstract

本发明公开了一种迟滞电压数字可调斯密特触发器，包括：第一反相器；第二反相器，其与第一反相器串联连接；第一反馈晶体管，其与第二反相器连接；第一控制单元，其与第一反馈晶体管和第二反相器连接；第二反馈晶体管，其与第二反相器的输出端连接；及第二控制单元，其与第二反馈晶体管和第二反相器连接。本发明以数字信号控制调节迟滞电压，有效简化了外部控制电路。本发明迟滞电压数字可调斯密特触发器的电路简单，不易受调节电压影响迟滞电压的精度。

Description

一种迟滞电压数字可调斯密特触发器

技术领域

本发明属于波形整形数字逻辑电路技术领域，尤其涉及一种迟滞电压数字可调的斯密特触发器斯密特触发器。

背景技术

斯密特触发器(Schmitt Trigger)，是广泛应用的数字基本逻辑单元。其输入、输出特性可表征为：当输入电压上升到高阈值电压V_SPH时，触发器翻转；当输入电压回降到低阈值电压V_SPH，输出并不回到初始状态而需输入电压继续下降到V_SPL时，输出才翻转。斯密特触发器迟滞电压表示成：ΔVT＝V_SPH-V_SPL。可广泛应用于脉冲波形整形、电压幅度鉴别、振荡信号产生等领域。

图9显示的是现有技术中的斯密特触发器，其中晶体管M7、M6为控制晶体管，其迟滞电压调节通过Vbp和Vbn来实现，Vbn和Vbp是一个模拟电压量，其值分布在地和电源之间，应用时需要产生一个特定的电压信号。斯密特触发器迟滞电压大小受MOS管器件宽长比、工艺参数(如阈值电压等)、电源电压的影响，因此难以实现高精准的迟滞电压。传统迟滞电压可调斯密特触发器通过外部模拟电压设定来实现调节，在实际应用中需要额外的外部模拟调节电压产生电路，应用复杂，且易受调节电压产生精度影响。

发明内容

本发明克服了现有技术中通过模拟电压调节迟滞电压时需采用额外的模拟电压产生电路，控制复杂切精度易受影响等缺陷，提出了一种迟滞电压数字可调斯密特触发器。

本发明提供一种迟滞电压数字可调斯密特触发器，包括：第一反相器，其输入端接收输入电压，输出端输出反相电压；所述第一反相器包括第一PMOS晶体管与第一NMOS晶体管；第二反相器，其输入端与所述第一反相器的输出端连接，用于接收所述反相电压，其输出端用于输出转换电压；所述第二反相器包括第二PMOS晶体管与第二NMOS晶体管；第一反馈晶体管，其栅极与所述第二反相器的输出端连接；第一控制单元，其与所述第一反馈晶体管的漏极和所述第二反相器的输入端连接，所述第一控制单元接收第一控制信号，根据所述第一控制信号调节流经所述第一反馈晶体管的电流；第二反馈晶体管，其栅极与所述第二反相器的输出端连接；及第二控制单元，其与所述第二反馈晶体管的漏极和所述第二反相器的输入端连接，所述第二控制单元接收第二控制信号，根据所述第二控制信号调节流经所述第二反馈晶体管的电流。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，所述第一PMOS晶体管的漏极接电源，所述第一PMOS晶体管的源极与所述第一NMOS晶体管的漏极连接作为所述第一反相器的输出端，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的栅极与第一NMOS晶体管的栅极均与所述输入电压连接。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，所述第二PMOS晶体管的漏极接电源，所述第二PMOS晶体管的源极与所述第二NMOS晶体管的漏极连接作为所述迟滞电压的输出端，所述第一NMOS晶体管的源极接地，所述第二PMOS晶体管的栅极与第二NMOS晶体管的栅极均与所述第一反相器连接。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，所述第一反馈晶体管为NMOS反馈晶体管；所述NMOS反馈晶体管的栅极与所述第二反相器的输出端连接，源极接地，漏极与所述第一控制单元连接。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，所述第一反馈晶体管的宽长比如式(I)表示：

${\left(\frac{W}{L}\right)}_3=\frac{{\mathrm{KP}}_p{\left(\frac{W}{L}\right)}_8[(\mathrm{VDD}-V_{\mathrm{TP}})(\mathrm{VDD}-\mathrm{Vx})-\frac{1}{2}{(\mathrm{VDD}-\mathrm{Vx})}^2]}{{\mathrm{KP}}_n[(\mathrm{VDD}-V_{\mathrm{Tn}})\mathrm{Vx}-\frac{1}{2}{\mathrm{Vx}}^2]};---\left(I\right)$

式(I)中，VDD为电源电压，V_TP为所述第一PMOS晶体管的阈值电压，KP_p为所述第一PMOS晶体管的电导率，Vx为第二反相器的转换电压，KP_n为所述NMOS反馈晶体管的电导率，V_TN为所述NMOS反馈晶体管的阈值电压、(W/L)8为所述第一PMOS晶体管的宽长比。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，所述第一控制单元包括多个并联连接的NMOS控制晶体管；多个所述NMOS控制晶体管的漏极均与所述第二反相器的输入端连接，源极均与所述第一反馈晶体管连接，栅极分别用于接收所述第一控制信号。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，所述多个并联设置的NMOS控制晶体管的宽长比如式(II)表示：

${\left(\frac{W}{L}\right)}_x=2^x\×{\left(\frac{W}{L}\right)}_{n0};---\left(\mathrm{II}\right)$

式(II)中，x表示NMOS控制晶体管在并联设置中所在位置，(W/L)_n0表示第一个NMOS控制晶体管的宽长比。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，根据输入所述第一控制单元的第一控制信号所确定的第二反相器输出低电平转换电压对应的第一反相器输入电压为低阈值电压，所述低阈值电压如式(III)表示：

V_SPL≈β+k₁×{b_n...b₁b₀}；     (III)

式(III)中，β为常数，即为斯密特触发器无反馈时的低阈值电压V_SPL0值，k₁为低阈值电压V_SPL调节步长，{b_n…b₁b₀}为对应NMOS控制晶体管阵列的第一控制信号。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，所述第二反馈晶体管为PMOS反馈晶体管；所述PMOS反馈晶体管的栅极与所述第二反相器的输出端连接，漏极接电源，源极与所述第二控制单元连接。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，所述第二反馈晶体管的宽长比如式(IV)表示：

${\left(\frac{W}{L}\right)}_4=\frac{{\mathrm{KP}}_N{\left(\frac{W}{L}\right)}_7[(\mathrm{VDD}-V_{\mathrm{TN}})\mathrm{Vx}-\frac{1}{2}{\mathrm{Vx}}^2]}{{\mathrm{KP}}_P[(\mathrm{VDD}-V_{\mathrm{TP}})(\mathrm{VDD}-\mathrm{Vx})-\frac{1}{2}{(\mathrm{VDD}-\mathrm{Vx})}^2]};---\left(\mathrm{IV}\right)$

式(IV)中，VDD为电源电压、V_TP为所述第一NMOS晶体管的阈值电压、KP_n为所述第一NMOS晶体管的电导率、Vx为所述第二反相器的转换电压、KP_p为所述PMOS反馈晶体管的电导率，V_TP为所述PMOS反馈晶体管的阈值电压、(W/L)7为所述第一NMOS管的宽长比。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，所述第二控制单元包括多个并联连接的PMOS控制晶体管；多个所述PMOS控制晶体管的源极均与所述第二反相器的输入端连接，漏极均与所述第二反馈晶体管连接，栅极分别用于接收所述第二控制信号。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，所述多个并联设置的NMOS控制晶体管的宽长比如式(V)表示：

${\left(\frac{W}{L}\right)}_y=2^y\×{\left(\frac{W}{L}\right)}_{p0};---\left(V\right)$

式(V)中，y表示PMOS控制晶体管在并联设置中所在位置，(W/L)_p0表示第一个PMOS控制晶体管的宽长比。

本发明提供一种迟滞电压数字可调斯密特触发器，其中，根据输入所述第二控制单元的第二控制信号所确定的第二反相器输出高电平转换电压对应的第一反相器输入电压为高阈值电压，所述高阈值电压如式(VI)表示：

V_SPH≈α+k₀×{a_n...a₁a₀}；     (VI)

式(VI)中，α为常数，即为斯密特触发器无反馈时的高阈值电压V_SPH0值，k₀为高阈值电压V_SPH调节步长，{a_n…a_1a0}为对应PMOS控制晶体管阵列的第二控制信号。

本发明以数字信号控制调节迟滞电压，有效简化了外部控制电路。本发明迟滞电压数字可调斯密特触发器的电路简单，不易受调节电压影响迟滞电压的精度。

附图说明

图1为本发明迟滞电压数字线性可调斯密特触发器的结构图；

图2为NMOS反馈晶体管尺寸确定等效电路图；

图3为PMOS反馈晶体管尺寸确定等效电路图；

图4为实施例中迟滞电压数字线性可调斯密特触发器的结构图；

图5为不同控制信号{b₂b₁b₀}组合仿真输入和输出电压曲线图；

图6为不同控制信号{a₂a₁a₀}组合仿真输入和输出电压曲线图；

图7为实施例中迟滞电压可调斯密特触发器等效电路图；

图8为图7的斯密特触发器的仿真输入和输出电压曲线图；

图9为现有技术中斯密特触发器的结构图。

具体实施方式

结合以下具体实施例和附图，对本发明作进一步的详细说明。实施本发明的过程、条件、实验方法等，除以下专门提及的内容之外，均为本领域的普遍知识和公知常识，本发明没有特别限制内容。

本发明的迟滞电压数字可调斯密特触发器，将传统的模拟控制信号用数字控制信号代替，通过数字控制信号调节斯密特触发器的高阈值电压V_SPH和低阈值电压V_SPL，从而根据输入电压生成不同电压幅度的迟滞电压。本发明采用PMOS控制晶体管阵列与NMOS控制晶体管阵列分别代替原有斯密特触发器中的单MOS控制晶体管M7、M6，并且NMOS控制晶体管与PMOS控制晶体管的大小尺寸(W/L)按照控制信号从最低比特位到最高比特位依次按照2的幂次方增加，外接的数字逻辑控制端开启或关断对应的PMOS控制晶体管和NMOS控制晶体管，从而实现对正反馈大小的调节，改变阈值电压变化，从而实现数字信号的控制。

参阅图1，本发明的迟滞电压数字可调斯密特触发器主要包括第一反相器1、第二反相器2、第一反馈晶体管3、第二反馈晶体管4、第一控制单元5和第二控制单元6。第一反相器1的输出端与第二反相器2的输入端连接。第一反馈晶体管3的栅极与第二反相器2的输出端连接，其漏极与第一控制单元5连接，源极接地。第一控制单元5还与第二反相器2的输入端连接，其根据从外部接收的第一控制信号，将输出发送至第二反相器2的输入端。类似地，第二反馈晶体管4的栅极与第二反相器2的输出端连接，源极与第二控制单元6连接。第二控制单元6还与第二反相器2的输入端连接，其根据从外部接收的第二控制信号调节流经第二反馈晶体管4的电流。

第一反相器1的输入端用于接收输入电压，输出端与第二反相器2连接，用于输出反相电压。第二反相器2输入端与第一反相器1的输出端串联连接，用于接收反相电压，其输出端用于输出电压。其中，第一反相器1包括第一PMOS晶体管8与第一NMOS晶体管7。第一PMOS晶体管8的漏极接电源，第一PMOS晶体管8的源极与第一NMOS晶体管7的漏极连接作为第一反相器1的输出端，第一NMOS晶体管7的源极接地，第一PMOS晶体管8的栅极与第一NMOS晶体管7的栅极均与输入电压连接。类似地，第二反相器2包括第二PMOS晶体管10与第二NMOS晶体管9；第二PMOS晶体管10的漏极接电源，第二PMOS晶体管10的源极与第二NMOS晶体管9的漏极连接作为迟滞电压的输出端，第一NMOS晶体管9的源极接地，第二PMOS晶体管10的栅极与第二NMOS晶体管9的栅极均与第一反相器1的输出端连接。本发明中，第一PMOS晶体管8与第二PMOS晶体管10的尺寸相同、第一NMOS晶体管7与第二NMOS晶体管9的尺寸相同。第一反相器1与第二反相器2的功能是翻转逻辑电平。例如，输入逻辑“0”，则输出逻辑“1”；输入逻辑“1”，则输出逻辑“0”。

第一反馈晶体管3为NMOS反馈晶体管，其栅极与第二反相器2的输出端连接，源极接地，漏极与第一控制单元5连接。本发明中，第一反馈晶体管3的尺寸与第一反相器1中第一PMOS晶体管8的尺寸相关。根据如图2所示的等效电路图，第一反馈晶体管3的尺寸如式(I)表示：

${\left(\frac{W}{L}\right)}_3=\frac{{\mathrm{KP}}_p{\left(\frac{W}{L}\right)}_8[(\mathrm{VDD}-V_{\mathrm{TP}})(\mathrm{VDD}-\mathrm{Vx})-\frac{1}{2}{(\mathrm{VDD}-\mathrm{Vx})}^2]}{{\mathrm{KP}}_n[(\mathrm{VDD}-V_{\mathrm{Tn}})\mathrm{Vx}-\frac{1}{2}{\mathrm{Vx}}^2]};---\left(I\right)$

式(I)中，VDD为电源电压，V_TP为第一PMOS晶体管8的阈值电压，KP_p为第一PMOS晶体管8的电导率，Vx为第二反相器1的转换电压，KP_n为NMOS反馈晶体管的电导率，V_TN为NMOS反馈晶体管的阈值电压，(W/L)8为第一PMOS晶体管8的宽长比。

第二反馈晶体管4为PMOS反馈晶体管，其栅极与第二反相器2的输出端连接，漏极接电源，源极与第二控制单元6连接。本发明中，反馈控制晶体管4的尺寸与反相器1中第一NMOS晶体管7的尺寸相关。根据如图3所示的等效电路图，第二反馈晶体管4的宽长比如式(IV)表示：

${\left(\frac{W}{L}\right)}_4=\frac{{\mathrm{KP}}_N{\left(\frac{W}{L}\right)}_7[(\mathrm{VDD}-V_{\mathrm{TN}})\mathrm{Vx}-\frac{1}{2}{\mathrm{Vx}}^2]}{{\mathrm{KP}}_P[(\mathrm{VDD}-V_{\mathrm{TP}})(\mathrm{VDD}-\mathrm{Vx})-\frac{1}{2}{(\mathrm{VDD}-\mathrm{Vx})}^2]};---\left(\mathrm{IV}\right)$

式(IV)中，VDD为电源电压、V_TP为第一NMOS晶体管7的阈值电压、KP_n为第一NMOS晶体管7的电导率、Vx为第二反相器的转换电压、KP_p为PMOS反馈晶体管的电导率，V_TP为PMOS反馈晶体管的阈值电压、(W/L)7为第一NMOS管的宽长比。

本发明中，第一反馈晶体管3与第二反馈晶体管4的尺寸可由电路仿真进行优化选取。

参阅图1，本发明中的第一控制单元5包括一系列NMOS控制晶体管(Mnn，...Mn1，Mn0)。这些NMOS控制晶体管并联设置，其漏极均与第二反相器2的输入端连接，源极均与第一反馈晶体管3的漏极连接，栅极分别用于接收用于控制低阈值电压V_SPL的第一控制信号{b_n，...b₁，b₀}。第一控制信号{b_n，...b₁，b₀}每一位均表示一个二进制的数字信号。NMOS控制晶体管的宽长比尺寸W/L呈2的幂增加，本实施例中以最靠近第二反相器2的NMOS晶体管为Mn0，其宽长比为(W/L)_n0，与其并联的其他NMOS控制晶体管的宽长比以式(II)表示：

${\left(\frac{W}{L}\right)}_x=2^x\×{\left(\frac{W}{L}\right)}_{n0};---\left(\mathrm{II}\right)$

式(II)中，x表示NMOS控制晶体管在并联设置中所在位置，(W/L)_n0表示第一个NMOS控制晶体管的宽长比。即Mn1、Mn2、Mn3...Mnn宽长比分别为2*(W/L)n0、2²*(W/L)n0、2³*(W/L)n0...2ⁿ*(W/L)n0。

当选择控制信号b_n为逻辑“1”时，则对应的NMOS控制晶体管Mnn开启，则来自Vx节点(即第二反相器2的输入端)的电流流过该控制晶体管Mnn至NMOS反馈晶体管(即，第一反馈晶体管3)。当多个NMOS控制晶体管开启时，流经第一控制单元5至NMOS反馈晶体管的电流为开启NMOS控制晶体管电流之和。本发明中，通过对NMOS控制晶体管阵列MOS管沟道长度和沟道宽度合理选择可满足低阈值电压V_SPL，低阈值电压V_SPL如式(III)表示：

V_SPL≈β+k₁×{b_n...b₁b₀}；     (III)

式(III)中，β为常数，即为斯密特触发器无反馈时的低阈值电压V_SPL0值，k₁为低阈值电压V_SPL调节步长，{b_n…b₁b₀}为对应NMOS控制晶体管阵列的第一控制信号，以二进制表示。

类似地，本发明中的第二控制单元6包括一系列PMOS控制晶体管(Mpn，...Mp1，Mp0)。PMOS控制晶体管并联设置，其源极均与第二反相器2的输入端连接，漏极均与第二反馈晶体管4的源极连接，栅极分别用于接收控制高阈值电压V_SPH的第二控制信号{a_n，...a₁，a₀}。第二控制信号{a_n，...a₁，a₀}每一位均表示一个二进制的数字信号。PMOS控制晶体管的宽长比尺寸W/L呈2的幂增加，本实施例中以最靠近第二反相器2的PMOS晶体管为Mp0，其宽长比为(W/L)_n0，与其并联的其他PMOS控制晶体管的宽长比以式(V)表示：

${\left(\frac{W}{L}\right)}_y=2^y\×{\left(\frac{W}{L}\right)}_{p0};---\left(V\right)$

式(V)中，x表示PMOS控制晶体管在并联设置中所在位置，(W/L)_n0表示第二个PMOS控制晶体管的宽长比。即Mp1、Mp2、Mp3...Mpn宽长比分别为2*(W/L)p0、2²*(W/L)p0、2³*(W/L)p0...2ⁿ*(W/L)p0。

当第二控制信号a_n为逻辑“0”时，则对应的控制晶体管Mpn开启，则来自第二反馈晶体管4的电流流经该控制晶体管Mpn到Vx节点。当多个PMOS控制晶体管开启时，流经第二控制单元6至Vx的电流为开启PMOS控制晶体管电流之和。本发明中，通过对PMOS控制晶体管阵列MOS管沟道长度和沟道宽度合理选择可控制高阈值电压V_SPH，高阈值电压V_SPH如式(VI)表示：

V_SPH≈α+k₀×{a_n...a₁a₀}；     (VI)

式(VI)中，α为常数，即为斯密特触发器无反馈时的高阈值电压V_SPH0值，k₀为高阈值电压V_SPH调节步长，{a_n…a_1a0}为对应PMOS控制晶体管阵列的第二控制信号，以二进制表示。

图4显示的是实施例中迟滞电压数字可调斯密特触发器的结构图。本实施例中第一控制单元5中设置三个并联的NMOS控制晶体管Mn2、Mn1、Mn0，其栅极分别与对应的第一控制信号{b2，b1，b0}连接。第二控制单元6设置三个并联的PMOS控制晶体管Mp2、Mp1、Mp0，其栅极分别与对应的第二控制信号{a2，a1，a0}连接。第一反相器1的输入端接收输入电压Vin。本实施例中，迟滞电压数字可调斯密特触发器为基于50nmCMOS工艺，本实施例中经过仿真优化确定MOS管器件参数如下表1所示。

表1斯密特触发器中各晶体管的宽长比

根据第二控制信号{a₂a₁a₀}逻辑值不同设置，共有8种可能值，即a2a1a0＝000、001、010、011、100、101和110。类似地，第一控制信号{b₂b₁b₀}逻辑值共有8种可能值，即b2b1b0＝000、001、010、011、100、101和110。

图5为7种不同的第一控制信号{b₂b₁b₀}＝001、001、010、011、100、101、110时仿真输入和输出电压曲线。第一控制信号{b₂b₁b₀}用于控制低阈值电压V_SPL。当输入电压Vin在下降过程中的电压值低于V_SPL时，则迟滞电压数字可调斯密特触发器输出为“0”。低阈值电压V_SPL根据式(III)计算得出。图5中，输入和输出曲线交点即为对应的低阈值电压V_SPL。

类似地，图6为7种不同的第二控制信号{a₂a₁a₀}＝001、001、010、011、100、101、110时仿真输入和输出电压曲线。第二控制信号{b₂b₁b₀}用于控制高阈值电压V_SPH。当输入电压Vin在上升过程中的电压值高于V_SPH时，则迟滞电压数字可调斯密特触发器输出为“1”。输入和输出曲线交点即为对应的高阈值电压V_SPH。

以第一控制信号{b₂b₁b₀}＝101且第二控制信号{a₂a₁a₀}＝100为例。如图7所示，栅极与第一控制信号{b₂b₁b₀}连接的NMOS控制晶体管中，NMOS控制晶体管Mn0、Mn2处于开启状态，NMOS控制晶体管Mn1处于关闭状态。栅极与第二控制信号{a₂a₁a₀}连接的PMOS控制晶体管中，PMOS控制晶体管Mp0、Mp1处于开启状态，PMOS控制晶体管Mp2处于关闭状态。

图8为图7的斯密特触发器的仿真输入和输出电压曲线，图中两条曲线的交点分别为V_SPH和V_SPL。通过第一控制信号与第二控制信号设定V_SPH和V_SPL之后，当输入电压Vin从0V上升变化时，第一反相器1的输出电压由电源电压开始下降，从而导致第二反相器2的输出端输出的电压值随之持续上升。此时，NMOS控制晶体管Mn1处于关断状态，NMOS控制晶体管Mn2和NMOS控制晶体管Mn0处于工作状态，当输入电压Vin接近高阈值电压V_SPH时，Mn2和Mn0控制晶体管的电流之和流经第一反馈晶体管3，加速了第二反相器2输入节点电压下降，导致第二反相器2的输出端高电平“1”；相反地，当输入电压Vin开始下降时，第一反相器1的输出电压从0V上升变化，第二反相器2的输出端输出的电压值随之持续下降。当输入电压Vin接近低阈值电压时，PMOS控制晶体管Mp2处于关闭状态，PMOS控制晶体管Mp1与PMOS控制晶体管Mp0处于工作状态，PMOS控制晶体管Mp1与PMOS控制晶体管Mp0限定来自第二控制晶体管4的电流，通过正反馈加速第二反相器2输入节点电压上升速度，并导致第二反相器2的输出端低电平“0”。

本发明的保护内容不局限于以上实施例。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。

Claims (13)

1.一种迟滞电压数字可调斯密特触发器，其特征在于，包括

第一反相器(1)，其输入端接收输入电压，输出端输出反相电压；所述第一反相器(1)包括第一PMOS晶体管(8)与第一NMOS晶体管(7)；

第二反相器(2)，其输入端与所述第一反相器(1)的输出端连接，用于接收所述反相电压，其输出端用于输出转换电压；所述第二反相器(2)包括第二PMOS晶体管(10)与第二NMOS晶体管(9)；

第一反馈晶体管(3)，其栅极与所述第二反相器(2)的输出端连接；

第一控制单元(5)，其与所述第一反馈晶体管(3)的漏极和所述第二反相器(2)的输入端连接，所述第一控制单元(5)接收第一控制信号，根据所述第一控制信号调节流经所述第一反馈晶体管(3)的电流；

第二反馈晶体管(4)，其栅极与所述第二反相器(2)的输出端连接；及

第二控制单元(6)，其与所述第二反馈晶体管(4)的漏极和所述第二反相器(2)的输入端连接，所述第二控制单元(6)接收第二控制信号，根据所述第二控制信号调节流经所述第二反馈晶体管(4)的电流。

2.如权利要求1所述的迟滞电压数字可调斯密特触发器，其特征在于，所述第一PMOS晶体管(8)的漏极接电源，所述第一PMOS晶体管(8)的源极与所述第一NMOS晶体管(7)的漏极连接作为所述第一反相器(1)的输出端，所述第一NMOS晶体管(7)的源极接地，所述第一PMOS晶体管(8)的栅极与第一NMOS晶体管(7)的栅极均与所述输入电压连接。

3.如权利要求1所述的迟滞电压数字可调斯密特触发器，其特征在于，所述第二PMOS晶体管(10)的漏极接电源，所述第二PMOS晶体管(10)的源极与所述第二NMOS晶体管(9)的漏极连接作为所述迟滞电压的输出端，所述第一NMOS晶体管(9)的源极接地，所述第二PMOS晶体管(10)的栅极与第二NMOS晶体管(9)的栅极均与所述第一反相器(1)连接。

4.如权利要求1所述的迟滞电压数字可调斯密特触发器，其特征在于，所述第一反馈晶体管(3)为NMOS反馈晶体管；所述NMOS反馈晶体管的栅极与所述第二反相器(2)的输出端连接，源极接地，漏极与所述第一控制单元(5)连接。

5.如权利要求4所述的迟滞电压数字可调斯密特触发器，其特征在于，所述第一反馈晶体管(3)的宽长比如式(I)表示：

${\left(\frac{W}{L}\right)}_3=\frac{{\mathrm{KP}}_p{\left(\frac{W}{L}\right)}_8[(\mathrm{VDD}-V_{\mathrm{TP}})(\mathrm{VDD}-\mathrm{Vx})-\frac{1}{2}{(\mathrm{VDD}-\mathrm{Vx})}^2]}{{\mathrm{KP}}_n[(\mathrm{VDD}-V_{\mathrm{Tn}})\mathrm{Vx}-\frac{1}{2}{\mathrm{Vx}}^2]};---\left(I\right)$

式(I)中，VDD为电源电压，V_TP为所述第一PMOS晶体管的阈值电压，KP_p为所述第一PMOS晶体管的电导率，Vx为第二反相器的转换电压，KP_n为所述NMOS反馈晶体管的电导率，V_TN为所述NMOS反馈晶体管的阈值电压、(W/L)8为所述第一PMOS晶体管的宽长比。

6.如权利要求1所述的迟滞电压数字可调斯密特触发器，其特征在于，所述第一控制单元(5)包括多个并联连接的NMOS控制晶体管；多个所述NMOS控制晶体管的漏极均与所述第二反相器(2)的输入端连接，源极均与所述第一反馈晶体管(5)连接，栅极分别用于接收所述第一控制信号。

7.如权利要求6所述的迟滞电压数字可调斯密特触发器，其特征在于，所述多个并联设置的NMOS控制晶体管的宽长比如式(II)表示：

${\left(\frac{W}{L}\right)}_x=2^x\×{\left(\frac{W}{L}\right)}_{n0};---\left(\mathrm{II}\right)$

式(II)中，x表示NMOS控制晶体管在并联设置中所在位置，(W/L)_n0表示第一个NMOS控制晶体管的宽长比。

8.如权利要求6所述的迟滞电压数字可调斯密特触发器，其特征在于，根据输入所述第一控制单元(5)的第一控制信号所确定的第二反相器(2)输出低电平转换电压对应的第一反相器(1)输入电压为低阈值电压，所述低阈值电压如式(III)表示：

V_SPL≈β+k₁×{b_n...b₁b₀}；     (III)

式(III)中，β为常数，即为斯密特触发器无反馈时的低阈值电压V_SPL0值，k₁为低阈值电压V_SPL调节步长，{b_n…b₁b₀}为对应NMOS控制晶体管阵列的第一控制信号。

9.如权利要求1所述的迟滞电压数字可调斯密特触发器，其特征在于，所述第二反馈晶体管(4)为PMOS反馈晶体管；所述PMOS反馈晶体管的栅极与所述第二反相器(2)的输出端连接，漏极接电源，源极与所述第二控制单元(6)连接。

10.如权利要求9所述的迟滞电压数字可调斯密特触发器，其特征在于，所述第二反馈晶体管(4)的宽长比如式(IV)表示：

${\left(\frac{W}{L}\right)}_4=\frac{{\mathrm{KP}}_N{\left(\frac{W}{L}\right)}_7[(\mathrm{VDD}-V_{\mathrm{TN}})\mathrm{Vx}-\frac{1}{2}{\mathrm{Vx}}^2]}{{\mathrm{KP}}_P[(\mathrm{VDD}-V_{\mathrm{TP}})(\mathrm{VDD}-\mathrm{Vx})-\frac{1}{2}{(\mathrm{VDD}-\mathrm{Vx})}^2]};---\left(\mathrm{IV}\right)$

式(IV)中，VDD为电源电压、V_TP为所述第一NMOS晶体管的阈值电压、KP_n为所述第一NMOS晶体管的电导率、Vx为所述第二反相器的转换电压、KP_p为所述PMOS反馈晶体管的电导率，V_TP为所述PMOS反馈晶体管的阈值电压、(W/L)7为所述第一NMOS管的宽长比。

11.如权利要求1所述的迟滞电压数字可调斯密特触发器，其特征在于，所述第二控制单元(6)包括多个并联连接的PMOS控制晶体管；多个所述PMOS控制晶体管的源极均与所述第二反相器(2)的输入端连接，漏极均与所述第二反馈晶体管(4)连接，栅极分别用于接收所述第二控制信号。

12.如权利要求11所述的迟滞电压数字可调斯密特触发器，其特征在于，所述多个并联设置的NMOS控制晶体管的宽长比如式(V)表示：

${\left(\frac{W}{L}\right)}_y=2^y\×{\left(\frac{W}{L}\right)}_{p0};---\left(V\right)$

式(V)中，y表示PMOS控制晶体管在并联设置中所在位置，(W/L)_p0表示第一个PMOS控制晶体管的宽长比。

13.如权利要求6所述的迟滞电压数字可调斯密特触发器，其特征在于，根据输入所述第二控制单元(6)的第二控制信号所确定的第二反相器(2)输出高电平转换电压对应的第一反相器(1)输入电压为高阈值电压，所述高阈值电压如式(VI)表示：

V_SPH≈α+k₀×{a_n...a₁a₀}；     (VI)

式(VI)中，α为常数，即为斯密特触发器无反馈时的高阈值电压V_SPH0值，k₀为高阈值电压V_SPH调节步长，{a_n…a_1a0}为对应PMOS控制晶体管阵列的第二控制信号。

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