CN104601163A - 体偏置控制电路 - Google Patents

体偏置控制电路 Download PDF

Info

Publication number
CN104601163A
CN104601163A CN201410529205.9A CN201410529205A CN104601163A CN 104601163 A CN104601163 A CN 104601163A CN 201410529205 A CN201410529205 A CN 201410529205A CN 104601163 A CN104601163 A CN 104601163A
Authority
CN
China
Prior art keywords
voltage
bias voltage
bias
source
control circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410529205.9A
Other languages
English (en)
Other versions
CN104601163B (zh
Inventor
A·M·雅拉尔
S·皮尔特里
S·K·沃特金斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN104601163A publication Critical patent/CN104601163A/zh
Application granted granted Critical
Publication of CN104601163B publication Critical patent/CN104601163B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16Modifications for eliminating interference voltages or currents
    • H03K17/161Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14Modifications for compensating variations of physical values, e.g. of temperature
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K2217/00Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018Special modifications or use of the back gate voltage of a FET

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)

Abstract

本发明涉及体偏置控制电路。体偏置控制电路(109)包括被耦接以给体端子提供偏置电压的输出端(113)。体偏置控制电路被配置为在一时间段上将偏置电压从第一偏置电压改变为第二偏置电压,其中偏置电压的有效变化率的幅值在所述时间段上发生变动,其中,对于较靠近源电压的第一偏置电压和第二偏置电压之间的电压。与离源电压较远的第一偏置电压和第二偏置电压之间的偏置电压相比,有效变化率的幅值小。

Description

体偏置控制电路
技术领域
本发明一般涉及电路,更具体地,涉及晶体管体偏置(body bias)控制电路。
背景技术
晶体管在集成电路中被用于实施电路装置。对于一些晶体管,诸如一些类型的场效应晶体管,当高于阈值电压的电压被施加于晶体管的栅极时,载流子(例如,空穴或电子)在晶体管的源极和漏极之间的沟道区域中移动。典型地,沟道区域位于掺杂的半导体阱中。
对于一些晶体管,晶体管的开关速度和亚阈值泄漏电流两者都是由阈值电压确定的。对于FET,较高的阈值电压对应于较慢的开关速度和较低的泄漏电流。较低的阈值电压对应于较快的开关速度,但具有较高的泄漏电流。泄漏电流的量影响了晶体管的功耗,其中较高的泄漏电流对应于较高的功耗。
晶体管的阈值电压(以及相应地泄漏电流、功率和开关速度)可以通过以与施加于晶体管源极的电压(源电压)不同的电压偏置晶体管的体(典型地沟道区域所位于的阱)被调整。反向体偏置可以被用于提高晶体管的阈值电压。对于NFET,反向体偏置是通过将比施加于源极的电压(在一些例子中典型地是系统地(system ground)(VSS))小的电压施加于体来执行的。对于PFET,反向体偏置是通过将比施加于源极的电压(在一些例子中典型地是VDD)大的电压施加于体来执行的。
正向体偏置可以被用于降低晶体管的阈值电压。对于NFET,正向体偏置是通过将比施加于源极的电压高的电压施加于体来执行的。对于PFET,正向体偏置是通过将比施加于源极的电压小的电压施加于体来执行的。
在一些例子中,在操作期间,周围温度的上升导致更多的泄漏电流。因此,在较热环境中操作的晶体管可能比在较冷环境中操作的晶体管产生更大量的泄漏电流。
附图说明
通过参考附图,本发明可被更好地理解,并且使得其多个目的、特征以及优点对本领域技术人员而言是显然的。
图1是根据本发明的一个实施例的电路的框图。
图2是根据本发明的一个实施例的电路的框图。
图3是根据本发明的一个实施例的体偏置控制电路的电路图。
图4是示出根据本发明的一个实施例的体偏置变化的曲线图。
图5是根据本发明的另一实施例的体偏置控制电路的电路图。
图6是示出根据本发明的另一实施例的体偏置变化的曲线图。
除非另有说明,否则不同图中相同参考符号的使用指示着同样的项目。图不一定按比例绘制。
具体实施方式
以下给出了用于实施本发明的方式的详细描述。所述描述意在说明本发明,并不应认为是限制性的。
已经发现:提供在体偏置的转变(transition)期间随时间变动体偏置的有效变化率(effective rate of change)的体偏置控制电路可提供能够在转变期间更如希望的那样控制其电压调节的系统。
如上所述,晶体管的泄漏电流可以通过改变体偏置以改变晶体管的阈值电压来改变。选择性地调整电路的晶体管的泄漏电流以控制功率使用或调整操作速度可能是希望的。并且,体偏置可在启动或复位时段期间被改变。
对于一些电路,泄漏电流量的变化引起电路的电流使用和功耗的变化。如果泄漏电流变化得太快,则由给电路供电的电压调节器提供的电压可被拉到所希望的容限(tolerance)之外。例如,电路的功率汲取的突然变化可导致来自给电路供电的电压调节器的供给电压的过冲(overshoot)或下冲(undershoot)。容限之外的供给电压可导致电路操作问题(例如,错误数据生成、错误复位和晶体管损坏)。因此,对于一些系统,希望在被施加于电路的晶体管的体偏置的转变期间限制泄漏电流的变化量。
然而,除了限制泄漏电流的变化量的要求以外,系统还可具有限制用于改变模式(这里要求体偏置的变化)的时间的定时要求。这样的要求包括允许功率模式(power mode)改变或启动的时间。对于一些系统,更快的启动时间或更快的用于改变功率模式的时间是优选的。
为了使得能够实现快的启动或模式切换时间,可能希望泄漏电流的变化以正好比将导致调节器输出电压被拉到容限之外的速率低的速率是线性的。在任何部分的转变期间以更慢的速率改变泄漏电流将增加启动或功率模式切换时间。在转变中的任何点处泄漏电流的更高变化率将导致调节的电压在容限之外。
然而,对于一些类型的晶体管,在体偏置电压的范围上,由于体偏置变化造成的泄漏电流的变化量与体偏置的变化量不成比例。对于一些晶体管,在源电压附近的偏置电压处体偏置的小变化可以导致泄漏电流的较大变化量。在一个例子中,施加体偏置的离源电压的初始100mV变化提供了大约23%的泄漏电流的减小。体偏置的离源电压的第二100mV变化提供了大约12%的泄漏电流的减小。体偏置的离源电压的第三100mV变化提供了大约9%的泄漏电流的减小。体偏置的离源电压的最后100mV变化提供了仅5%的泄漏电流的减小。由此,虽然将体偏置从源电压变化至离源电压400mV的电压值导致大约49%的泄漏电流的减小,但是该减小的几乎一半发生在第一100mV的变化中。针对来自典型的90nm技术、55nm技术或之外的、在165C的环境中操作的、这里体偏置从0伏减小至-400mV的快速角(fastcorner)NFET,提供了这些具体结果。
在一个例子中,泄漏电流(Isubthreshold)对阈值电压(Vth)的依赖性如下所述,这里Vgs是栅极至源极电压,VT是温度电压(见以下所附的图像),并且Vds是漏极至源极电压,n是亚阈值校正参数:
I subthreshold = I 0 e V gs - V th n V T [ 1 - e - V ds V T ]
这里,VT是源自VT=(k*T)/q的温度电压,k是玻耳兹曼常数,T是绝对温度,并且q是电子电荷。
因此,控制体偏置的变化以使得在较靠近源电压的电压处发生随时间的较小变化可在这些转变时段期间减小泄漏电流的变化以使得电源电压将不被拉到容限。
此外,如上所示,体偏置离源电压变化得越大,则体偏置变化对阈值电压以及泄漏电流(并因此功耗)的影响就越小。由此,可以在这些电压处容忍体偏置电压的较大变化。因此,在这些电压处,可以更快地改变体偏置以减少转变时间,而不导致供给电压在容限之外。
因此,在这里描述的一些实施例中,体偏置控制电路以使得泄漏电流的变化在转变期间将不导致电源电压在容限之外进行操作、但却减少转变所需的时间的方式改变体偏置电压。在一个实施例中,体偏置控制电路改变体偏置,以使得泄漏电流在传输期间以一速率线性地变化,这里线性速率低于将导致电源电压变得在容限之外的速率。在一些实施例中,转变期间体偏置的变化率将依赖于操作温度或针对所意图的操作温度而设计。
在一些实施例中,体偏置控制电路随时间以二次的方式将体偏置电压从源电压改变为所希望的体偏置,其中体偏置随时间的较小变化发生在较靠近源电压的电压处,而体偏置随时间的较大变化发生在离源电压较远的电压处。在一些实施例中,该二次的方式在转变期间提供泄漏电流的线性变化。短语“以二次的方式变化”并不一定要求体偏置电压在转变中的每个时刻期间都遵循确切的二次曲线,而是意味着体偏置的移动平均值以一般具有二次的特征的方式移动,虽然并不一定要求它确切是二次的。对于包括体偏置的多个中间目标电平(level)的实施例,在多个目标电平转变时段上计算移动平均值。
图1是根据本发明的一个实施例的电路的一部分。在所示的实施例中,电路101包括含有NFET 105和PFET 103的反相器(inverter)。NFET 105和PFET 103的栅极端子在节点Vin处被连接在一起。NFET105和PFET 103的漏极端子在节点Vout处被连接在一起。PFET 103的源极端子被连接到提供电源电压VDD的电压调节器104的电压调节器输出端子106。NFET 105的源极端子被连接到系统地端子。
在所示的实施例中,PFET 103的体端子被连接到N阱偏置电压控制电路107。NFET 105的体端子经由节点113被连接到P阱偏置控制电路109。电路107控制PFET 103的体偏置,电路109控制NFET105的体偏置。
在一个实施例中,控制电路109控制晶体管105的体偏置,使得体偏置在一时间段上从第一偏置电压(例如,源电压)转变为第二偏置电压,其中体偏置的有效变化率在所述时段上发生变动。在转变期间,对于较靠近源电压的第一偏置电压和第二偏置电压之间的体偏置电压,与离源电压较远的体偏置电压相比,体偏置的有效变化率在幅值(magnitude)方面较小。例如,在希望降低功耗时转变到低功率模式期间,控制电路109将执行反向体偏置以将偏置电压从地降低为负电压(例如,-400mV),从而提高NFET 105的电压阈值以降低泄漏电流。在转变期间,体偏置的有效变化率的幅值在较靠近地的电压处低于在较靠近-400mV的电压处。
在一个实施例中,在至少一些低功率模式期间,控制电路107控制PFET 103的体偏置,以在大于VDD的电压处反向偏置PFET 103。在一些实施例中,在转变期间,通过电路107导致的体偏置的有效变化率的幅值也随着体偏置高于VDD而增大。然而,在其它实施例中,控制电路107是将PFET 103的体连结(tie)到VDD端子的连接器。
在一些实施例中,控制电路109和107也可被用于分别正向偏置晶体管NFET 105和PFET 103。在一个实施例中,控制电路109和107通过在较靠近源电压(例如,VDD、地)的体偏置电压处比当体偏置电压离源电压较远时更慢地改变体偏置电压,来控制在转变到正向偏置电压期间的体偏置电压。
虽然图1示出电路101具有反相器,但是电路101可包括其它类型的电路装置,所述电路装置包括以各种电路配置来布置多个晶体管的电路装置。在一些实施例中,其它电路装置包括其体端子被连接到控制电路109的数个NFET以及其体端子被连接到控制电路107的数个PFET。
图2是集成电路201的框图,该集成电路201包括用于控制集成电路201的多个NFET(未示出)的偏置电压的多个P阱偏置控制电路109。在一个实施例中,集成电路201包括多个独立的P阱,每个P阱包括多个NFET。NFET可被配置为实施多个不同类型的电路。每个独立的P阱具有被连接以给P阱提供偏置电压从而控制该独立P阱的NFET晶体管的体偏置的相关偏置控制电路109。因此,一个P阱的NFET的体偏置可以独立于其它P阱的NFET的体偏置被控制。利用这样的配置,集成电路201的不同部分可以在不同时间被置于不同功率模式。在其它实施例中,每个P阱将被连接到多个体偏置控制电路109。图2中未示出的是集成电路201的N阱偏置控制电路107或其它电路装置。
图3是P阱偏置控制电路109的一个实施例的电路图。电路109包括负电荷泵301、泵时钟303、比较器305、多路复用器(mux)307、电阻梯(resistor ladder)311、电流源309、控制器313以及功率开关(power switch)333。控制器313包括用于编程控制电路的操作的参数的寄存器315。在转变期间或低功率模式期间,负电荷泵301提供电荷以将节点312拉到系统地之下。在转变期间(例如,从正常到低功率模式)或低功率模式期间,开关333将节点312耦接至节点113。在一个实施例中,电荷泵301是能够提供负电压(例如,-1伏)的替换(alternate)相位类型的电荷泵,但在其它实施例中可以是另一种类型的电荷泵。泵时钟303提供时钟信号,其使泵301从节点312拉电荷。当时钟303不提供时钟信号时,泵301不从节点312拉电荷。
当比较器305的非反相输入端的电压大于反相输入端(其被连结到地)的电压时,比较器305断言(assert)高信号至泵时钟303,其使泵时钟303给电荷泵301提供时钟信号。响应于时钟信号,负电荷泵301变为操作的,以将节点312拉向负电压。将节点312拉向负电压使电阻梯311的抽头节点(321、323、325和327)的电压拉得较低。这些节点被连接到mux 307的输入端。Mux 307被用于选择抽头节点中的一个(被称为选择的节点)以耦接至比较器305的非反相输入端。当梯311的选择的节点到达地时,比较器305将其输出拉低,这使时钟303停止给电荷泵301提供时钟信号。在这点处,节点312处于目标电压(负电压),并且泵301停止从节点113拉电荷。随着节点312的电压漂移高出目标电压之上,当电阻梯311的选择的节点的电压在地之上时泵301重又开启。在这个时候,比较器305开启泵时钟303,其中电荷泵301开始从节点312拉电荷以将节点312的电压降低到目标电压。一旦它达到目标电压,比较器305就使负电荷泵301停止拉电荷。
当耦接至比较器305的非反相输入端时,抽头节点(321、323、325和327)之间的电阻值被设置为(基于电流源309的电流)提供不同目标电压。在所示的实施例中,各电阻值各自是不同值。在所示的实施例中,具有不同电阻值提供了被不同增量分开的目标电压。在一个实施例中,电流源309被设计为提供0.5微安的电流,但在其它实施例中可提供其它电流值。
在所示的实施例中,每组抽头节点之间的电阻值从先前较低节点组之间的电阻值二次地增大。例如,节点327和节点312之间的电阻值是X欧姆,而节点327和325之间的电阻值是2N*X,这里N是.5。因此,与每个节点相关联的目标电压从底节点327到顶节点321以二次的方式减小。X的电阻值依赖于电流源309的安培数以及所希望的目标电压。
在正常功率模式期间,电路109在节点113处提供地电压。在正常功率模式期间,功率开关133将节点113耦接至开关133的输入端,该输入端耦接至地。在所示的实施例中,开关133由控制器313控制,但在其它实施例中可由其它电路装置控制。在正常功率模式期间,控制器313通过禁用泵时钟303提供时钟信号来关断负电荷泵301。在低功率模式或转变期间,控制器313控制开关133以将节点113耦接至节点312。并且,在低功率模式或转变期间,控制器313不禁用泵时钟303,使得泵时钟由比较器305控制。
为了在转变期间在节点113处控制体偏置的变化率,控制器313在每个间隔(基于时钟信号)选择不同mux输入,以设置电荷泵301将节点113的电压所拉到的不同负目标电压。在所示的实施例中,在转变的初始时段,开关333被改变以将节点312耦接至节点113并且抽头节点327被选择。作为响应,电荷泵301被激活,直到节点113的电压与第一负电压电平(例如,-10mV)相匹配。
在转变的第二时段,抽头节点325被选择。由于在节点325和节点312之间比在节点327和节点312之间存在更大量的电阻,因此电荷泵301将拉低节点312(以及节点113),因为节点325比节点327处于高的电压处(并因此在节点312处需要较低电压以使节点325到达地)。对于每个相继的时段,梯311的较高抽头节点被选择。对于每个较高抽头节点,电荷泵301将节点312(以及节点113)拉到较低负电压,直到所选择的抽头节点与系统地相匹配。在所示的实施例中,节点321与最低目标电压相关联。
在一些实施例中,控制器313包括计数器(未示出),其输出耦接至mux 307以控制哪个输入被选择。在计数器是向上(up)计数器的情况下,节点327对应于最低计数器位置。
控制器313包括用于编程控制器313的寄存器。在所示的实施例中,控制器313可以被编程(例如,在操作期间通过处理器被编程或在制造期间通过其它电路装置被编程),以在作为转变的最终体偏置电压的特定目标电压处停止。在一个实施例中,控制mux 307的哪个输入被选择的控制器313的计数器在计数器的计数与寄存器315中的编程值相匹配时停止计数。并且,在一些实施例中,控制器313改变抽头的速率也可以被改变。如果电路正在高温环境中操作,则控制器可以被编程以增加电压转变之间的时间。在其它实施例中,mux可以具有被连接到电阻梯的多个输入端,当希望体偏置的较慢变化时其可以被选择性地使用。当希望体偏置的较快变化时,中间mux输入端中的一些将不被使用。在一个实施例中,电路109被置于正常功率模式中,以通过用特定值(例如“00”)编程寄存器315而在节点313处提供地电压。然而,在其它实施例中,控制器313可接收其它信号以用于切换电路109的功率模式。
在一个实施例中,计数器在向上和向下方向都计数。当希望回到较高体偏置电压以增大晶体管速度时,计数器将从选择抽头节点321到选择抽头节点327向下计数。然而,在其它实施例中,控制器313可被不同地配置。
图4示出根据图3的体偏置控制电路109的操作从提供地的体偏置至-300mV的体偏置的转变期间节点113的电压的曲线图。
在图4中,体偏置最初处于0伏,其可代表正常操作模式期间的体偏置或最初处于启动的体偏置。该电压对应于节点113通过开关333被连结至地。在第一时间段(1),控制器313启用泵时钟303,控制开关333将节点113耦接至节点312,并且选择对应于目标电压-10mV的抽头节点327。由于初始电压是0V,因此启用泵时钟303以及选择抽头节点327使电荷泵301开启(如由比较器305的输出所确定的那样)并将节点113的电压拉到-10mV。一旦节点113达到-10mV,则电荷泵301关断。如图4所示,在时间1和时间2之间,节点113的电压在-10mV的目标电压周围波动。此时,当电压在-10mV之上时,电荷泵301被开启以将节点113拉到电荷泵301被关断的-10mV之下。
在时间2处,控制器313将mux 307选择的抽头改变至对应于-75mV的目标的抽头节点325。此时,泵301开启以将节点113的电压拉到-75mV。随后,泵301被开启和关断以将节点113的电压保持在-75mV。在随后的循环(cycle)中,梯311的不同抽头被选择以将节点113的电压拉到甚至更低的目标电平(-134mV、-209mV),直到电压在时间6处被拉到-300mV。如图4所示,存在对应于具有6个抽头的mux 307的6个目标电压电平。然而,为简单起见,在图3中仅示出四个抽头。在其它实施例中,电路109可具有将允许节点113的电压被拉到甚至更低(例如,-400mV)的附加抽头。在一个实施例中,时间间隔大约是5μs,但在其它实施例中可以是其它间隔。
线401代表在从0V至-300mV的转变期间体偏置的移动平均值。注意,有效变化率(移动平均值的变化率)的幅值在较靠近源电压(地)的体偏置值处比在离源电压较远的电压值处(例如,在-209mV、-300mV处)低(较平坦的切线)。例如,随着偏置电压移动离开源电压,体偏置电压减小得更快。线401示出体偏置的有效变化率的幅值在离开源电压的转变期间连续增大。在一个实施例中,线401一般被表征为二次函数。
提供体偏置控制电路(其在较靠近源电压的电压处提供体偏置的有效变化率的较小幅值)提供了不产生将使供给电压(VDD)在容限之外的泄漏电流变化的电路。提供体偏置控制电路(其在离源电压较远的电压处具有体偏置的有效变化率的较大幅值)允许体偏置变化以较快速率发生。
在其它实施例中,控制电路109可具有不同数量的中间电平,具有那些电平的不同目标电压值,和/或变化为不同的最终电压值。在一些实施例中,随着电压移动离开源电压,体偏置的变化率的幅值可增大,但体偏置的移动平均值的移动不被表征为二次的方式。
图4示出在将体偏置从0伏减小到-300mV以反向偏置NFET晶体管从而减小泄漏电流的转变期间节点113的进展。如果体偏置处于-300mV并且希望电路处于晶体管切换较快的模式中,则电路109可以增量式增加体偏置,使得泄漏电流将不以将使供给电压位于容限之外的速率发生改变。
在一个实施例中,电路109通过以与反向偏置顺序相反的顺序依次地选择抽头节点来增加体偏置。如果顶节点321被选择用于稳态反向偏置,则控制器313以反向顺序依次地选择节点(323、325、然后327)以从-300mV至0伏增大电压。为了达到0伏,控制器313控制开关333以将节点113耦接至地。控制器313此时还禁用泵时钟303。
起先,电压增大得相对快(在两个时段中从-300mV到-134mV)。然而,随着体偏置接近源电压(例如,地),体偏置的增大慢下来,使得由于变化体偏置造成的泄漏电流变化被维持在将导致供给电压问题的阈值之下。参考图4,电压增大到地的移动平均值的曲线将是线401在时间6处关于垂直轴的镜像。
图5示出体偏置控制电路109的另一实施例。图5的控制电路109包括泵时钟501、负电荷泵503、运算放大器(op amp)505、电阻梯509、多路复用器507、控制器511、电流源524以及功率开关518。在低功率模式或转变期间,泵时钟501给负电荷泵503连续地提供时钟信号,其使负电荷泵503以最小值(例如,-1V)提供电压。负电荷泵503的输出被提供给电流源524和运算放大器505的负供给轨(supply rail)。电阻梯509的元件的电阻值以二次的方式从5N*X欧姆减小到X欧姆,这里N大约是2。多路复用器507包括各自被耦接到电阻梯509的抽头节点的多个输入端。mux 507的输出被连接到放大器505的非反相输入端。不像图3的实施例,节点521、523、525和527的电压不由于低功率模式或转变期间负电荷泵503连续地运行而改变电压值。运算放大器505以单位增益(unity gain)配置被配置,其中运算放大器505的输出端(节点520)被连接到运算放大器505的反相输入端。功率开关518由控制器511控制,以将节点113耦接至节点520或将节点113耦接至地。在其它实施例中,开关118是使用运算放大器505的输出驱动器来实施的。
在正常功率模式期间,开关518给节点113提供地电压。并且,在正常功率模式期间,控制器511禁用泵时钟501,使得负电荷泵503是关断的。在低功率模式或转变期间,控制器511控制开关518将节点520耦接至节点113。在此时间的期间,控制器511通过选择梯509的处于该目标电压的适当抽头节点来确定节点113的输出电压。以单位增益配置被配置的运算放大器505在其输出节点520处提供选择的抽头节点的电压。因此,为了将体偏置从第一值转变为第二值,控制器在转变期间依次地选择以规则的间隔处于第一电压值和第二电压值之间的值的梯509的节点。因为在低功率模式或转变期间图5的电路109以连续运行的电荷泵来实施(这里电阻梯节点的电压值被保持恒定),所以输出节点113的电压与图3的电路的输出节点113的电压相比在目标电平处看起来更“平滑”或稳定。在其它实施例中,mux 507的抽头中的一个可被连接到地,这里控制器511将在正常功率模式期间选择该抽头。这样的实施例可不使用开关518。
在其它实施例中,在转变期间,后偏置被改变的间隔可以以非周期的间隔发生。例如,在一个实施例中,对于源电压附近的体偏置电压,节点113的电压将较慢地改变电压目标电平。随着电压移动离开源电压,体偏置将较快地改变电压目标电平。在一个这样的例子中,体偏置在转变步骤期间的变化量对于每个转变将是相同的。然而,体偏置的每个变化相比于体偏置的先前变化将以减小的时间间隔发生。在一个实施例中,时间间隔将以二次的方式减小。对于这样的实施例,偏置电压的有效变化率的幅值将随着时间增大。
图6示出在从提供VDD的体偏置到VDD之上300mV的体偏置以用于PFET(例如,PFET 103)的反向偏置的转变期间N阱偏置控制电路107的输出电压的曲线图。体偏置的不同目标电压的幅值与图4的用于NFET的反向偏置的幅值相同。如图4那样,随着体偏置移动离开源电压(例如,VDD)朝向VDD之上300mV,体偏置的有效变化率的幅值增大。
在一个例子中,用于控制PFET的体偏置的N阱偏置控制电路可类似于图3和图5中的P阱偏置控制电路,除了N阱偏置控制电路包括正电荷泵而不是负电荷泵之外。然而,在其它实施例中,N阱偏置控制电路的其它配置可被使用。
为了从PFET处于反向偏置状况的模式转变到PFET的体偏置处于VDD处的模式,体偏置如图6所示在相反方向上被减小,这里体偏置在图6所示的6个间隔中从VDD之上300mV变为VDD。由此,随着体偏置较靠近VDD,体偏置的变化率减小。
虽然图4示出用于反向偏置NFET的曲线图且图6示出用于反向偏置PFET的曲线图,但是可根据图4的曲线图正向偏置PFET,并且可根据图6的曲线图正向偏置NFET。对于根据图4正向偏置PFET的情况,Y轴将表示源电压(例如,VDD)之下的电压。在根据图6正向偏置NFET的情况下,Y轴将表示源电压(例如,地)之上的电压。
图3和图5的实施例实施了通过步进通过一系列目标电平增量来改变体偏置的控制电路。在其它实施例中,可通过在转变期间以不同速率倾斜地改变(ramp)体偏置电压来改变体偏置。
如上所述,体偏置控制电路可以被实施,其在体偏置离开源电压的转变期间提供体偏置的有效变化率的增大的幅值。在一些实施例中,体偏置的移动平均值可以以二次的方式变化。在一些实施例中,该变化可提供以正好比将产生容限之外的电源电压的速率低的速率是线性的泄漏电流变化。
提供在转变期间体偏置的有效变化率的幅值增大的体偏置控制电路可提供泄漏电流不改变得如此快以至于供给电压在容限之外的电路。而且,随着电压移动离开源电压而增大体偏置的有效变化率的幅值使得转变能够更快地发生。
在一个实施例中,电路包括晶体管,该晶体管包括被耦接以接收偏置电压的体端子和被耦接以接收源电压的源极端子。所述电路包括体偏置控制电路,该体偏置控制电路包括被耦接以给体端子提供偏置电压的输出端。体偏置控制电路被配置为在一时间段上将偏置电压从第一偏置电压改变为第二偏置电压,其中偏置电压的有效变化率的幅值在所述时间段上发生变动。对于较靠近源电压的第一和第二偏置电压之间的电压,与离源电压较远的第一和第二偏置电压之间的偏置电压相比,有效变化率的幅值小。
在另一实施例中,控制体偏置电压的方法包括给晶体管的体端子提供偏置电压以及给晶体管的源极端子提供源电压。所述方法包括在一时间段上将偏置电压从第一偏置电压改变为第二偏置电压,其中偏置电压的有效变化率的幅值在所述时间段上发生变动。对于较靠近源电压的第一和第二偏置电压之间的电压,与离源电压较远的第一和第二偏置电压之间的偏置电压相比,有效变化率的幅值小。
在另一实施例中,电路包括晶体管,该晶体管包括被耦接以接收偏置电压的体端子和被耦接以接收源电压的源极端子。所述电路包括体偏置控制电路,该体偏置控制电路包括被耦接以给体端子提供偏置电压的输出端,其中体偏置控制电路被配置为在一时间段上使偏置电压从起始偏置电压到结束偏置电压在不同目标电平处依次地步进,其中所述不同目标电平之间的电压步长(step size)在所述时间段上发生变动。较靠近源电压的目标电平之间的电压步长小于离源电压较远的目标电平之间的电压步长。
虽然已示出和描述了本发明的特定实施例,但是本领域技术人员将认识到:基于这里的教导,可在不脱离本发明及其较宽方面的情况下作出进一步改变和修改,由此,所附权利要求要在它们的范围内包括所有这样的改变和修改,如同在本发明的真正精神和范围内。

Claims (20)

1.一种电路,包括:
晶体管,所述晶体管包括被耦接以接收偏置电压的体端子和被耦接以接收源电压的源极端子;以及
体偏置控制电路,所述体偏置控制电路包括被耦接以给体端子提供偏置电压的输出端,其中,体偏置控制电路被配置为在一时间段上将偏置电压从第一偏置电压改变为第二偏置电压,其中偏置电压的有效变化率的幅值在所述时间段上发生变动,其中,对于较靠近源电压的第一偏置电压和第二偏置电压之间的电压,与离源电压较远的第一偏置电压和第二偏置电压之间的偏置电压相比,有效变化率的幅值小。
2.根据权利要求1所述的电路,其中,偏置电压的有效变化率的幅值在所述时间段上增大。
3.根据权利要求1所述的电路,其中,偏置电压的移动平均值在所述时间段上以二次的方式变化。
4.据权利要求1所述的电路,其中,晶体管是形成于P阱中的n型晶体管,并且第二偏置电压小于第一偏置电压。
5.根据权利要求1所述的电路,其中,晶体管是形成于N阱中的p型晶体管,并且第二偏置电压大于第一偏置电压。
6.根据权利要求1所述的电路,其中,体偏置控制电路被配置为通过在输出端处施加第一偏置电压和第二偏置电压之间的一系列偏置目标电平电压并且每个偏置目标电平电压达相应的持续时间,来将偏置电压从第一偏置电压改变为第二偏置电压。
7.根据权利要求6所述的电路,其中,每个相应的持续时间是相同的持续时间。
8.根据权利要求6所述的电路,其中,体偏置控制电路包括用于将输出端拉向第二偏置电压以及所述一系列偏置目标电平电压中的每一个的电荷泵。
9.根据权利要求6所述的电路,其中,体偏置控制电路包括:
多个抽头,所述多个抽头中的每个抽头对应于所述一系列偏置目标电平电压中的偏置目标电平电压;以及
抽头控制器,被配置为选择所述多个抽头中的抽头,用于将偏置电压从第一偏置电压改变为第二偏置电压。
10.根据权利要求1所述的电路,其中,体偏置控制电路被配置为在一时间段上将偏置电压从第二偏置电压改变为第一偏置电压,其中偏置电压的有效变化率的幅值在所述时间段上发生变动,其中,对于较靠近源电压的第二偏置电压和第一偏置电压之间的电压,与离源电压较远的第二偏置电压和第一偏置电压之间的偏置电压相比,有效变化率的幅值小。
11.一种控制体偏置电压的方法,包括:
给晶体管的体端子提供偏置电压以及给晶体管的源极端子提供源电压;
在一时间段上将偏置电压从第一偏置电压改变为第二偏置电压,其中偏置电压的有效变化率的幅值在所述时间段上发生变动,其中,对于较靠近源电压的第一偏置电压和第二偏置电压之间的电压,与离源电压较远的第一偏置电压和第二偏置电压之间的偏置电压相比,有效变化率的幅值小。
12.根据权利要求11所述的方法,其中,将偏置电压从第一偏置电压改变为第二偏置电压被执行,使得偏置电压的有效变化率的幅值在所述时间段上增大。
13.根据权利要求11所述的方法,其中,将偏置电压从第一偏置电压改变为第二偏置电压被执行,使得偏置电压的移动平均值在所述时间段上以二次的方式变化。
14.根据权利要求11所述的方法,其中,晶体管是形成于P阱中的n型晶体管,并且第二偏置电压小于第一偏置电压。
15.根据权利要求11所述的方法,其中,晶体管是形成于N阱中的p型晶体管,并且第二偏置电压大于第一偏置电压。
16.根据权利要求11所述的方法,还包括:
在第二时间段上将偏置电压从第二偏置电压改变为第一偏置电压,其中偏置电压的有效变化率的幅值在第二时间段上发生变动,其中,对于较靠近源电压的第二偏置电压和第一偏置电压之间的电压,与离源电压较远的第二偏置电压和第一偏置电压之间的偏置电压相比,有效变化率的幅值小。
17.一种电路,包括:
晶体管,所述晶体管包括被耦接以接收偏置电压的体端子和被耦接以接收源电压的源极端子;以及
体偏置控制电路,所述体偏置控制电路包括被耦接以给体端子提供偏置电压的输出端,其中,体偏置控制电路被配置为在一时间段上使偏置电压从起始偏置电压到结束偏置电压在不同目标电平处依次地步进,其中所述不同目标电平之间的电压步长在所述时间段上发生变动,其中,较靠近源电压的目标电平之间的电压步长小于离源电压较远的目标电平之间的电压步长。
18.根据权利要求17所述的电路,其中,目标电平之间的每个电压步长在所述时间段上增大。
19.根据权利要求17所述的电路,其中,目标电平之间的每个电压步长在所述时间段上以二次的方式变动。
20.根据权利要求17所述的电路,其中,体偏置控制电路包括:
电荷泵;
耦接至电荷泵的多个抽头,每个抽头对应于偏置电压的目标电平;以及
抽头控制器,被配置为选择所述多个抽头中的对应于目标电平的抽头。
CN201410529205.9A 2013-10-30 2014-10-10 体偏置控制电路 Active CN104601163B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/067,320 US9088280B2 (en) 2013-10-30 2013-10-30 Body bias control circuit
US14/067,320 2013-10-30

Publications (2)

Publication Number Publication Date
CN104601163A true CN104601163A (zh) 2015-05-06
CN104601163B CN104601163B (zh) 2019-05-28

Family

ID=52994728

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410529205.9A Active CN104601163B (zh) 2013-10-30 2014-10-10 体偏置控制电路

Country Status (3)

Country Link
US (1) US9088280B2 (zh)
JP (1) JP6448125B2 (zh)
CN (1) CN104601163B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI631450B (zh) * 2017-05-19 2018-08-01 新唐科技股份有限公司 基體偏壓產生電路
WO2023178743A1 (zh) * 2022-03-22 2023-09-28 长鑫存储技术有限公司 灵敏放大器及半导体存储器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9348959B1 (en) * 2012-06-29 2016-05-24 Xilinx, Inc. Optimizing supply voltage and threshold voltage
US9812948B2 (en) * 2015-03-23 2017-11-07 Texas Instruments Incorporated Dynamic brown-out threshold voltage for power control
US9929643B2 (en) 2016-03-31 2018-03-27 Nxp B.V. Charge pump circuit and method for operating a charge pump circuit
US10523194B2 (en) * 2017-09-27 2019-12-31 Apple Inc. Low leakage power switch
US10630290B2 (en) * 2017-09-27 2020-04-21 Apple Inc. Low leakage power switch
US10394264B1 (en) * 2018-02-09 2019-08-27 Nxp Usa, Inc. Back bias regulator circuit and method therefor
TWI708134B (zh) * 2019-09-18 2020-10-21 新唐科技股份有限公司 基體偏壓產生電路
KR20230140036A (ko) 2022-03-29 2023-10-06 삼성전자주식회사 바디 바이어스 전압 생성기 및 이를 포함하는 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160533A (en) * 1988-06-30 1992-11-03 Norsk Hydro A.S. Method for grain refining of metals
US5874851A (en) * 1995-12-27 1999-02-23 Fujitsu Limited Semiconductor integrated circuit having controllable threshold level
US6333571B1 (en) * 1997-10-14 2001-12-25 Mitsubishi Denki Kabushiki Kaisha MOS integrated circuit device operating with low power consumption
US20060132218A1 (en) * 2004-12-20 2006-06-22 Tschanz James W Body biasing methods and circuits
CN101257300A (zh) * 2006-03-06 2008-09-03 阿尔特拉公司 可调式晶体管体偏置电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2639473B2 (ja) * 1993-09-13 1997-08-13 株式会社日立製作所 半導体記憶装置
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
KR100223770B1 (ko) * 1996-06-29 1999-10-15 김영환 반도체 장치의 문턱전압 제어회로
JP2000133722A (ja) * 1998-10-23 2000-05-12 Sanyo Electric Co Ltd 半導体装置
JP3928837B2 (ja) * 1999-09-13 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路装置
US6343044B1 (en) 2000-10-04 2002-01-29 International Business Machines Corporation Super low-power generator system for embedded applications
US6785180B2 (en) 2001-03-15 2004-08-31 Micron Technology, Inc. Programmable soft-start control for charge pump
JP2004274861A (ja) * 2003-03-07 2004-09-30 Matsushita Electric Ind Co Ltd 昇圧回路
JP2005122841A (ja) * 2003-10-17 2005-05-12 Renesas Technology Corp 不揮発性半導体記憶装置
US7081408B2 (en) 2004-10-28 2006-07-25 Intel Corporation Method of creating a tapered via using a receding mask and resulting structure
US7568117B1 (en) 2005-10-03 2009-07-28 Zilker Labs, Inc. Adaptive thresholding technique for power supplies during margining events
DE602006009091D1 (de) 2006-07-06 2009-10-22 St Microelectronics Srl Integrierte Steuerschaltung einer Ladungspumpe
KR100781041B1 (ko) * 2006-11-06 2007-11-30 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 동작 제어 방법
JP4908161B2 (ja) * 2006-11-16 2012-04-04 株式会社東芝 電源回路および半導体記憶装置
US7741898B2 (en) * 2007-01-23 2010-06-22 Etron Technology, Inc. Charge pump circuit for high voltage generation
JP5272872B2 (ja) * 2009-04-20 2013-08-28 富士通株式会社 増幅回路、入力バイアス調整方法、及び電源電圧調整方法
US8120411B1 (en) 2009-07-31 2012-02-21 Altera Corporation Charge pump with ramp rate control
US8310300B2 (en) 2010-08-27 2012-11-13 Freescale Semiconductor, Inc. Charge pump having ramp rate control
KR101975409B1 (ko) * 2012-07-26 2019-05-08 삼성전자주식회사 시스템 온 칩 및 그것의 온도 제어 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160533A (en) * 1988-06-30 1992-11-03 Norsk Hydro A.S. Method for grain refining of metals
US5874851A (en) * 1995-12-27 1999-02-23 Fujitsu Limited Semiconductor integrated circuit having controllable threshold level
US6333571B1 (en) * 1997-10-14 2001-12-25 Mitsubishi Denki Kabushiki Kaisha MOS integrated circuit device operating with low power consumption
US20060132218A1 (en) * 2004-12-20 2006-06-22 Tschanz James W Body biasing methods and circuits
CN101257300A (zh) * 2006-03-06 2008-09-03 阿尔特拉公司 可调式晶体管体偏置电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI631450B (zh) * 2017-05-19 2018-08-01 新唐科技股份有限公司 基體偏壓產生電路
WO2023178743A1 (zh) * 2022-03-22 2023-09-28 长鑫存储技术有限公司 灵敏放大器及半导体存储器

Also Published As

Publication number Publication date
JP6448125B2 (ja) 2019-01-09
US20150116030A1 (en) 2015-04-30
CN104601163B (zh) 2019-05-28
US9088280B2 (en) 2015-07-21
JP2015089134A (ja) 2015-05-07

Similar Documents

Publication Publication Date Title
CN104601163A (zh) 体偏置控制电路
CN204538970U (zh) 低压降电压调节器
KR20200014388A (ko) 저전압 강하 레귤레이터 및 그 전압 안정화 방법
US20160352316A1 (en) Drive device
US8093881B2 (en) Reference voltage generation circuit with start-up circuit
CN107134991B (zh) 一种用于驱动功率晶体管的驱动电路
US20150365087A1 (en) Duty cycle-controlled load switch
US9831856B2 (en) Electronic drive circuit and method
US20150372592A1 (en) Apparatus and methods for low voltage high psrr systems
US8836380B2 (en) Bootstrap circuit
US8498173B2 (en) Semiconductor device and memory system comprising the same
US10180694B2 (en) Adaptive body bias for voltage regulator
US20170351289A1 (en) Voltage regulators
US9929646B2 (en) Charge pump circuit and step-down regulator circuit
KR101806611B1 (ko) 오실레이터 회로
CN107453599B (zh) 多电压输出的正压电荷泵
KR20140080725A (ko) 음전압 조절 회로 및 이를 포함하는 전압 생성 회로
JP2010198092A (ja) 定電流回路
Lee et al. 8.3 A 200mA digital low-drop-out regulator with coarse-fine dual loop in mobile application processors
CN108809295B (zh) 电平移位电路
CN108181963B (zh) 低压差数字稳压器及其稳压方法
CN106921373B (zh) 驱动电路
US20160026200A1 (en) Power supply circuit
US8836027B2 (en) Switch circuit using LDMOS element
KR101141456B1 (ko) 전압 레벨 시프터

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Texas in the United States

Applicant after: NXP America Co Ltd

Address before: Texas in the United States

Applicant before: Fisical Semiconductor Inc.

GR01 Patent grant
GR01 Patent grant