CN107134991B - 一种用于驱动功率晶体管的驱动电路 - Google Patents

Abstract

本发明揭示了一种传输门电路。该电路包括耦接在用于接收输入信号的输入节点和用于输出输出信号的输出节点之间的第一晶体管；第二晶体管，用于在其第二栅极和第二源极之间产生压差，以响应流经第二晶体管的偏置电流，并将该压差施加在所述第一晶体管的第一栅极和所述输出节点之间；以及放大器，用于比较所述输出信号与参考电压，并根据所述比较结果，将所述偏置电流供应给所述第二晶体管。

Description

一种用于驱动功率晶体管的驱动电路

本申请是申请号为“201210596228.2”，申请日为“2012年12月31日”，发明名称为“一种用于驱动功率晶体管的驱动电路”的发明专利申请的分案申请。

技术领域

本发明一般地涉及电子电路，更特别地，涉及用于驱动功率晶体管的驱动电路。

背景技术

电源电压是通过电源电路提供给外部负载的。一般来说，电源电路会包括串联的高边功率MOS晶体管(high side power MOS transistor)和低边功率MOS晶体管(low sidepower MOS transistor)。高边功率MOS晶体管可以耦接在用于接收电源电压的电源端和用于向外部负载提供电源电压的输出端之间。低边功率MOS晶体管可以耦接在所述输出端和用于接收参考电压的参考端之间，其中参考电压低于电源电压。这两种功率MOS晶体管可以被开启或关闭，从而有选择地将电源电压提供给外部负载。

图1所示为用于驱动高边功率PMOS晶体管11的一种传统驱动电路10。如图1所示，高边功率PMOS晶体管11耦接在电源端12和输出端13之间，并且高边功率PMOS晶体管11的栅极耦接到控制端14用于接收操作信号V_op。电阻15耦接在高边功率PMOS晶体管11的栅极和电源端12之间。当操作信号V_op在低电位的时候，高边功率PMOS晶体管11的栅-源电压可以高于其阈值电压，从而高边功率PMOS晶体管11被开启。然而，在电阻15上的大幅度压降可能会产生流过电阻15的电流，这对于对高边功率PMOS晶体管11操作进行控制的内部控制电路将产生不良影响。

图2所示为驱动高边功率PMOS晶体管21的另一传统驱动电路20。如图2所示，高边功率PMOS晶体管21耦接在电源端22和输出端23之间。高边功率PMOS晶体管21的栅极耦接到控制端24用于接收操作信号V_op。驱动电路20还包括电流镜25，该电流镜25包括PMOS晶体管25a和PMOS晶体管25b。具体的，PMOS晶体管25a和25b的栅极以及晶体管25a的漏极通过电阻26耦接到电源端22。PMOS晶体管25a的漏极用于在开关28的控制下从电流源27接收偏置电流，并且PMOS晶体管25b的漏极耦接到高边功率PMOS晶体管21的栅极。电流镜25可以基于来自电压源27的偏置电流而产生一个镜像电流并将该镜像电流提供到高边功率PMOS晶体管21的栅极。

在操作中，当开关28开启的时候，所述偏置电流可以被提供到PMOS晶体管25a的漏极，从而使得PMOS晶体管25b被开启。因此，高边功率PMOS晶体管21的栅极可以被拉高到接近于电源电压的电位，从而使得高边功率PMOS晶体管21被关闭。由上可知，驱动电路20需要一个偏置电流以关闭高边功率PMOS晶体管21，这个偏置电流会显著的增加驱动电路20的关闭功耗。

当开关28被关闭的时候，PMOS晶体管25b的栅极电位被升高到电源电压从而导致PMOS晶体管25b被关闭。在这样的情况下，高边功率PMOS晶体管21的操作完全由操作信号V_op决定。

图3所示为另一种用于驱动高边功率PMOS晶体管31的传统驱动电路30。如图3所示，高边功率PMOS晶体管31耦接在电源端32和输出端33之间。高边功率PMOS晶体管31的栅极耦接到控制端34用于接收操作信号V_op。驱动电路30包括耦接在电源端32和高边功率PMOS晶体管31的栅极之间的双极晶体管35。电阻36耦接在双极晶体管35的基极和集电极之间。双极晶体管35的基极和电阻36的一端经过开关38耦接到电流源37。

在操作中，当开关38被开启的时候，电流源37向电阻36提供一个偏置电流，双极晶体管35工作在准基极-集电极相连的状态，从而使得高边功率PMOS晶体管31的栅-源电压被钳位在低于双极晶体管35的基极-发射极电压的位置。因此，在这种情况下如果双极晶体管35的阈值电压低于高边功率PMOS晶体管31的阈值电压，则高边功率PMOS晶体管31将被关闭。然而，双极晶体管35的制造工艺可能会对高边功率PMOS晶体管31的关闭状态产生不良影响。另外，当高边功率PMOS晶体管31处于高温条件下时，高边功率PMOS晶体管31可能会工作在亚阈值状态。因此，由于高边功率PMOS晶体管31颇高的漏电流的存在，驱动电路30的功耗可能被显著提高。

发明内容

由于存在上述问题，就需要一种用于驱动功率晶体管的驱动电路，这种驱动电路有着较低的功耗，并且在工艺上的兼容性也有所提高，并且对于耦接到功率晶体管栅极并且用于控制该功率晶体管操作的内部控制电路也不会产生影响。

根据本申请公开了一种用于驱动功率晶体管的驱动电路，包括：转换器，其包括串联在电源端和参考端之间的第一晶体管和第二晶体管，用于接收第一信号并且根据该第一信号产生第二信号，从而基于所述第一晶体管的第一漏电流和所述第二晶体管的第二漏电流之比来利用所述第二信号有选择地控制所述功率晶体管的状态。

在一个实施例中，所述驱动电路进一步包括与所述功率晶体管的栅极耦接的第一开关，其中所述第一开关由所述转换器所产生的第二信号所控制。

在另一个实施例中，所述第一晶体管为PMOS晶体管，其包括用于接收所述第一信号的第一栅极，与所述电源端耦接的第一源极，以及第一漏极；所述第二晶体管为NMOS晶体管，其包括耦接到所述参考端的第二栅极和第二源极，以及耦接到所述第一晶体管的第一漏极的第二漏极，其中所述第二信号是在所述第二漏极处产生的。

在一个实施例中，所述第二晶体管为NDMOS晶体管，并且所述第一漏电流是所述第一晶体管的漏-源漏电流，所述第二漏电流是所述第二晶体管的漏-衬底漏电流。

在另一个实施例中，所述第一晶体管的宽长比(W/L)小于所述第二晶体管的宽长比。

在一个实施例中，所述第一开关是PMOS晶体管，其包括第三栅极用于接收所述第二信号，与所述电源端耦接的第三源极，以及与所述功率晶体管栅极耦接的第三漏极。

在另一个实施例中，所述的驱动电路进一步包括耦接在所述第一开关的所述第三栅极和第三源极之间的钳压模块。

在另一个实施例中，所述的驱动电路进一步包括与所述转换器耦接的信号发生器，用于接收控制信号并且根据所述控制信号产生所述第一信号。

在一个实施例中，所述信号发生器包括串联的电流源，第二开关和电阻，其中所述第二开关耦接在所述电流源和所述电阻之间，所述电阻的一端与所述电源端耦接，所述电流源的一端与所述参考端耦接；并且所述第二开关由所述控制信号所控制，并且所述第一信号在所述第二开关与所述电阻相耦接的位置被输出。

在另一个实施例中，所述第二开关是NMOS晶体管，其包括用于接收所述控制信号的第四栅极，与所述电阻耦接的第四漏极，以及与所述电流源耦接的第四源极。

通过使用本申请实施例中的驱动电路，功率晶体管的漏电流以及栅-源电压都被显著降低，从而该功率晶体管可以被彻底关闭。与传统的功率晶体管的驱动电路相比，本申请公开的驱动电路具有更佳的效果。特别的，与图1所示的传统驱动电路相比，本申请中的驱动电路不会产生影响功率晶体管正常工作的电流；与图2中所示的传统晶体管相比，本申请中的驱动电路不需要用于关闭功率晶体管的偏置电流，功耗因此而被降低；与图3所示的驱动电路相比，本申请中的驱动电路不需要采用可能会影响功率管特性的另一种制造工艺。

上述内容宽泛的对本申请进行了勾勒。以下将对本申请的各项特征进行介绍并构成对本申请权利要求的主题。本领域普通技术人员应该理解，在此公开的构思和具体实施例可以作为改进或设计其他结构或过程的基础并实现与本申请相同的目的。本领域普通技术人员应理解这样的等同结构并没有偏离本申请权利要求的精神和范围。

附图说明

为了对本申请及其优点有更全面的理解，以下结合附图进行介绍，其中

图1所示为一种用于驱动高边功率MOS晶体管的传统驱动电路；

图2所示为另一种用于驱动高边功率MOS晶体管的传统驱动电路；

图3所示为另一种用于驱动高边功率MOS晶体管的传统驱动电路；

图4所示为根据本申请一个实施例的用于驱动功率晶体管的驱动电路；

图5为根据本申请另一个实施例的用于驱动功率晶体管的驱动电路；和

图6为根据本申请另一个实施例的用于驱动功率晶体管的驱动电路。

具体实施方式

以下将对具体实施例的制造和使用进行详细介绍。但是应该注意的是，本申请提供了很多可实施的并且有创造性的概念并且有着广泛的体现方式。在此所讨论的具体实施例仅仅是制造和使用本发明的具体方式的示范，而不应该对本申请的范围有所限制。

图4所示为根据本申请的一个实施例用于驱动功率晶体管的驱动电路100。该驱动电路100可以被用于驱动功率晶体管101。在一个实施例中，功率晶体管101可以是高边功率晶体管，并以串联的方式与一个低边功率晶体管耦接。所述高边功率晶体管可以作为一个开关来控制是否将电源电压提供给外部负载。在另一个实施例中，功率晶体管101可以是低边功率晶体管，则可以通过进行适应性变换来建立相应的驱动电路而不偏离本申请的范围。在实际应用中，驱动电路100可以被用于低压差线性稳压器(low dropout regulator)，脉冲宽度调制电路(a pulse width modulation circuit)，或者其他具有一个或多个功率晶体管的电路。

如图4所示，驱动电路100包括开关103以及转换器105。功率晶体管101耦接在电压端107和输出端109之间。电压端107与电源，例如电池相耦接，用于接收电源电压V_s。输出端109与外部负载(未示出)相耦接，用于有选择地将电源电压V_s提供给该外部负载。在一个实施例中，所述电源是一个正电源，功率晶体管是PMOS功率晶体管，其栅极耦接到电源端107，其漏极耦接到输出端109。在其他实施例中，功率晶体管101可以是NMOS功率晶体管，在这种情况下，可以对其他晶体管进行适应性的转换以建立适用于NMOS功率晶体管的驱动电路。

开关103可以与功率晶体管101的栅极耦接以控制功率晶体管101的状态。在一个实施例中，开关103可以是MOS晶体管，例如PMOS晶体管。开关103的一端例如漏极耦接到功率晶体管101的栅极，开关103的另一端例如源极耦接到电源端107。开关103的状态由其控制端111例如源极所接受到的信号所控制。在操作中，开关103被开启的时候，功率晶体管101的栅极电压被提升到电源电压V_s，因此该PMOS功率晶体管101被关闭。当开关103被关闭的时候，功率晶体管101的栅极电压仅仅由其所接收到的操作信号V_op所控制。

在一个实施例中，转换器105可以包括串联的PMOS晶体管113和NMOS晶体管115。在一个实施例中，晶体管113的源极与电源端107相耦接，晶体管115的栅极和源极与参考端117耦接，参考端117接地或者用于接收一个低于电源电压的电压值。转换器105用于在其输入端119接收信号V₁，并且相应的在其输出端121提供信号V₂，输出端121与开关103的控制端111相耦接。转换器105的输入端119与晶体管113的栅极耦接。转换器105的输出端121与晶体管113和晶体管115的漏极耦接。

在一个实施例中，晶体管115可以使NDMOS(n型双扩散晶体管，n-type doublediffused transistor)。根据DMOS的物理特性，由于N-阱或者漂移区的存在与p型衬底之间形成了类似于二极管的结构，从而形成了可观的漏极-衬底漏电流。在一个实施例中，晶体管115的漏极-衬底漏电流可以达到纳安的数量级。相对的，晶体管113的漏极-源极漏电流远小于晶体管115的漏极-衬底漏电流，并且其数量级仅仅可以达到皮安的水平。这是因为，晶体管113的漏极到源极的漏电流必须流经漏极和源极之间的n型区。在一个实施例中，可以采用BCD(Bipolar,CMOS,DMOS)工艺来制造驱动电路100。

在操作中，信号V₁可以处于第一电位以关闭晶体管113.晶体管115总是处于关闭状态因为其栅极和源极是耦接在一起的。在这样的情况下，在输出端121产生的信号V₂由晶体管113的漏极-源极漏电流和晶体管115的漏极-衬底漏电流来决定。具体的，如上所述，晶体管113的漏极-源极漏电流远小于晶体管115的漏极-衬底漏电流，这意味着上述两个漏电流之比远小于1。因此，输出端121的电压可以被下拉到参考电压例如地电压。在这种情况下，开关103可以被开启，而在功率晶体管101栅极的电压则被上拉倒接近V_s的电位从而导致功率晶体管101被关闭。

在一些实施例中，MOS晶体管的宽长比(width-to-length ratio)对其漏电流有着重大影响，或者更具体的说漏电流一般与晶体管的宽长比成比例。因此，可以对晶体管113和晶体管115的宽长比进行调整以进一步保证晶体管113的漏极-源极漏电流远小于晶体管115的漏极-衬底漏电流，从而开关103可以被开启，功率晶体管101可以被彻底关闭。例如，晶体管113和晶体管115的可以如下所示：

另外，信号V₁可以处于第二电位以开启晶体管113。信号V₂可以被拉高到电源电压V_s。因此，开关103被关闭，功率晶体管101的操作可以仅仅由信号V_op所决定。

如上所述，当功率晶体管101被关闭并停止向外部负载提供电源电压的时候，转换器105的晶体管113与晶体管115都处于关闭状态，只有漏电流流经晶体管113与晶体管115。因此，在功率管101关闭的状态下，驱动电路100的功耗远小于传统的驱动电路。

图5所示为根据本申请一个实施例的用于驱动功率晶体管201的驱动电路200。功率晶体管201可以是高边功率晶体管，并可以与低边功率晶体管以串联方式耦接。

如图5所示，驱动电路200包括开关203，转换器205以及信号发生器206。转换器205包括以串联方式相耦接的PMOS晶体管213和NMOS晶体管215。除了在晶体管213栅极的信号V₁由信号发生器206所产生以外，201，203，213以及215的特性和设置与图4中的101，103，113和115基本相同。

信号发生器206用于接收控制信号V_con，并且根据V_con产生信号V₁。在一个实施例中，信号发生器206包括以串联方式耦接在电压端207和参考端211之间的电流源208和电阻210。具体的，电阻210耦接到电源端207，电流源208耦接到参考端211。电流源208为电阻210提供偏置电流以在电阻210上产生压降。信号发生器206还包括耦接在电流源208和电阻210之间的开关212，用于在其控制端接收信号V_con，并据此在开关212和电阻210的公共端214产生信号V₁。在一个实施例中，开关212可以是MOS晶体管，例如NMOS晶体管。

在操作中，当开关212被控制信号V_con关闭时，在公共端214的电压被拉高到电源电压V_s，从而导致晶体管213被关闭。当开关212被控制信号V_con开启时，在公共端214的电压被下拉到电源电压V_s减去电阻210上压降的位置。通过对电阻210的阻值和偏置电流进行具体设计，电阻210上的压降可以被调整为接近电源电压V_s的水平，从而使得在公共端214的信号V₁可以达到能够开启晶体管213的低电位。晶体管215总是关闭的，因其栅极和源极是耦接在一起的。在这种情况下，晶体管213和晶体管215都是关闭的，因此在转换器205的输出端221可以基于晶体管213的漏极-源极漏电流和晶体管215的漏极-衬底漏电流之比而产生用于控制开关203以关闭功率晶体管201的信号V₂。

本领域普通技术人员应该理解其他类型的信号发生器也可以在此被用于产生信号V₁。

图6所示为根据本申请一个实施例的用于驱动功率晶体管301的驱动电路300。如图6所示，驱动电路300包括开关303其可以是例如PMOS晶体管，包括以串联方式耦接的PMOS晶体管313和NMOS晶体管315的转换器305，信号发生器306，以及电压钳位模块317。除了在晶体管313栅极接收的信号V₁是由信号发生器306产生的，以及开关303的栅极-源极电压被电压钳位模块317所钳位以外，301，303，313和315的特性以及操作与图1中的101，103，113和115基本相同。

在一个实施例中，信号发生器306包括以串联方式耦接的电阻310，NMOS晶体管312以及电流镜316，其中电阻310的一端与电压端307相耦接，电流镜316的一端与参考端耦接，NMOS晶体管312耦接在电阻310和电流镜316之间。电流镜316包括一对NMOS晶体管318和320，这对NMOS晶体管的栅极耦接在一起。晶体管318用于在其耦接在一起的漏极和栅极接收参考电流，晶体管320用于根据这两个晶体管的宽长比来提供与所述参考电流成比例的偏置电流。所述偏置电流被提供给电阻310以根据NMOS晶体管312的状态在电阻310上产生电压变化。

在操作中，当NMOS晶体管312被其栅极所接收到的信号V_con所开启时，所述偏置电流会在电阻310上产生电压变化。因此，通过具体地配置电阻310和偏置电流，在电阻310和NMOS晶体管312的公共端314的电压V₁可以被下拉至可以是晶体管313开启的低电位。可选的，NMOS晶体管312可以被信号V_con关闭，在电阻310和NMOS晶体管312的公共端314的电压V₁可以被上拉至电源电压V_s以关闭晶体管313。在这种情况下，开关303的状态可以基于晶体管313的漏极-源极漏电流和晶体管315的漏极-衬底漏电流之比而决定。

在一个实施例中，驱动电路300还包括耦接在电源端307和开关303栅极的电压钳位模块317，用于对电压端307和开关303栅极之间的电压进行钳位，使其低于预定水平。这样的配置是为了在电源电压V_s出现意外峰值的时候对PMOS晶体管303加以保护。在一些实施例中，电压钳位模块317包括一个或多个串联的齐纳二极管或串联的二极管形式连接的双极晶体管或MOS晶体管。

在一些实施例中，NMOS晶体管315和312可以是DMOS晶体管。由于DMOS晶体管的漂移区可以承受很大的压降，NMOS晶体管315和312可以用于区分驱动电路300的高压和低压部分。

本领域普通技术人员应该理解在材料和方法可以在本是申请的范围内发生变化，本申请除了提供了示意性的具体实施例以外还提供了很多可实施的创造性概念。因此，上述过程，机器，物质组分，手段，方法或步骤都被涵盖在本申请权利要求的范围内。

Claims (18)

1.一种用于控制功率晶体管的关闭的驱动电路，包括：

转换器，其包括串联在电源端和参考端之间的第一晶体管和第二晶体管，其中所述转换器被配置为接收第一信号并且响应于该第一信号而产生第二信号，从而有选择地控制所述功率晶体管的关闭状态；以及

与所述转换器的输入端耦接的信号发生器，

其中所述第一晶体管被配置为当设置在所述关闭状态中时响应于所述第一信号而具有第一漏电流；

其中所述第二晶体管无论所述第一信号如何而被永久地设置在所述关闭状态中，并且被配置为在所述永久的关闭状态中具有第二漏电流；并且

其中所述第一晶体管的所述第一漏电流小于所述第二晶体管的所述第二漏电流；并且其中所述第一晶体管的宽长比(W/L)小于所述第二晶体管的宽长比。

2.如权利要求1所述的驱动电路，进一步包括与所述功率晶体管的栅极耦接的第一开关；其中所述第一开关由所述转换器所产生的第二信号所控制。

3.如权利要求2所述的驱动电路，其中所述第一开关为PMOS晶体管，其具有被配置为接收所述第二信号的栅极、与所述电源端耦接的源极、以及耦接到所述功率晶体管的栅极的漏极。

4.如权利要求1所述的驱动电路，其中所述第一晶体管为PMOS晶体管，其具有被配置为接收所述第一信号的栅极、与所述电源端和所述功率晶体管的源极耦接的源极、以及漏极；并且所述第二晶体管为NMOS晶体管，其具有连接在一起并且耦接到所述参考端的栅极和源极、以及耦接到所述第一晶体管的漏极的漏极，其中所述第二信号是在所述第二晶体管的漏极处产生的。

5.如权利要求1所述的驱动电路，其进一步包括钳压模块，所述钳压模块耦接在产生所述第二信号的输出端和所述电源端之间。

6.如权利要求1所述的驱动电路，其中所述信号发生器配置为接收控制信号并且响应于所述控制信号而产生所述第一信号，所述第一信号被施加到所述输入端。

7.如权利要求6所述的驱动电路，其中所述信号发生器包括：

串联耦接的电流源、第二开关和电阻；

其中所述第二开关耦接在所述电流源和所述电阻之间；

其中所述电阻与所述第二开关的非连接端与所述电源端耦接，并且所述电流源与所述第二开关的非连接端与所述参考端耦接；并且

其中所述第二开关由所述控制信号所控制，并且所述第一信号在所述第二开关与所述电阻的公共端处被输出。

8.如权利要求7所述的驱动电路，其中所述第二开关是NMOS晶体管，其具有被配置为接收所述控制信号的栅极、与所述电阻耦接的漏极、以及与所述电流源耦接的源极。

9.如权利要求1所述的驱动电路，其中所述第一晶体管的所述第一漏电流的幅度小于所述第二晶体管的所述第二漏电流的幅度约三个数量级的幅度。

10.一种用于控制功率晶体管的关闭的驱动电路，包括：

开关，其耦接在第一参考电源端和所述功率晶体管的栅极之间；

第一晶体管，其耦接在所述第一参考电源端和所述开关的控制端之间，并且具有接收控制信号的控制端；

第二晶体管，其耦接在所述开关的所述控制端和第二参考电源端之间；并且

其中所述第二晶体管的控制端被耦接为将所述第二晶体管置于永久地关闭的操作状态，并且其中所述永久地关闭的第二晶体管的漏电流超过所述第一晶体管的漏电流，并且足够使得当所述控制信号具有配置为关闭所述第一晶体管的状态时开启所述开关。

11.如权利要求10所述的驱动电路，其中所述第一晶体管的漏电流是漏-源漏电流，所述第二晶体管的漏电流是漏-衬底漏电流。

12.如权利要求10所述的驱动电路，其中所述第二晶体管是DMOS晶体管。

13.如权利要求10所述的驱动电路，其中所述第二晶体管是NMOS晶体管，其具有连接在一起并连接到所述第二参考电源端的栅极和源极。

14.一种用于控制功率晶体管的关闭的驱动电路，包括：

第一晶体管，其耦接在第一参考电源端和所述功率晶体管的栅极之间；

第二晶体管，其耦接在所述第一参考电源端和所述第一晶体管的控制端之间，并且具有接收控制信号的控制端；

第三晶体管，其耦接在所述第一晶体管的所述控制端和第二参考电源端之间，所述第三晶体管被配置为处于永久地关闭的操作状态；并且

其中所述第三晶体管还被配置为在所述永久的关闭状态中具有漏电流，其足够使得当所述控制信号具有被配置为关闭所述第二晶体管的状态时开启所述第一晶体管。

15.如权利要求14所述的驱动电路，其中所述第三晶体管是NMOS晶体管，其具有连接在一起并且连接到所述第二参考电源端的栅极和源极。

16.如权利要求15所述的驱动电路，其中所述第一晶体管和所述第二晶体管是PMOS晶体管。

17.如权利要求15所述的驱动电路，其中所述第三晶体管是NDMOS晶体管。

18.如权利要求14所述的驱动电路，其中，当所述控制信号具有被配置为关闭所述第二晶体管的状态时，在所述永久地关闭的操作状态中的所述第三晶体管的所述漏电流超过所述第二晶体管的漏电流。

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