KR101475569B1 - 듀얼 스텝 레벨 시프터 - Google Patents

Abstract

입력신호의 레벨을 상승시키는 레벨 시프터가 개시된다. 레벨 시프터는 전압 조절 트랜지스터를 가진다. 전압 조절 트랜지스터는 게이트 단자가 접지된다. 따라서, 입력신호의 상태와 무관하게 턴온 상태를 유지한다. 또한, 전압 조절 트랜지스터가 가지는 온저항에 따라 고전원은 레벨이 저감된 상태로 반전동작을 수행하는 트랜지스터에 공급된다. 이를 통해 레벨 시프터의 동작 스윙폭은 향상되고, 동작의 안정성은 확보된다.

Description

듀얼 스텝 레벨 시프터{Dual Step Level Shifter}

본 발명은 레벨 시프터에 관한 것으로, 더욱 상세하게는 신호의 레벨을 상승시킬 수 있는 듀얼 스텝 레벨 시프터에 관한 것이다.

낮은 레벨의 전압을 높은 레벨로 상승시키기 위해 레벨 시프터가 사용된다. 또한, 높은 레벨의 전압을 낮은 레벨의 전압으로 하강시키기 위해서도 레벨 시프터가 사용될 수 있다. 전압 레벨의 상승을 위해서는 레벨 업 시프터가 사용되고, 전압 레벨의 하강을 위해서는 레벨 다운 시프터가 사용된다.

최근에는 모바일 기기 등이 발전함에 따라 소비전력의 절감이 문제가 된다. 소비전력을 절감하기 위해서는 모바일 기기를 구성하는 각종 반도체 소자의 소비전력은 감소되어야 한다. 소비전력의 감소를 위해 반도체 소자는 다양한 전원전압을 사용한다. 예컨대, 기기의 성능 자체에 많은 영향을 미치는 critical block에서는 동작의 안정성을 확보하기 위해 높은 전원전압을 사용한다. 또한, 기기의 성능과 크게 관련없는 non-critical block에서는 소모전력의 최소화를 위해 낮은 전원 전압을 사용하고 있다.

레벨 다운 시프터는 공급 전원의 레벨을 낮추므로 회로의 구성에 부담이 없는 특징이 있다. 예컨대, 버퍼와 같은 간단한 구조로 이를 달성할 수 있다. 반면, 레벨 업 시프터는 공급 전원의 레벨을 상승시키므로 차동 입력 구조 등 다양한 요소가 가미되어야 한다. 또한, 레벨 업 시프터를 CMOS로 구현하는 경우, 소비전력이 증가하고, 신호의 지연이 발생될 가능성이 높다.

레벨 업 시프터가 가지는 복합한 구성의 문제를 해결하기 위해 다양한 회로가 제시되고 있다. 특히, 대한민국 공개 특허 제2001-0011988호에서는 비교적 간단한 구성으로 출력신호의 스윙폭을 상승시키는 레벨 시프터가 개시된다. 상기 공개 특허의 도 1이 가장 간단한 회로를 개시하는 바, 로우 레벨의 입력이 인가되면, P3의 턴온에 의해 PMOS 트랜지스터 P1의 소스 단자의 레벨은 VDDH까지 상승시킬 수 있는 구조를 형성한다. 다만, 상기 회로는 출력단에서 피드백되는 구성을 가진다. 피드백에 의한 레벨의 조절은 입력의 레벨에 따라 선택적으로 수행되는 특징을 가진다. 따라서, 입력에 따라 출력신호의 지연시간이 상이해지는 문제가 발생된다.

따라서, 간단한 회로적 구성을 가지면서 안정적인 동작 특성을 확보할 수 있는 레벨 시프터는 여전히 요청된다 할 것이다.

본 출원이 이루고자 하는 기술적 과제는 저레벨의 입력신호를 수신하는 상태에서 동작신호의 스윙폭을 향상시키는 레벨 시프터를 제공하는 것이다.

상기 과제를 해결하기 위한 본 발명은, 승압전력을 공급하는 고전원과 접지 사이에 연결된 3개의 트랜지스터들을 가지고, 상기 트랜지스터들은 승압 이전의 하이 레벨을 가지는 입력신호에 의해 상기 고전원과 상기 접지 사이에 직렬 연결된 3개의 저항들로 모델링되는 제1 인버터; 및 상기 고전원 및 상기 접지 사이에 연결되고, 상기 제1 인버터의 출력을 반전하는 제2 인버터를 포함하는 레벨 시프터를 제공한다.

본 발명의 상기 과제는, 승압전력을 공급하는 고전원과 접지 사이에 연결된 4개의 트랜지스터들을 가지고, 상기 트랜지스터들은 승압 이전의 하이 레벨을 가지는 입력신호에 의해 상기 고전원과 상기 접지 사이에 직렬 연결된 4개의 저항들로 모델링되는 제1 인버터; 및 상기 고전원 및 상기 접지 사이에 연결되고, 상기 제1 인버터의 출력을 반전하는 제2 인버터를 포함하고, 상기 제1 인버터는 게이트 단자가 상기 접지에 연결되고, 소스 단자가 상기 고전원에 연결되어 턴온 상태를 유지하는 전압 조절 트랜지스터; 상기 전압 조절 트랜지스터의 드레인 단자에 연결되고, 상기 전압 조절 트랜지스터의 채널 저항에 따라 상기 고전원보다 낮은 레벨의 전압을 공급받는 제1 트랜지스터; 상기 제1 트랜지스터의 드레인 단자에 연결되는 제2 트랜지스터; 및 상기 제2 트랜지스터의 드레인 단자에 연결되고, 게이트 단자가 상기 제1 트랜지스터 및 제2 트랜지스터의 게이트 단자에 공통 연결된 제3 트랜지스터를 포함하는 것을 특징으로 하는 레벨 시프터의 제공을 통해서도 달성된다.

상술한 본 발명에 따르면, 저전력 구동을 위한 기능성 블록의 출력이 낮은 레벨로 동작함을 전제로 입력 레벨의 상승을 위해 간단한 회로구성으로 이를 구현한다.

즉, 전압 조절 트랜지스터를 구비하여, 전압 조절 트랜지스터의 턴온시 가지는 채널 저항을 이용한다. 채널 저항을 통해 고전원 VDDH는 레벨이 저감된 상태로 다른 트랜지스터에 공급된다. 따라서, 입력신호가 하이 레벨을 가지는 경우, 인버터는 더욱 낮은 로우 레벨을 구현할 수 있으며, 이를 통해 레벨 시프터의 동작 스윙폭을 향상시킬 수 있다. 또한, 입출력 특성곡선을 중심점으로 이동시키는 동작을 통해 동작의 안정성을 확보할 수 있다.

도 1은 본 발명의 바람직한 실시예에 따른 레벨 시프터를 도시한 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 듀얼 스텝 시프트를 모델링한 회로도이다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 1의 레벨 시프트를 모델링한 회로도이다.
도 4는 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 레벨 시프트의 동작을 설명하기 위한 특성곡선이다.
도 5는 본 발명의 바람직한 실시예에 따른 레벨 시프트를 도시한 다른 회로도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

실시예

도 1은 본 발명의 바람직한 실시예에 따른 레벨 시프터를 도시한 회로도이다.

도 1을 참조하면, 제1 인버터(100) 및 제2 인버터(200)가 구비된다.

제1 인버터(100)는 전압 조절 트랜지스터 MPx, 제1 트랜지스터 MP1 및 제2 트랜지스터 MN1을 가진다. 전압 조절 트랜지스터 MPx 및 제1 트랜지스터 MP1은 PMOS이며, 제2 트랜지스터 MN1은 NMOS이다. 또한, 전압 조절 트랜지스터 MPx의 게이트 단자는 접지와 연결된다. 제1 인버터(100)는 승압전력을 공급하는 고전원 VDDH와 접지 사이에 연결된다. 또한, 상기 제1 인버터(100)의 출력 V1은 제2 인버터(200)에 입력된다.

제2 인버터(200)는 제3 트랜지스터 MP2 및 제4 트랜지스터 MN2로 구성된다. 제3 트랜지스터 MP2는 고전원 VDDH에 연결되고, PMOS의 구성을 가진다. 또한, 제4 트랜지스터 MN2는 NMOS이며, 접지에 연결된다.

상기 제1 인버터(100)의 전압 조절 트랜지스터 MPx의 게이트 단자는 접지와 전기적으로 연결된다. 또한, 전압 조절 트랜지스터 MPx의 소스 단자는 고전원 VDDH에 연결된 상태이므로 전압 조절 트랜지스터 MPx는 항상 턴온된 상태를 유지한다.

따라서, 입력신호 IN의 상태와 무관하게, 전압 조절 트랜지스터 MPx는 트라이오드(triode) 영역에서 동작한다. 즉, 소정의 온 저항을 가지는 스위치로 동작한다.

상기 도 1에 개시된 레벨 시프트는 입력 레벨을 상승시키는 역할을 수행한다. 예컨대, 입력 신호 IN이 접지에서부터 VDDL로 스윙하는 경우, 레벨 시프트는 접지에서부터 VDDH의 스윙폭을 가질 수 있다. 입력신호 IN의 하이레벨인 VDDL은 레벨 시프트에 입력되기 이전에 다른 소자들의 동작전압으로 사용된다. 이는 반도체 소자의 낮은 동작전압의 구현을 통해 저전력 구동을 달성하기 위한 것이다. 따라서, 입력신호 IN의 최대 레벨 VDDL은 고전원 VDDH보다 낮은 값을 가진다. 이하, 입력신호 IN이 하이 레벨을 가진다는 표현은 입력신호 IN이 고전원 VDDH보다 낮은 VDDL을 가짐을 의미한다.

만일, 입력신호 IN이 하이 레벨을 가지는 경우, 제2 트랜지스터 MN1은 턴온된다. 다만, 입력 신호 IN의 하이 레벨은 레벨 업 동작이 수행되기 이전의 하이 레벨인 VDDL을 가진다. 따라서, 고전원 VDDH보다 낮은 레벨의 신호의 인가에 따라 제2 트랜지스터 MN1에는 강한 반전(strong inversion)을 통한 턴온 동작을 수행한다. 상기 강한 반전은 트랜지스터의 문턱전압을 상회하는 게이트-소스간의 전압인 Vgs가 인가되는 경우에 발생하며, 채널 영역에서 완전한 채널이 형성됨을 의미한다.

또한, 제2 트랜지스터 MN1에서는 중간 반전(moderate inversion)이 일어날 수 있다. 중간 반전은 트랜지스터의 문턱전압과 가까운 Vgs가 인가되는 경우, 채널 영역에서 채널이 완전히 형성되지 않고, 게이트 절연막과 인접한 지점에 약하게 이온화된 영역이 형성되는 현상을 지칭한다.

또한, 하이 레벨이라 하더라도 고전원 VDDH보다 낮은 레벨인 VDDL을 가지는 입력신호 IN에 의해 제1 트랜지스터 MP1도 완전한 컷-오프 상태에 도달하지 못한다. 이는 전압 조절 트랜지스터 MPx의 온 상태에 의해 제1 트랜지스터 MP1의 소스 단자의 전압 Vx1이 고전원 VDDH보다 낮음에 기인한다. 따라서, 제1 트랜지스터 MP1은 컷-오프 상태가 아닌 약한 반전(weak inversion) 또는 중간 반전(moderate inversion) 상태에서 동작하게 된다. 약한 반전은 중간 반전보다 더욱 약하게 채널영역에서 이온화된 영역이 형성되는 것을 지칭한다. 따라서, 약한 반전 상태의 채널의 저항은 중간 반전 상태의 채널의 저항보다 높은 값을 가진다. 또한, 중간 반전 상태의 채널의 저항은 강한 반전 상태의 채널의 저항보다 높은 값을 가진다.

도 2는 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 듀얼 스텝 시프트를 모델링한 회로도이다.

도 2를 참조하면, 입력신호 IN이 하이 레벨 VDDL을 가지는 경우, 제1 트랜지스터는 완전한 컷-오프 상태가 되지 않는다. 따라서, 각각의 트랜지스터의 채널은 저항으로 모델링될 수 있다. 전압 조절 트랜지스터는 저항 Rx로 모델링되고, 제1 트랜지스터는 저항 R1로 모델링되며, 제2 트랜지스터는 저항 R2로 모델링된다. 제1 인버터의 출력단의 전압은 저항비에 따라 결정된다. 즉, 제1 인버터의 출력단의 전압 V1은 하기의 수식 1에 의해 결정된다.

[수식1]

V1=VDDHㆍR2/(R1+R2+Rx)

상기 수식 1에서 Rx는 고정된 값을 가진다. 이는 전압 조절 트랜지스터의 Vgs가 고정된 값을 가지고, 트라이오드 영역에서 동작하는데 기인한다. 반면, 저항 R1 및 R2는 입력 신호의 레벨에 따라 변경되는 가변 저항의 특징을 가진다. 예컨대, 입력신호 IN의 레벨이 높은 경우, 저항 R1의 값은 상승하고, 저항 R2의 값은 감소한다. 또한, 입력신호의 레벨이 낮아지면, 저항 R1의 값은 감소하고, 저항 R2의 값은 증가하는 특징이 있다.

입력신호 IN의 레벨이 하이 레벨인 경우, 상기 트랜지스터들의 채널 저항에 의해 제1 인버터(100)의 출력신호 V1의 레벨은 결정된다. 다만, 저항 R1은 다른 저항에 비해 높은 값을 가질 수 있다.

결국, 전압 시프팅 이전에 하이 레벨의 전압인 VDDL이 입력신호로 인가되더라도, 제1 인버터(100)의 출력은 완전한 접지 레벨을 구현하지 못하고, 접지 레벨로부터 상승된 레벨을 출력한다.

만일, 입력신호 IN에 로우 레벨인 접지 레벨의 전압이 인가되는 경우, 제1 인버터(100)는 고전원 VDDH의 레벨을 구현할 수 있다. 이는 하기의 모델링 회로로 설명될 수 있다.

도 3은 본 발명의 바람직한 실시예에 따라 상기 도 1의 레벨 시프트를 모델링한 회로도이다.

도 3을 참조하면, 입력신호 IN으로 접지 레벨이 인가된다. 접지 레벨의 인가에 의해 제2 트랜지스터 MN1은 완전한 컷-오프 상태로 진입한다. 따라서, 전압 조절 트랜지스터 MPx, 제1 트랜지스터 MP1 및 제2 트랜지스터 MN1의 채널을 통한 전류경로는 폐쇄된다. 반면, 접지 레벨의 입력신호 IN으로 인해 제1 트랜지스터 MP1은 강한 반전을 통해 턴온된다. 전압 조절 트랜지스터 MPx는 저항 Rx로 모델링되고, 제1 트랜지스터 MP1은 저항 R1로 모델링된다. 또한, 전류 경로는 형성되지 않으므로 제1 인버터(100)의 출력신호 V1으로는 고전원 VDDH가 나타난다.

상술한 과정을 통해 상기 제1 인버터의 출력레벨은 상기 수식 1의 V1 부터 VDDH까지 스윙하는 특징을 가진다.

도 4는 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 레벨 시프트의 동작을 설명하기 위한 특성곡선이다.

도 4를 참조하면, 인버터의 입출력 특성 곡선이 개시된다. 특히, 점선은 전압 조절 트랜지스터가 개입되지 않은 경우의 특성 곡선으로 제2 인버터의 특성곡선이며, 실선은 전압 조절 트랜지스터가 개입된 제1 인버터의 특성 곡선이다.

레벨 시프팅 동작 이전의 고전압인 VDDL은 2.5V라 설정한다. 또한, 레벨 시프팅을 위해 사용되는 고전원 VDDH는 5V라 가정한다. 먼저, 입력신호 IN은 0V에서 VDDL 사이를 스윙한다. 전압 조절 트랜지스터가 개입되지 않은 경우, 입력신호 IN에 대해 하나의 인버터는 1.1V에서 5V의 범위로 스윙하는 출력을 형성한다. 예컨대 2.5V의 VDDL은 1.1 V에 대응한다.

만일, 전압 조절 트랜지스터가 제1 인버터에 구비되지 않은 경우, 제1 인버터의 출력범위 1.1V 내지 5V는 제2 인버터의 입력스윙폭으로 사용된다. 상기 스윙폭은 인버터의 입출력 곡선에서 중심에 위치하지 않고 우측으로 편향된 경향을 나타낸다.

반면, 전압 조절 트랜지스터가 개입된 경우, 입력신호가 0에서 VDDL 사이를 스윙할 때, 인버터의 출력은 0.5V에서 5V로 스윙한다. 먼저, 입력이 0V인 경우, 상기 도 3에 도시된 모델링을 따른다. 따라서, 인버터의 출력은 VDDH 레벨까지 풀업된다. 반면, 입력이 VDDL인 경우, 인버터의 출력은 상기 도 2에 도시된 모델링을 따른다. 즉, 전압 조절 트랜지스터가 가지는 온 저항 R1에 의해 하강된 전압을 일종의 양의전원전압으로 사용하는 구성이 형성된다. 이는 동일 입력 신호 레벨에 대해 출력 신호의 레벨이 감소되는 현상을 유발한다. 따라서, 인버터의 출력은 0.5V에서 5V로 스윙한다. 이는 다시 제2 인버터의 입력으로 사용된다. 후단에 형성된 제2 인버터의 입력의 범위는 0.5V에서 5V로 설정된다.

이는 전압 조절 트랜지스터가 구비되지 않은 경우에 비해 입력범위가 넓어지는 효과를 유발한다. 이를 통하여 제2 인버터는 안정적인 동작 성능을 확보할 수 있으며, 간단한 회로 구성을 통해서 레벨 시프팅 동작이 가능해진다.

특히, 레벨 시프터에서 입력신호 IN은 접지 레벨에서부터 비교적 낮은 수준의 하이 레벨을 가진다. 따라서, 레벨 시프터의 고전원 VDDH 보다 낮은 전원전압 레벨은 VDDL을 가진다. 낮은 수준의 하이 레벨인 VDDL이 인가되면 통상의 인버터에서는 충분히 접지레벨로 하강하기 위한 NMOS의 턴온동작이 수행되기 곤란해진다. 또한, 인버터의 NMOS의 턴온동작이 수행되더라도, 상부의 PMOS가 컷-오프 상태로 진입하지 못하는 문제가 발생한다. 즉, 제1 인버터에서 전압 조절 트랜지스터가 구비되지 않는 경우, 입력신호에 VDDL이 인가되고, 제1 트랜지스터의 소스 단자에 고전원 VDDH가 인가되면, Vgs의 차이가 발생하고, 이를 통해 제1 트랜지스터가 약한 반전 또는 중간 반전을 통해 저항성 채널이 형성되는 문제가 발생된다. 이러한 현상은 전압 조절 트랜지스터가 구비된 경우에도 발생될 수 있다. 다만, 전압 조절 트랜지스터가 가지는 온 저항에 의해 제1 트랜지스터의 소스 단자의 전압은 VDDH보다 낮은 값을 유지한다. 따라서, 제1 트랜지스터의 Vgs는 감소하며, 제1 트랜지스터의 저항성 채널은 비교적 높은 값을 가지게 된다. 이는 제1 인버터의 출력단 신호의 하강을 유발한다. 따라서, 제2 인버터에 입력되는 입력 스윙폭은 증가된다.

도 5는 본 발명의 바람직한 실시예에 따른 레벨 시프트를 도시한 다른 회로도이다.

도 5를 참조하면, 제1 인버터(110)는 고전원 VDDH 및 접지 사이에 연결된 4개의 트랜지스터들 QPx, QP1, QP2 및 QN1을 가진다. 또한, 제2 인버터(210)은 고전원 VDDH 및 접지 사이에 연결된 2개의 트랜지스터들 QP3 및 QN2를 가진다. 제1 인버터(110)의 출력 V2는 제2 인버터(210)의 입력으로 연결되어, 출력신호 OUT를 생성한다.

전압 조절 트랜지스터 QPx는 고전원 VDDH에 연결되고, 제1 트랜지스터 QP1은 PMOS이며, 제2 트랜지스터 QP2는 PMOS이며, 상기 트랜지스터들 QPx, QP1 및 QP2는 소스 단자 및 드레인 단자를 공유한다. 또한, 제3 트랜지스터 QN1은 NMOS이며, 접지에 연결된다. 전압 조절 트랜지스터 QPx의 게이트 단자는 접지에 연결된다. 따라서, 입력신호 IN의 레벨과 무관하게 전압 조절 트랜지스터 QPx는 턴온 상태를 유지한다.

또한, 제1 트랜지스터 QP1 내지 제3 트랜지스터 QN1의 게이트 단자들은 입력신호 IN에 공통으로 연결되는 인버터 구성을 가진다.

예컨대, 입력신호 IN이 접지 레벨을 가지는 경우, NMOS인 제3 트랜지스터 QN1은 오프된다. 즉, 제3 트랜지스터 QN1은 컷-오프 영역에 진입한다. 따라서, 접지로부터 제3 트랜지스터 QN1의 채널을 통한 전류 경로는 차단된다. 접지 레벨의 입력신호 IN의 인가에 따라, 제1 트랜지스터 QP1 및 제2 트랜지스터 QP2는 턴온된다. 다만, 턴온된 트랜지스터를 통한 직류 전류의 경로는 차단된 상태이므로 제1 인버터(110)의 출력단에는 고전원 VDDH의 레벨이 나타난다.

만일, 입력신호 IN이 레벨 시프팅 이전의 레벨인 VDDL을 가지는 경우, 제1 트랜지스터 QP1 및 제2 트랜지스터 QP2는 컷-오프 영역에 진입하지 못한다. 즉, 완전한 오프 상태에 진입하지 못하고, 약한 반전 또는 중간 반전의 채널 상태를 가진다. 따라서, 2개의 트랜지스터들 QP1 및 QP2의 채널들은 소정의 저항값을 가지고 형성된다. 또한, 제3 트랜지스터 QN1도 온 상태에 따라 소정의 온 저항을 가진다. 이를 통해 전압 조절 트랜지스터 QPx, 제1 트랜지스터 QP1 내지 제3 트랜지스터 QN1의 채널을 통한 전류 경로가 형성된다. 즉, 고전원 VDDH와 접지 사이에는 4개의 저항이 직렬연결된 구조로 해석될 수 있다. 따라서, 제1 인버터(110)의 출력 레벨은 각각의 트랜지스터가 가지는 채널의 저항비에 따라 결정된다. 다만, 제1 트랜지스터 QP1 및 제2 트랜지스터 QP2의 채널의 저항은 높은 값을 가지고, 제3 트랜지스터 QN1은 낮은 저항값을 가지므로 제1 인버터(110)의 출력은 낮은 레벨을 가진다.

또한, 전압 조절 트랜지스터 QPx의 개입을 통해 제1 트랜지스터 QP1의 소스 단자에 인가되는 전압 Vx2는 VDDH에 비해 감소된 값을 가진다. 만일, 전압 조절 트랜지스터 QPx가 개입되지 않은 경우, 제1 트랜지스터 QP1의 소스 단자에는 고전원 VDDH가 인가되어 제1 인버터(110)의 출력전압 V2는 상승된다. 이는 제2 인버터(210)의 입력의 스윙폭을 감소시킨다. 따라서, 전압 조절 트랜지스터 QPx의 개입을 통해 제2 인버터(210)의 입력 스윙폭은 증가된다.

상술한 본 발명에서는 저전력 구동을 위한 기능성 블록의 출력이 낮은 레벨로 동작함을 전제로 입력 레벨의 상승을 위해 간단한 회로구성으로 이를 구현한다.

즉, 전압 조절 트랜지스터를 구비하여, 전압 조절 트랜지스터의 턴온시 가지는 채널 저항을 이용한다. 채널 저항을 통해 고전원 VDDH는 레벨이 저감된 상태로 다른 트랜지스터에 공급된다. 따라서, 입력신호가 하이 레벨을 가지는 경우, 인버터는 더욱 낮은 로우 레벨을 구현할 수 있으며, 이를 통해 레벨 시프터의 동작 스윙폭을 향상시킬 수 있다. 또한, 입출력 특성곡선을 중심점으로 이동시키는 동작을 통해 동작의 안정성을 확보할 수 있다.

100, 110 : 제1 인버터 200, 210 : 제2 인버터

Claims (9)

1. 승압전력을 공급하는 고전원과 접지 사이에 연결된 3개의 트랜지스터들을 가지고, 상기 트랜지스터들은 승압 이전의 하이 레벨을 가지는 입력신호에 의해 상기 고전원과 상기 접지 사이에 직렬 연결된 3개의 저항들로 모델링되는 제1 인버터; 및
   상기 고전원 및 상기 접지 사이에 연결되고, 상기 제1 인버터의 출력을 반전하는 제2 인버터를 포함하고,
   상기 3개의 트랜지스터들은,
   게이트 단자가 상기 접지에 연결되고, 소스 단자가 상기 고전원에 연결되어 턴온 상태를 유지하는 전압 조절 트랜지스터;
   상기 전압 조절 트랜지스터의 드레인 단자에 연결되고, 상기 전압 조절 트랜지스터의 채널 저항에 따라 상기 고전원보다 낮은 레벨의 전압을 공급받는 제1 트랜지스터; 및
   상기 제1 트랜지스터의 드레인 단자에 연결되고, 게이트 단자가 상기 제1 트랜지스터의 게이트 단자에 공통 연결된 제2 트랜지스터를 포함하는 것을 특징으로 하는 레벨 시프터.
2. 삭제
3. 제1항에 있어서, 상기 제2 트랜지스터는 상기 입력신호가 하이 레벨을 가지는 경우, 중간 반전을 통한 채널저항을 가지는 것을 특징으로 하는 레벨 시프터.
4. 제1항에 있어서, 상기 전압 조절 트랜지스터는 트라이오드 영역에서 동작하는 것을 특징으로 하는 레벨 시프터.
5. 제1항에 있어서, 상기 제1 트랜지스터는 상기 입력신호가 하이 레벨을 가지는 경우, 약한 반전 또는 중간 반전을 통한 채널 저항을 가지는 것을 특징으로 하는 레벨 시프터.
6. 제5항에 있어서, 상기 제1 트랜지스터의 채널 저항은 상기 제2 트랜지스터의 채널 저항보다 큰 것을 특징으로 하는 레벨 시프터.
7. 승압전력을 공급하는 고전원과 접지 사이에 연결된 4개의 트랜지스터들을 가지고, 상기 트랜지스터들은 승압 이전의 하이 레벨을 가지는 입력신호에 의해 상기 고전원과 상기 접지 사이에 직렬 연결된 4개의 저항들로 모델링되는 제1 인버터; 및
   상기 고전원 및 상기 접지 사이에 연결되고, 상기 제1 인버터의 출력을 반전하는 제2 인버터를 포함하고,
   상기 4개의 트랜지스터들은,
   게이트 단자가 상기 접지에 연결되고, 소스 단자가 상기 고전원에 연결되어 턴온 상태를 유지하는 전압 조절 트랜지스터;
   상기 전압 조절 트랜지스터의 드레인 단자에 연결되고, 상기 전압 조절 트랜지스터의 채널 저항에 따라 상기 고전원보다 낮은 레벨의 전압을 공급받는 제1 트랜지스터;
   상기 제1 트랜지스터의 드레인 단자에 연결되는 제2 트랜지스터; 및
   상기 제2 트랜지스터의 드레인 단자에 연결되고, 게이트 단자가 상기 제1 트랜지스터 및 제2 트랜지스터의 게이트 단자에 공통 연결된 제3 트랜지스터를 포함하는 것을 특징으로 하는 레벨 시프터.
8. 제7항에 있어서, 상기 제1 트랜지스터 및 제2 트랜지스터는 상기 입력신호가 하이 레벨을 가지는 경우, 약한 반전 또는 중간 반전을 통한 채널 저항을 가지는 것을 특징으로 하는 레벨 시프터.
9. 제8항에 있어서, 상기 제1 트랜지스터 또는 제2 트랜지스터의 채널 저항은 상기 제3 트랜지스터의 채널 저항보다 큰 것을 특징으로 하는 레벨 시프터.

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