KR101781740B1 - 출력 신호 폭 조절을 위한 슈미트 트리거 - Google Patents

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Abstract

본 발명은 출력 신호 폭 조절을 위한 슈미트 트리거에 관한 것이다. 본 발명에 따르면, 전원단과 출력단 사이에 캐스케이드 연결된 제1 및 제2 PMOS 트랜지스터와, 소스 단이 제1 및 제2 PMOS 트랜지스터 간의 접점에 연결되고 게이트 단이 출력단과 연결된 제3 PMOS 트랜지스터와, 접지단과 출력단 사이에 캐스케이드 연결된 제1 및 제2 NMOS 트랜지스터와, 소스 단이 제1 및 제2 NMOS 트랜지스터 간의 접점에 연결되고 게이트 단이 출력단과 연결된 제3 NMOS 트랜지스터와, 제3 PMOS 트랜지스터의 드레인에 제1 전압을 공급하며 제1 전압의 조절에 따라 슈미트 트리거의 하위 및트리거 전압 중 하위 트리거 전압을 변경하는 제1 전압 조절부, 및 제3 NMOS 트랜지스터의 드레인에 제2 전압을 공급하며 제2 전압의 조절에 따라 상위 트리거 전압을 변경하는 제2 전압 조절부를 포함하며, 제1 및 제2 PMOS 트랜지스터와, 제1 및 제2 NMOS 트랜지스터의 각각의 게이트 단에 공통의 입력 신호가 입력되는 출력 신호 폭 조절을 위한 슈미트 트리거를 제공한다.
본 발명에 따르면, 집적회로의 제작 후에도 상위 및 하위 트리거 전압의 변경을 통하여 출력 신호의 폭을 조절할 수 있어 집적회로의 특성상 발생할 수 있는 기생 캐패시턴스 및 인덕턴스의 영향으로 발생하는 오차를 해결할 수 있으며 출력 신호를 완벽하게 복구할 수 있는 이점이 있다.

Description

출력 신호 폭 조절을 위한 슈미트 트리거{Schmitt trigger with an adjustable duty}
본 발명은 출력 신호 폭 조절을 위한 슈미트 트리거에 관한 것으로서, 보다 상세하게는 슈미트 트리거의 출력 파형을 조절할 수 있는 슈미트 트리거에 관한 것이다.
도 1은 일반적인 ASK 복조기의 대표적인 구성도이다. 도 1에서 포락선 검출기는 ASK 변조된 신호가 입력되면 입력 신호로부터 포락선(Envelope)을 검출하여 원 신호를 복조한다. 후단의 슈미트 트리거는 입력 파형을 다시 직사각형 모양의 구형파로 변환해 주며, 로드 드라이버는 구형파 신호에 잔여한 미세 잡음을 제거하여 깨끗한 신호로 출력한다.
도 2는 도 1의 슈미트 트리거의 회로도 및 히스테리시스 특성을 나타낸 도면이다. 도 2에서 N1~N3는 NMOS 트랜지스터, P1~P3는 PMOS 트랜지스터이다. 슈미트 트리거 회로는 각 소자의 설계를 통해 하위 트리거 전압(VSPL)과 상위 트리거 전압(VSPH)의 값을 설정하게 된다. 그 동작 원리를 간단히 설명하면 다음과 같다.
입력단(Input)에 입력 신호(Vin)로 0이 들어오면 N1과 N2가 off 상태가 되고, 이때 N3는 on이 된다. 그러면 출력단(output)으로 1(하이 레벨)의 신호가 출력된다. 다시 입력 신호(Vin)가 점점 증가하여 N1의 문턱 전압(VTHN , N2)보다 커지게 될 때 N1은 on 상태가 되어 N1의 드레인 쪽이 점점 0의 전압(ground)으로 떨어지고 N2는 on 상태로 되면서 출력단(output)으로 0(로우 레벨)의 신호가 출력된다. 이때, 상위 트리거 전압(VSPH)이 결정되며, 그 값은 VSPH=VTHN , N2+VX로 나타낼 수 있다. 여기서 VX는 N1의 드레인에 걸리는 전압이다. 상술한 내용을 PMOS 트랜지스터에도 적용하면 VSPL의 결정 조건도 설명이 가능해진다.
도 3은 도 2에 도시한 슈미트 트리거의 입력 신호에 대한 출력 신호 파형을 나타낸 도면이다. 도 3의 (a),(b)에서 input은 입력 신호의 전압 크기이고 output은 출력 신호를 나타낸다. 출력 신호는 단지 로우 레벨('0')과 하이 레벨('1')을 가진다.
여기서, 도 3의 (a)는 도 2의 출력 신호를 나타내고, (b)는 도 2의 출력단에 인버터 한 단이 부가된 경우의 출력 신호를 나타낸다. 인버터는 출력 신호를 반전시키는 역할을 한다.
앞서 도 2의 슈미트 트리거 회로는 도 3의 (a)와 같은 출력 파형을 도출하므로, 출력 파형의 반전을 위해서는 회로 뒷 단에 인버터 한 단이 추가적으로 사용되어야 한다. 물론 이는 통상적인 것으로서 인버터가 추가되기 전의 도 2와 같은 구조의 회로와 도 2의 회로 후단에 인버터가 추가된 회로 모두 슈미트 트리거 회로라 부른다.
우선, 인버터가 부가되지 않은 경우인 도 3의 (a)를 기준으로 설명하면, 슈미트 트리거는 입력 전압이 상승하여 VSPH에 도달하기 전까지 출력 신호를 1로 유지하다가 VSPH에 도달하면 0으로 전환한다. 이후, 입력 전압이 VSPL 이하로 떨어지기 전까지 출력 신호를 0으로 유지하다가, VSPL에 도달하면 다시 1로 전환한다.
인버터가 부가된 도 3의 (b)를 기준으로 설명하면, 슈미트 트리거는 입력 전압이 상승하여 VSPH에 도달하기 전까지 출력 신호를 0으로 유지하다가 VSPH에 도달하면 1로 전환한다. 이후, 입력 전압이 VSPL 이하로 떨어지기 전까지는 출력 신호를 1로 유지하다가, VSPL에 도달하면 다시 0으로 전환한다.
트리거 전압(VSPL,VSPH)은 슈미트 트리거의 각 소자의 설계를 통하여 설정되고 이에 따라 출력 파형의 폭이 조절된다. 만일, 도 3의 (b)에서 출력 신호가 1로 전환되게 하는 입력 전압 값 즉, VSPH 값이 도시한 레벨보다 낮아지면 출력 신호의 듀티(출력 신호 폭)가 늘어날 것이고 높아지면 듀티가 감소할 것이다. 또한, 출력 신호가 0으로 전환되게 하는 입력 전압 값 즉, VSPL 값이 현재 도시한 레벨보다 낮아지면 이 역시 출력 신호의 듀티는 늘어날 것이고 높아지면 듀티가 감소할 것이다.
그런데 집적회로 특성상 한 번 설계된 후 제작된 칩은 내부 소자들의 사이즈 조절이 곤란하다. 더욱이 RF 회로는 제작 이후 생각하지 못한 기생 인덕턴스와 기생 커패시턴스의 영향이 발생할 수 있다. 슈미트 트리거 회로의 경우 기생 인덕턴스와 기생 커패시턴스의 발생 시, 트리거 전압(VSPL,VSPH) 값이 기존 설계 값에서 틀어지게 되고 이로 인해 정확한 출력 파형을 복조할 수 없게 되는 문제점이 있다.
본 발명의 배경이 되는 기술은 한국공개특허 제1997-0072666호(1997.11.07 공개)에 개시되어 있다.
본 발명은, 상위 및 하위 트리거 전압의 변경을 통하여 출력 신호의 폭을 조절할 수 있어 기생 인덕턴스 및 기생 커패시턴스의 영향에도 신호를 완벽하게 복구할 수 있는 출력 신호 폭 조절을 위한 슈미트 트리거를 제공하는데 목적이 있다.
본 발명은, 전원단과 출력단 사이에 캐스케이드 연결된 제1 및 제2 PMOS 트랜지스터와, 소스 단이 상기 제1 및 제2 PMOS 트랜지스터 간의 접점에 연결되고 게이트 단이 상기 출력단과 연결된 제3 PMOS 트랜지스터와, 접지단과 상기 출력단 사이에 캐스케이드 연결된 제1 및 제2 NMOS 트랜지스터와, 소스 단이 상기 제1 및 제2 NMOS 트랜지스터 간의 접점에 연결되고 게이트 단이 상기 출력단과 연결된 제3 NMOS 트랜지스터와, 상기 제3 PMOS 트랜지스터의 드레인에 제1 전압을 공급하며 상기 제1 전압의 조절에 따라 슈미트 트리거의 하위 및 상위 트리거 전압 중 하위 트리거 전압을 변경하는 제1 전압 조절부, 및 상기 제3 NMOS 트랜지스터의 드레인에 제2 전압을 공급하며 상기 제2 전압의 조절에 따라 상기 상위 트리거 전압을 변경하는 제2 전압 조절부를 포함하며, 상기 제1 및 제2 PMOS 트랜지스터와, 상기 제1 및 제2 NMOS 트랜지스터의 각각의 게이트 단에 공통의 입력 신호가 입력되는 출력 신호 폭 조절을 위한 슈미트 트리거를 제공한다.
여기서, 상기 제1 전압 조절부는, 상기 제1 전압을 감소시키면 상기 제3 PMOS 트랜지스터의 턴 오프 동작이 느려지게 되어 상기 하위 트리거 전압을 하강시키고, 상기 제1 전압을 증가시키면 상기 제3 PMOS 트랜지스터의 턴 오프 동작이 빨라지게 되어 상기 하위 트리거 전압을 상승시키고, 상기 제2 전압 조절부는, 상기 제2 전압을 감소시키면 상기 제3 NMOS 트랜지스터의 턴 오프 동작이 빨라지게 되어 상기 상위 트리거 전압을 하강시키고, 상기 제2 전압을 증가시키면 상기 제3 NMOS 트랜지스터의 턴 오프 동작이 느려지게 되어 상기 상위 트리거 전압을 상승시킬 수 있다.
또한, 상기 슈미트 트리거는, 상기 출력단에 출력된 출력 신호와 상기 입력 신호 간의 듀티를 비교하고, 상기 비교 결과를 기초로 상기 출력 신호의 듀티를 증가 또는 감소시키기 위한 제어 신호를 상기 제1 전압 조절부 또는 상기 제2 전압 조절부로 전송하는 제어부를 더 포함할 수 있다.
여기서, 상기 제어부는, 상기 출력 신호의 듀티가 상기 입력 신호의 듀티보다 크면, 상기 출력 신호의 듀티가 낮아지도록 상기 제1 전압 또는 상기 제2 전압을 증가시키는 제어 신호를 상기 제1 전압 조절부 또는 상기 제2 전압 조절부로 전송하고, 상기 출력 신호의 듀티가 상기 입력 신호의 듀티보다 작으면, 상기 출력 신호의 듀티가 증가하도록 상기 제1 전압 또는 상기 제2 전압을 감소시키는 제어 신호를 상기 제1 전압 조절부 또는 상기 제2 전압 조절부로 전송할 수 있다.
그리고, 본 발명은, 전원단과 출력단 사이에 캐스케이드 연결된 제1 및 제2 PMOS 트랜지스터와, 소스 단이 상기 제1 및 제2 PMOS 트랜지스터 간의 접점에 연결되고 드레인 단이 접지단에 연결되며 게이트 단이 상기 출력단과 연결된 제3 PMOS 트랜지스터와, 상기 접지단과 상기 출력단 사이에 캐스케이드 연결된 제1 및 제2 NMOS 트랜지스터와, 소스 단이 상기 제1 및 제2 NMOS 트랜지스터 간의 접점에 연결되고 드레인 단이 상기 전원단에 연결되며 게이트 단이 상기 출력단과 연결된 제3 NMOS 트랜지스터, 및 상기 제1 및 제2 PMOS 트랜지스터 중 선택된 하나의 PMOS 트랜지스터의 게이트에 바이어스 전압을 공급하며 상기 바이어스 전압의 조절에 따라 슈미트 트리거의 하위 및 상위 트리거 전압 중 하위 트리거 전압을 변경하는 전압 조절부를 포함하며, 상기 제1 및 제2 NMOS 트랜지스터와, 나머지 하나의 PMOS 트랜지스터에 대한 각각의 게이트 단에 공통의 입력 신호가 입력될 수 있다.
또한, 상기 전압 조절부는, 상기 바이어스 전압을 감소시키면 상기 선택된 트랜지스터의 턴 온 동작이 빨라지게 되어 상기 하위 트리거 전압을 상승시키고, 상기 바이어스 전압을 증가시키면 상기 선택된 트랜지스터의 턴 온 동작이 느려지게 되어 상기 하위 트리거 전압을 하강시킬 수 있다.
그리고, 본 발명은, 전원단과 출력단 사이에 캐스케이드 연결된 제1 및 제2 PMOS 트랜지스터와, 소스 단이 상기 제1 및 제2 PMOS 트랜지스터 간의 접점에 연결되고 드레인 단이 접지단에 연결되며 게이트 단이 상기 출력단과 연결된 제3 PMOS 트랜지스터, 상기 접지단과 상기 출력단 사이에 캐스케이드 연결된 제1 및 제2 NMOS 트랜지스터와, 소스 단이 상기 제1 및 제2 NMOS 트랜지스터 간의 접점에 연결되고 드레인 단이 상기 전원단에 연결되며 게이트 단이 상기 출력단과 연결된 제3 NMOS 트랜지스터, 및 상기 제1 및 제2 NMOS 트랜지스터 중 선택된 하나의 NMOS 트랜지스터의 게이트에 바이어스 전압을 공급하며 상기 바이어스 전압의 조절에 따라 슈미트 트리거의 하위 및 상위 트리거 전압 중 상위 트리거 전압을 변경하는 전압 조절부를 포함하며, 상기 제1 및 제2 PMOS 트랜지스터와, 나머지 하나의 NMOS 트랜지스터에 대한 각각의 게이트 단에 공통의 입력 신호가 입력되는 출력 신호 폭 조절을 위한 슈미트 트리거를 제공한다.
여기서, 상기 전압 조절부는, 상기 바이어스 전압을 감소시키면 상기 선택된 트랜지스터의 턴 온 동작이 느려지게 되어 상기 상위 트리거 전압을 상승시키고, 상기 바이어스 전압을 증가시키면 상기 선택된 트랜지스터의 턴 온 동작이 빨라지게 되어 상기 상위 트리거 전압을 하강시킬 수 있다.
또한, 상기 슈미트 트리거는, 상기 출력단에 출력된 출력 신호와 상기 입력 신호 간의 듀티를 비교하고, 상기 비교 결과를 기초로 상기 출력 신호의 듀티를 증가 또는 감소시키기 위한 제어 신호를 상기 전압 조절부로 전송하는 제어부를 더 포함할 수 있다.
여기서, 상기 제어부는, 상기 출력 신호의 듀티가 상기 입력 신호의 듀티보다 크면, 상기 출력 신호의 듀티가 낮아지도록 상기 바이어스 전압을 감소시키는 제어 신호를 상기 전압 조절부로 전송하고, 상기 출력 신호의 듀티가 상기 입력 신호의 듀티보다 작으면, 상기 출력 신호의 듀티가 높아지도록 상기 바이어스 전압을 증가시키는 제어 신호를 상기 전압 조절부로 전송할 수 있다.
본 발명에 따른 출력 신호 폭 조절을 위한 슈미트 트리거에 따르면, 집적회로의 제작 후에도 상위 및 하위 트리거 전압의 변경을 통하여 출력 신호의 폭을 조절할 수 있어 집적회로의 특성상 발생할 수 있는 기생 캐패시턴스 및 인덕턴스의 영향으로 발생하는 오차를 해결할 수 있으며 출력 신호를 완벽하게 복구할 수 있는 이점이 있다.
도 1은 일반적인 ASK 복조기의 대표적인 구성도이다.
도 2는 도 1의 슈미트 트리거의 회로도 및 히스테리시스 특성을 나타낸 도면이다.
도 3은 도 2에 도시한 슈미트 트리거의 입력 신호에 대한 출력 신호 파형을 나타낸 도면이다.
도 4는 본 발명의 제1 실시예에 따른 슈미트 트리거를 나타낸 도면이다.
도 5는 도 4에 도시된 제1 전압 조절부를 이용한 VSPL의 조절 동작을 설명하기 위한 도면이다.
도 6은 도 4에 도시된 제2 전압 조절부를 이용한 VSPH의 조절 동작을 설명하기 위한 도면이다.
도 7 내지 도 9는 도 4에 도시된 전압 조절부의 구현 예를 나타낸 도면이다.
도 10은 본 발명의 제2 실시예에 따른 슈미트 트리거를 나타낸 도면이다.
도 11은 도 10의 변형 예를 나타낸 도면이다.
도 12는 본 발명의 제3 실시예에 따른 슈미트 트리거를 나타낸 도면이다.
도 13은 도 12의 변형 예를 나타낸 도면이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 4는 본 발명의 제1 실시예에 따른 슈미트 트리거를 나타낸 도면이다. 도 4를 참조하면, 본 발명의 제1 실시예에 따른 슈미트 트리거(100)는 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제3 PMOS 트랜지스터(P3), 제1 NMOS 트랜지스터(N1), 제2 NMOS 트랜지스터(N2), 제3 NMOS 트랜지스터(N3), 제1 전압 조절부(110), 제2 전압 조절부(120), 그리고 제어부(미도시)를 포함한다.
우선, 제1 및 제2 PMOS 트랜지스터(P1,P2), 제1 및 제2 NMOS 트랜지스터(N1,N2)는 각각의 게이트 단이 입력단(Input)에 공통으로 연결되어, 공통의 입력 신호가 동시 입력된다.
제1 및 제2 PMOS 트랜지스터(P1,P2)는 전원단(VDD)과 출력단(output) 사이에 캐스케이드 연결되어 있다. 제3 PMOS 트랜지스터(P3)는 소스 단이 제1 및 제2 PMOS 트랜지스터(P1,P2) 간의 접점(캐스케이드 접속점)에 연결되고 게이트 단이 출력단(output)과 연결된다.
제1 및 제2 NMOS 트랜지스터(N1,N2)는 접지단(GND)과 출력단(Output) 사이에 캐스케이드 연결되어 있다. 제3 NMOS 트랜지스터(N3)는 소스 단이 제1 및 제2 NMOS 트랜지스터(N1,N2) 간의 접점(캐스케이드 접속점)에 연결되고 게이트 단이 출력단(Output)과 연결된다.
슈미트 트리거는 두 개의 기준 값 즉, 상위 트리거 전압(VSPH) 및 하위 트리거 전압(VSPL)에 의한 히스테리시스 특성을 가짐은 자명하다. 도 4에서 NMOS 트랜지스터들의 동작은 주로 상위 트리거 전압(VSPH)의 형성에 관여하며, PMOS 트랜지스터들의 동작은 주로 하위 트리거 전압(VSPL)의 형성에 관여한다.
본 발명의 실시예가 기존과 다른 점은 회로 제작 이후에도 상위 및 하위 트리거 전압(VSPH,VSPL)의 변경이 가능하다는 점이다.
이를 위해, 제3 PMOS 트랜지스터(P3)의 드레인 단에는 제1 전압 조절부(110)가 연결되고 제3 NMOS 트랜지스터(N3)의 드레인 단에는 제2 전압 조절부(120)가 연결된다.
제1 전압 조절부(110)는 제3 PMOS 트랜지스터(P3)의 드레인 단에 제1 전압(V1)을 공급하며, 제1 전압(V1)의 조절에 따라 하위 트리거 전압(VSPL)을 변경한다. 제2 전압 조절부(120)는 제3 NMOS 트랜지스터(N3)의 드레인 단에 제2 전압(V2)을 공급하며, 제2 전압(V2)의 조절에 따라 상위 트리거 전압(VSPH)을 변경한다.
도 2의 경우 P3의 드레인 단은 GND가 연결되고, N3의 드레인 단은 VDD가 연결된 구조를 가지며, 이 경우 드레인 단에 걸리는 전압이 고정되어, 트리거 전압의 조절이 불가능하다.
하지만, 본 발명의 제1 실시예는 제1 및 제2 전압 조절부(110,120)를 이용하여 P3와 N3의 드레인 단에 인가되는 전압의 크기를 각각 조절함으로써 VSPL와 VSPH를 각각 변경할 수 있다. 여기서 P3에 인가되는 전압(V1)은 접지 전압(GND)의 근방에 해당될 수 있고, N3에 인가되는 전압(V2)은 전원 전압(VDD)의 근방에 해당될 수 있다.
그 구체적인 원리의 설명에 앞서, 본 실시예는 아래의 사항을 전제로 한다. 도 4의 트랜지스터 연결 구조는 기존의 도 2와 같은 슈미트 트리거 구성에 기반한 것으로 기본적인 동작 원리는 동일하다. 따라서, 도 4에 도시된 슈미트 트리거의 출력 파형은 도 3의 (a)와 같은 형태를 가진다.
도 3의 (a)는 입력 신호의 전압이 VSPH 이상으로 높아질 때 N1, N2는 on, N3는 off 상태가 되어 출력 신호로 0을 출력하고, 입력 신호의 전압이 VSPL 이하로 낮아질 때 P1, P2는 on, P3가 off 상태가 되어 1을 출력하는 것을 나타낸다.
다만, 도 4의 슈미트 트리거의 출력이 도 3의 (b) 형태와 같이 되려면 파형의 반전이 필요하기 때문에 실질적으로는 도 4의 슈미트 트리거 회로의 후단에 인버터(미도시) 한 단이 더 부가될 것이다.
이하의 모든 설명에서는 발명의 이해를 돕기 위하여 슈미트 트리거 말단에 인버터가 부가되었을 때의 출력 파형(도 3의 (b))을 토대로 설명한다. 즉, 슈미트 트리거의 출력 신호는 입력 전압이 점차 상승하여 상위 트리거 전압(VSPH) 이상으로 올라갈 때 0에서 1로 전환되고, 입력 전압이 하위 트리거 전압(VSPl) 이하로 떨어질 때 1에서 0으로 전환된다. 이하에서는 상술한 내용을 전제로 하여 본 발명의 실시예를 더욱 상세히 설명한다.
도 5는 도 4에 도시된 제1 전압 조절부를 이용한 VSPL의 조절 동작을 설명하기 위한 도면이다. 이러한 도 5는 설명의 편의를 위해 슈미트 트리거의 입력 신호(input) 파형과 출력 신호(output) 파형을 겹쳐 도시한 것이다. 가로 축은 시간이고 세로 축은 입력 신호(input)의 크기인 것으로 가정한다.
도 5는 구형파가 1에서 0으로 폴링(falling)하는 하강 시점을 설명의 편의상 세 가지의 경우로 겹쳐 도시하고 있다. 제1 전압 조절부(110)는 출력 신호를 1에서 0으로 전환시키는 하위 트리거 전압(VSPL)의 높낮이(크기)를 조절하기 위한 것으로, 구형파 출력 신호의 하강 시점에 관여하는 요소임을 알 수 있다.
도 5에서 VSPL이 A 지점에서 B 지점으로 높아지면 출력 신호의 폭(듀티)이 좁아지고, 반대로 VSPL이 A 지점에서 C 지점으로 낮아지면 출력 신호의 폭(듀티)이 넓어지는 것을 알 수 있다.
제1 전압 조절부(110)를 이용한 VSPl의 조절 동작과 그에 따른 출력 신호 폭의 제어 원리는 다음과 같다.
만일, 제1 전압 조절부(110)가 제1 전압(V1)을 감소시킬 경우 제3 PMOS 트랜지스터(P3)의 턴 오프 동작이 느려지게 되면서 VSPL 크기를 하강시키며, 결과적으로 출력 신호의 폭(듀티)은 넓어지게 된다. P3의 드레인에 걸리는 전압(V1)의 크기가 낮아지면, 그만큼 P3의 소스와 드레인 사이의 전압이 높아져 P3가 느리게 턴 오프된다. P3가 느리게 턴오프 된다는 것은 출력 신호가 1에서 0으로 하강되는 시점이 늦어지는 것으로, 이는 곧 VSPL의 크기가 낮아져 출력 신호 폭이 넓어진 것(예를 들어, 도 5에서 VSPL이 A->C로 낮아진 경우)을 의미한다.
그 반대로, 제1 전압 조절부(110)가 제1 전압(V1)을 증가시킬 경우, 제3 PMOS 트랜지스터(P3)의 턴 오프 동작이 빨라지게 되면서 VSPL 크기를 상승시키며, 결과적으로 출력 신호의 폭(듀티)은 작아지게 된다. P3가 빠르게 턴오프 된다는 것은 출력 신호가 1에서 0으로 하강되는 시점이 빨라지는 것으로, 이는 곧 VSPL의 크기가 높아져 출력 신호 폭이 좁아진 것(예를 들어, 도 5에서 VSPL이 A->B로 높아진 경우)을 의미한다.
도 6은 도 4에 도시된 제2 전압 조절부를 이용한 VSPH의 조절 동작을 설명하기 위한 도면이다. 도 6은 설명의 편의를 위해 구형파 출력 신호가 0에서 1로 라이징(rising)하는 상승 시점을 세 가지의 경우로 겹쳐 도시하고 있다.
제2 전압 조절부(120)는 구형파 출력 신호를 0에서 1로 상승 전환시키는 상위 트리거 전압(VSPH)의 높낮이(크기)를 조절하기 위한 것으로, 구형파 출력 신호의 상승 시점에 관여하는 요소임을 알 수 있다.
도 6에서 VSPH가 A 지점에서 C 지점으로 높아지면 출력 신호의 폭(듀티)이 좁아지고, 반대로 VSPH이 A 지점에서 B 지점으로 낮아지면 출력 신호의 폭(듀티)이 넓어지는 것을 알 수 있다.
제2 전압 조절부(120)를 이용한 VSPH의 조절 동작과 그에 따른 출력 신호 폭의 제어 원리는 다음과 같다.
만일, 제2 전압 조절부(120)가 제2 전압(V2)을 감소시킬 경우 제3 NMOS 트랜지스터(N3)의 턴 오프 동작이 빨라지게 되면서 VSPH 크기를 하강시키며, 결과적으로 출력 신호의 폭(듀티)은 넓어지게 된다. N3의 드레인에 걸리는 전압(V2)의 크기가 낮아지면, 그만큼 N3의 소스와 드레인 사이의 전압이 낮아져 N3가 빠르게 턴 오프된다. N3가 빠르게 턴오프 된다는 것은 출력 신호가 0에서 1로 상승되는 시점이 빨라지는 것으로 이는 곧 VSPH의 크기가 낮아져 출력 신호 폭이 증가한 것(예를 들어, 도 6에서 VSPH가 A->B로 낮아진 경우)을 의미한다.
반대로, 제2 전압 조절부(120)가 제2 전압(V2)을 증가시킬 경우, 제3 NMOS 트랜지스터(N3)의 턴 오프 동작이 느려지게 되면서 VSPH 크기를 상승시키며, 결과적으로 출력 신호의 폭(듀티)은 좁아지게 된다. N3가 느리게 턴 오프된다는 것은 출력 신호가 0에서 1로 상승되는 시점이 늦어지는 것으로 곧 VSPH의 크기가 높아져 출력 신호 폭이 감소한 것(예를 들어, 도 6에서 VSPH가 A->C로 높아진 경우)을 의미한다.
이상과 같은 도 5 및 도 6의 원리를 이용하면, 입력 신호의 듀티에 비해 출력 신호의 듀티가 크거나 작은 경우에 제1 전압과 제2 전압 중 적어도 하나를 조절하여 듀티를 작거나 크게 조절하는 것이 가능해진다. 이를 통해 출력 신호의 듀티를 입력 신호의 듀티에 맞출 수 있게 된다.
이를 위해 본 발명의 실시예는 제어부(미도시)를 포함한다. 제어부는 출력단(output)에 출력된 출력 신호와 입력단(input)에 입력된 입력 신호 간의 듀티를 비교하고, 비교 결과를 기초로 상기 출력 신호의 듀티를 증가 또는 감소시키기 위한 제어 신호를 제1 전압 조절부(110) 또는 제2 전압 조절부(120)로 전송할 수 있다. 이때 제1 전압 조절부(110) 또는 제2 전압 조절부(120) 중 선택된 하나로만 전송할 수도 있고 모두에게 전송할 수도 있다.
만일, 출력 신호의 듀티가 입력 신호의 듀티보다 큰 경우, 제어부는 출력 신호의 듀티가 낮아지도록 제1 전압(V1) 또는 제2 전압(V2)을 증가시키는 제어 신호를 제1 전압 조절부(110) 또는 제2 전압 조절부(120)로 전송한다. 즉, 도 5의 C 지점과 같이, 제1 전압(V1)을 낮추어 구형파의 하강 시점을 늦추는 방법으로 듀티를 증가시킬 수도 있고, 도 6의 B 지점과 같이 제2 전압(V2)을 낮추어 구형파의 상승 시점을 당기는 방법으로 듀티를 증가시킬 수도 있고, 두 개의 전압을 동시에 낮추어 양쪽으로 듀티를 증가시킬 수도 있다.
반대로, 출력 신호의 듀티가 입력 신호의 듀티보다 작은 경우, 제어부는 출력 신호의 듀티가 증가하도록 제1 전압(V1) 또는 제2 전압(V2)을 감소시키는 제어 신호를 제1 전압 조절부(110) 또는 제2 전압 조절부(120)로 전송한다. 즉, 이 경우 도 5의 B 지점과 같이, 제1 전압(V1)을 높여 구형파의 하강 시점을 당기는 방법으로 듀티를 감소시킬 수도 있고, 도 6의 C 지점과 같이 제2 전압(V2)을 높여 구형파의 상승 시점을 늦추는 방법으로 듀티를 감소시킬 수도 있고, 두 개의 전압을 동시에 높여 양쪽의 듀티를 감소시킬 수도 있다.
이상과 같은 본 발명의 실시예는 종래 기술과는 다르게 슈미트 트리거에 전원 조절 장치를 추가하여 집적회로가 설계된 이후에도 슈미트 트리거의 VSPL과 VSPH의 값을 조절할 수 있게 설계하여 조건에 따라 출력 파형을 조절하여 원하는 출력 파형을 맞출 수 있다는 큰 장점이 있다.
도 7 내지 도 9는 도 4에 도시된 전압 조절부의 구현 예를 나타낸 도면이다. 도 7은 도 4의 전압 조절부(110,120)를 가장 간단히 구현할 수 있는 형태로서, P3와 N3의 드레인에 직접 전원 전압 값을 인가해주어 VSPL과 VSPH를 조절할 수 있게 한다.
도 8은 P3와 N3의 각 드레인에 대해 공급 전압(VDD)과 접지(GND) 사이에 가변저항을 달아서 전압을 조절하는 형태를 나타낸 회로도이다. R1과 R2를 조절하여 P3의 드레인에 인가되는 전압(V1)의 양을 조절하여 VSPL을 조정할 수 있고, R3와 R4를 조절하여 N3의 드레인에 인가되는 전압(V2)의 양을 조절하여 VSPH를 조정할 수 있다.
도 9는 전압 조절부를 전압 조정기(Voltage Regulator)를 이용하여 구현한 것이다. 상용 주파 전압을 임의 값으로 조정하기 위한 전압 조정기를 추가하여 VSPL과 VSPH를 조절할 수 있게 한다.
도 10은 본 발명의 제2 실시예에 따른 슈미트 트리거를 나타낸 도면이고, 도 11은 도 10의 변형 예를 나타낸 도면이다. 도 10과 도 11에 도시된 슈미트 트리거(200,200a)의 기본 회로 구성은 도 4에 나타난 슈미트 트리거(100)의 구성과 거의 동일하므로 이하에서는 차이점 위주로 설명한다.
앞서 제1 실시예의 경우 P3와 N3의 각 드레인 단에 개별적으로 전원 공급부가 연결된 반면, 도 10 및 도 11에 도시된 제2 실시예의 경우 P3의 드레인은 접지단(GND)에 연결되고, N3의 드레인은 전원단(VDD)에 연결된다. 물론 이는 제3 실시예에서도 적용된다.
우선, 도 10의 경우, N1, P1, P2의 게이트 단이 입력단(input)에 연결되어 공통의 입력 신호가 인가되며, N2의 게이트 단은 입력단에 연결되지 않고 전압 조절부(210)에 연결된다. 전압 조절부(210)는 N2에 바이어스 전압을 공급하며 바이어스 전압의 조절에 따라 상위 트리거 전압(VSPH)을 변경한다.
전압 조절부는(210)가 바이어스 전압을 감소시키면, N2의 턴 온 동작이 느려지게 되어, 상위 트리거 전압(VSPH)을 상승시키고 듀티를 감소시킨다. 이는 도 6의 C 지점의 경우에 대응한다. 또한, 반대로, 전압 조절부(210)가 바이어스 전압을 증가시키면, N2의 턴 온 동작이 빨라지게 되어 상위 트리거 전압(VSPH)을 하강시키고 듀티를 증가시킨다. 이는 도 6의 B 지점의 경우에 대응한다.
도 11의 경우, N2, P1, P2의 게이트 단이 입력단에 연결되어 공통의 입력 신호가 인가되며, N1의 게이트 단은 입력단에 연결되지 않고 전압 조절부(210a)에 연결된다. 전압 조절부(210a)는 N1에 바이어스 전압을 공급하며 바이어스 전압의 조절에 따라 상위 트리거 전압(VSPH)을 변경한다.
도 11의 경우 역시, 바이어스 전압의 감소 시에 N1의 턴 온 동작이 느려지게 되어, 상위 트리거 전압(VSPH)의 크기를 높이고 듀티를 감소시키며, 바이어스 전압의 증가 시에 N1의 턴 온 동작이 빨라지게 되어, 상위 트리거 전압(VSPH)의 크기를 낮추고 듀티를 증가시킨다.
이와 같은 본 발명의 제2 실시예 또한 제어부(미도시)를 포함한다. 제어부는 출력단(output)에 출력된 출력 신호와 입력단(inout)에 입력된 입력 신호 간의 듀티를 비교하고, 비교 결과를 기초로 출력 신호의 듀티를 증가 또는 감소시키기 위한 제어 신호를 전압 조절부로 전송한다.
도 10의 경우를 예를 들면, 출력 신호의 듀티가 입력 신호의 듀티보다 크면, 제어부는 출력 신호의 듀티가 낮아지도록, 바이어스 전압을 감소시키는 제어 신호를 전압 조절부(210)로 전송하고, 그 반대의 경우는 바이어스 전압을 증가시키는 제어 신호를 전압 조절부(210)로 전송한다.
도 12는 본 발명의 제3 실시예에 따른 슈미트 트리거를 나타낸 도면이고, 도 13은 도 12의 변형 예를 나타낸 도면이다.
우선, 도 12의 경우, P1, N1, N2의 게이트 단이 입력단에 연결되어 공통의 입력 신호가 인가되며, P2의 게이트 단은 입력단에 연결되지 않고 전압 조절부(310)에 연결된다. 전압 조절부(310)는 P2에 바이어스 전압을 공급하며 바이어스 전압의 조절에 따라 하위 트리거 전압(VSPL)을 변경한다.
전압 조절부는(310)가 바이어스 전압을 감소시키면, P2의 턴 온 동작이 빨라지게 되어, 하위 트리거 전압(VSPL)을 상승시키고 듀티를 감소시킨다. 이는 도 5의 B 지점의 경우에 대응한다. 또한, 반대로, 전압 조절부(310)가 바이어스 전압을 증가시키면, P2의 턴 온 동작이 느려지게 되어 하위 트리거 전압(VSPL)을 하강시키고 듀티를 증가시킨다. 이는 도 5의 C 지점의 경우에 대응한다.
도 13의 경우, P2, N1, N2의 게이트 단이 입력단에 연결되어 공통의 입력 신호가 인가되며, P1의 게이트 단은 입력단에 연결되지 않고 전압 조절부(310a)에 연결된다. 전압 조절부(310a)는 P1에 바이어스 전압을 공급하며 바이어스 전압의 조절에 따라 하위 트리거 전압(VSPL)을 변경한다.
도 13의 경우 역시, 바이어스 전압의 감소 시에 P1의 턴 온 동작이 빨라지게 되어, 하위 트리거 전압(VSPL)을 상승시키고 듀티를 감소시키며, 바이어스 전압의 증가 시에 P1의 턴 온 동작이 느려지게 되어 하위 트리거 전압(VSPL)을 하강시키고 듀티를 증가시킨다.
이와 같은 본 발명의 제3 실시예 또한 제어부(미도시)를 포함한다. 도 12의 경우를 예를 들면, 제어부는 출력 신호의 듀티가 입력 신호의 듀티보다 크면, 출력 신호의 듀티가 낮아지도록, 바이어스 전압을 감소시키는 제어 신호를 전압 조절부(310)로 전송하고, 그 반대의 경우는 바이어스 전압을 증가시키는 제어 신호를 전압 조절부(310)로 전송한다.
이상과 같은 본 발명에 따른 출력 신호 폭 조절을 위한 슈미트 트리거에 따르면, 집적회로의 제작 후에도 상위 및 하위 트리거 전압의 변경을 통하여 출력 신호의 폭을 조절할 수 있어 집적회로의 특성상 발생할 수 있는 기생 캐패시턴스 및 인덕턴스의 영향으로 발생하는 오차를 해결할 수 있으며 출력 신호를 완벽하게 복구할 수 있는 이점이 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100,200,300: 슈미트 트리거 110: 제1 전압 조절부
120: 제2 전압 조절부 210,310: 전압 조절부

Claims (10)

  1. 삭제
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  4. 삭제
  5. 출력 신호 폭 조절을 위한 슈미트 트리거에 있어서,
    전원단과 출력단 사이에 캐스케이드 연결된 제1 및 제2 PMOS 트랜지스터;
    소스 단이 상기 제1 및 제2 PMOS 트랜지스터 간의 접점에 연결되고 드레인 단이 접지단에 연결되며 게이트 단이 상기 출력단과 연결된 제3 PMOS 트랜지스터;
    상기 접지단과 상기 출력단 사이에 캐스케이드 연결된 제1 및 제2 NMOS 트랜지스터;
    소스 단이 상기 제1 및 제2 NMOS 트랜지스터 간의 접점에 연결되고 드레인 단이 상기 전원단에 연결되며 게이트 단이 상기 출력단과 연결된 제3 NMOS 트랜지스터; 및
    상기 제1 및 제2 PMOS 트랜지스터 중 선택된 하나의 PMOS 트랜지스터의 게이트에 바이어스 전압을 공급하며 상기 바이어스 전압의 조절에 따라 슈미트 트리거의 하위 및 상위 트리거 전압 중 하위 트리거 전압을 변경하는 전압 조절부를 포함하며,
    상기 제1 및 제2 NMOS 트랜지스터와, 나머지 하나의 PMOS 트랜지스터에 대한 각각의 게이트 단에 공통의 입력 신호가 입력되며,
    상기 전압 조절부는,
    상기 바이어스 전압을 감소시키면 상기 선택된 트랜지스터의 턴 온 동작이 빨라지게 되어 상기 하위 트리거 전압을 상승시키고, 상기 바이어스 전압을 증가시키면 상기 선택된 트랜지스터의 턴 온 동작이 느려지게 되어 상기 하위 트리거 전압을 하강시키며,
    상기 슈미트 트리거는,
    상기 출력단에 출력된 출력 신호와 상기 입력 신호 간의 듀티를 비교하고, 상기 비교 결과를 기초로 상기 출력 신호의 듀티를 증가 또는 감소시키기 위한 제어 신호를 상기 전압 조절부로 전송하는 제어부를 더 포함하며,
    상기 제어부는,
    상기 출력 신호의 듀티가 상기 입력 신호의 듀티보다 크면, 상기 출력 신호의 듀티가 낮아지도록 상기 바이어스 전압을 감소시키는 제어 신호를 상기 전압 조절부로 전송하고, 상기 출력 신호의 듀티가 상기 입력 신호의 듀티보다 작으면, 상기 출력 신호의 듀티가 높아지도록 상기 바이어스 전압을 증가시키는 제어 신호를 상기 전압 조절부로 전송하는 출력 신호 폭 조절을 위한 슈미트 트리거.
  6. 삭제
  7. 출력 신호 폭 조절을 위한 슈미트 트리거에 있어서,
    전원단과 출력단 사이에 캐스케이드 연결된 제1 및 제2 PMOS 트랜지스터;
    소스 단이 상기 제1 및 제2 PMOS 트랜지스터 간의 접점에 연결되고 드레인 단이 접지단에 연결되며 게이트 단이 상기 출력단과 연결된 제3 PMOS 트랜지스터;
    상기 접지단과 상기 출력단 사이에 캐스케이드 연결된 제1 및 제2 NMOS 트랜지스터;
    소스 단이 상기 제1 및 제2 NMOS 트랜지스터 간의 접점에 연결되고 드레인 단이 상기 전원단에 연결되며 게이트 단이 상기 출력단과 연결된 제3 NMOS 트랜지스터; 및
    상기 제1 및 제2 NMOS 트랜지스터 중 선택된 하나의 NMOS 트랜지스터의 게이트에 바이어스 전압을 공급하며 상기 바이어스 전압의 조절에 따라 슈미트 트리거의 하위 및 상위 트리거 전압 중 상위 트리거 전압을 변경하는 전압 조절부를 포함하며,
    상기 제1 및 제2 PMOS 트랜지스터와, 나머지 하나의 NMOS 트랜지스터에 대한 각각의 게이트 단에 공통의 입력 신호가 입력되며,
    상기 전압 조절부는,
    상기 바이어스 전압을 감소시키면 상기 선택된 트랜지스터의 턴 온 동작이 느려지게 되어 상기 상위 트리거 전압을 상승시키고, 상기 바이어스 전압을 증가시키면 상기 선택된 트랜지스터의 턴 온 동작이 빨라지게 되어 상기 상위 트리거 전압을 하강시키며,
    상기 슈미트 트리거는,
    상기 출력단에 출력된 출력 신호와 상기 입력 신호 간의 듀티를 비교하고, 상기 비교 결과를 기초로 상기 출력 신호의 듀티를 증가 또는 감소시키기 위한 제어 신호를 상기 전압 조절부로 전송하는 제어부를 더 포함하며,
    상기 제어부는,
    상기 출력 신호의 듀티가 상기 입력 신호의 듀티보다 크면, 상기 출력 신호의 듀티가 낮아지도록 상기 바이어스 전압을 감소시키는 제어 신호를 상기 전압 조절부로 전송하고, 상기 출력 신호의 듀티가 상기 입력 신호의 듀티보다 작으면, 상기 출력 신호의 듀티가 높아지도록 상기 바이어스 전압을 증가시키는 제어 신호를 상기 전압 조절부로 전송하는 출력 신호 폭 조절을 위한 슈미트 트리거.
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