KR20110090875A - 레벨 시프트 회로 - Google Patents

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KR20110090875A
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Abstract

소비 전류를 저감할 수 있고, 신호 전달에 필요한 전원전압을 저감할 수 있고, 전원전압이 요동해도 정확하게 신호를 전달할 수 있는 레벨 시프트 회로를 얻는다. 본 발명의 레벨 시프트 회로는, 인버터 회로 INV2, 레벨 시프트 소자 MOS1, 제1 저항 R1 및 커런트 미러 회로 CM1을 구비한다. 인버터 회로 INV2는, 입력 신호를 반전해서 출력한다. 레벨 시프트 소자 MOS1은, 인버터 회로 INV2의 출력 신호를 게이트 신호로 삼아서 동작한다. 제1 저항 R1의 일단은, 인버터 회로의 출력에 접속되어 있다. 커런트 미러 회로 CM1은, 제1 저항 R1을 통해 인버터 회로 INV2의 출력으로부터 입력한 전류에 대응하는 전류를 레벨 시프트 소자 MOS1의 소스로부터 접지점에 흘려보낸다.

Description

레벨 시프트 회로{LEVEL-SHIFT CIRCUIT}
본 발명은 입력 신호의 레벨을 시프트하는 레벨 시프트 회로에 관한 것이다.
인버터 장치에 있어서, 하프 브릿지 회로, 풀 브릿지 회로, 삼상 브릿지 회로 등이 사용된다. 이들 회로는, 입력 신호의 레벨을 시프트하는 레벨 시프트 회로를 구비하고 있다(예를 들면 특허문헌 1 참조).
[특허문헌 1] 일본국 공개특허공보 특개 2003-179482호
특허문헌 1의 도 1에 기재된 레벨 시프트 회로에 있어서, MOS 트랜지스터 Q1, Q2의 소스측에 설치된 정전류원 CC1, CC2는 항상 동작 상태에 있다. 이 때문에, 입력 신호가 하이 또는 로우를 유지하고 있는 대기시에도, MOS 트랜지스터 Q1, Q2의 한쪽의 드레인 전류가 흐른다. 여기에서, 고속 동작시의 RC 시정수를 줄이기 위해서, 저항 R1, R2의 저항값을 10kΩ보다 작게 하기 때문에, 정전류원 CC1, CC2의 전류값는 1mA보다 크다. 따라서, 특허문헌 1의 회로에서는, 항상 1mA 이상의 회로전류를 소모하고 있다.
또한 레벨 시프트 회로에서는, 신호 전달에 필요한 전원전압을 저감하는 것이 요구되고 있다. 또한, 종래의 레벨 시프트 회로에서는, 전원전압이 요동해서 저하하면, 정확하게 신호를 전달할 수 없는 경우가 있었다.
본 발명은 상술한 바와 같은 과제를 해결하기 위한 것으로서, 그 목적은, 소비전류를 저감할 수 있고, 신호 전달에 필요한 전원전압을 저감할 수 있고, 전원전압이 요동해도 정확하게 신호를 전달할 수 있는 레벨 시프트 회로를 얻는 것이다.
본 발명은, 입력 신호를 반전해서 출력하는 인버터 회로와, 상기 인버터 회로의 출력 신호를 게이트 신호로 삼아서 동작하는 레벨 시프트 소자와, 일단이 상기 인버터 회로의 출력에 접속된 제1 저항과, 상기 제1 저항을 통해 상기 인버터 회로의 출력으로부터 입력한 전류에 대응하는 전류를 상기 레벨 시프트 소자의 소스로부터 접지점에 흘려보내는 커런트 미러 회로를 구비한 것을 특징으로 하는 레벨 시프트 회로다.
본 발명에 의해, 소비 전류를 저감할 수 있고, 신호 전달에 필요한 전원전압을 저감할 수 있고, 전원전압이 요동해도 정확하게 신호를 전달할 수 있다.
도 1은 본 발명의 실시예에 관련되는 하프 브릿지 회로를 도시한 도면이다.
도 2는 도 1의 회로의 동작을 나타내는 타이밍 차트다.
도 3은 본 발명의 실시예 1에 관련되는 레벨 시프트 회로를 도시한 도면이다.
도 4는 참고예에 관련되는 레벨 시프트 회로를 도시한 도면이다.
도 5는 실시예 1의 회로의 동작을 나타내는 타이밍 차트다.
도 6은 참고예의 회로의 동작을 나타내는 타이밍 차트다.
도 7은 실시예 1 및 참고예의 회로의 전원전압 의존성을 도시한 도면이다.
도 8은 본 발명의 실시예 2에 관련되는 레벨 시프트 회로를 도시한 도면이다.
도 9는 도 8의 회로의 동작을 나타내는 타이밍 차트다.
도 10은 본 발명의 실시예 3에 관련되는 레벨 시프트 회로를 도시한 도면이다.
도 11은 본 발명의 실시예 4에 관련되는 레벨 시프트 회로를 도시한 도면이다.
도 12는 본 발명의 실시예 5에 관련되는 레벨 시프트 회로를 도시한 도면이다.
도 13은 본 발명의 실시예 6에 관련되는 레벨 시프트 회로를 도시한 도면이다.
도 14는 본 발명의 실시예 7에 관련되는 레벨 시프트 회로를 도시한 도면이다.
도 15는 본 발명의 실시예 8에 관련되는 레벨 시프트 회로를 도시한 도면이다.
도 16은 본 발명의 실시예 9에 관련되는 레벨 시프트 회로를 도시한 도면이다.
도 17은 본 발명의 실시예 10에 관련되는 레벨 시프트 회로를 도시한 도면이다.
실시예 1.
[하프 브릿지 회로]
도 1은, 본 발명의 실시예에 관련되는 하프 브릿지 회로를 도시한 도면이다. 마이크로컴퓨터나 CPU 등의 제어회로(10)로부터의 지시에 따라, 하이측 드라이버(12)과 로우측 드라이버(14)는, 각각 IGBT(16, 18)를 ON/OFF 한다. IGBT(16)의 콜렉터는 전원(20)에 접속되어 있고, 이미터는 모터나 램프 등의 부하(22)에 접속되어 있다. IGBT(18)의 콜렉터는 부하(22)에 접속되어 있고, 이미터는 접지되어 있다.
하이측 드라이버(12)에 대해서 더 상세하게 설명한다. 제어회로(10)로부터 입력 단자 INH를 통해 입력된 입력 신호는, 저항(24)과 슈미트 회로(26)를 통해 원 샷 펄스 회로(28)에 입력된다. 다이오드(30)의 애노드는 접지되어 있고, 캐소드는 입력 단자 INH에 접속되어 있다. 저항(32)은 입력 단자 INH와 접지점의 사이에 접속되어 있다. 다이오드(34)의 애노드는 슈미트 회로(26)의 입력에 접속되어 있고, 캐소드는 전원에 접속되어 있다.
원 샷 펄스 회로(28)는, 입력 신호의 상승시에 원 샷 ON펄스를 출력하고, 입력 신호의 하강시에 원 샷 OFF펄스를 출력한다. 레벨 시프트 회로(36, 38)는, 각각 원 샷 ON펄스와 원 샷 OFF펄스의 레벨을 시프트한다. 이 레벨 시프트 회로(36, 38)의 구성에 관해서는 뒤에 상세히 설명한다. 레벨 시프트 회로(36, 38)의 출력과 전원 VB의 사이에 각각 저항(40, 42)이 접속되어 있는 다이오드(44, 46)의 애노드는 전원 VS에 접속되어 있고, 다이오드(44, 46)의 캐소드는 각각 레벨 시프트 회로(36, 38)의 출력에 접속되어 있다.
레벨 시프트 회로(36, 38)의 출력 신호는, 각각 인버터(48, 50)를 통해 RS형 플립플롭회로(52)의 세트 단자 S와 리셋 단자 R에 입력된다. RS형 플립플롭회로(52)의 출력 신호는, 인버터(54, 56)를 통해, 각각 PMOS 트랜지스터(58)의 게이트와 NMOS 트랜지스터(60)의 게이트에 입력된다. PMOS 트랜지스터(58)의 소스는 전원 VB에 접속되어 있고, NMOS 트랜지스터(60)의 소스는 전원 VS에 접속되어 있고, PMOS 트랜지스터(58)의 드레인 및 NMOS 트랜지스터(60)의 드레인은 출력 단자 OUTH를 통해 IGBT(16)의 게이트에 접속되어 있다.
도 2는 도 1의 회로의 동작을 나타내는 타이밍 차트다. 원 샷 펄스 회로(28)는, 입력 단자 INH로부터 입력된 입력 신호의 상승시에 원 샷 ON펄스를 출력하고, 입력 신호의 하강시에 원 샷 OFF펄스를 출력한다. 그 결과, 출력 단자 OUTH로부터 출력되는 출력 신호는, 입력 신호 IN의 하이/로우 변화에 따라, ON/OFF가 전환된다.
[레벨 시프트 회로]
도 3은, 본 발명의 실시예 1에 관련되는 레벨 시프트 회로를 도시한 도면이다. 이 레벨 시프트 회로는, 도 1의 하프 브릿지 회로에 있어서의 레벨 시프트 회로(36, 38)에 대응한다.
인버터 회로 INV1은 입력 단자 IN으로부터 입력한 입력 신호를 반전하고, 그것을 인버터 회로 INV2가 반전해서 출력한다. NMOS 트랜지스터인 레벨 시프트 소자 MOS1은, 인버터 회로 INV2의 출력 신호를 게이트 신호로 삼아서 동작한다. 제1 저항 R1의 일단이 인버터 회로 INV2의 출력에 접속되어 있다. 커런트 미러 회로 CM1은, 제1 저항 R1을 통해 인버터 회로 INV2의 출력으로부터 입력한 전류 IC에 대응하는 전류 ID를 레벨 시프트 소자 MOS1의 소스로부터 접지점에 흘려보낸다.
레벨 시프트 소자 MOS1의 드레인은, 저항 R2를 통해 전원 VB에 접속되어 있고, 인버터 회로 INV3, INV4, INV5를 통해 출력 단자 OUT에 접속되어 있다. 다이오드 D1의 애노드는 전원 VS에 접속되어 있고, 캐소드는 레벨 시프트 소자 MOS1의 드레인에 접속되어 있다. 레벨 시프트 소자 MOS1의 임계값전압은 VTH1이며, 인버터 INV3의 임계값전압은 VTH2다.
인버터 회로 INV2는, PMOS 트랜지스터 MOS2와 NMOS 트랜지스터 MOS3을 가진다. PMOS 트랜지스터 MOS2는, 게이트로부터 입력 신호를 입력하고, 소스가 전원 VCC에 접속되어 있고, 드레인이 레벨 시프트 소자 MOS1의 게이트에 접속되어 있다. NMOS 트랜지스터 MOS3은, 게이트로부터 입력 신호를 입력하고, 소스가 접지되어 있고, 드레인이 레벨 시프트 소자 MOS1의 게이트에 접속되어 있다.
커런트 미러 회로 CM1은, 제1 바이폴라 트랜지스터 Tr1과 제2 바이폴라 트랜지스터 Tr2를 가진다. 제1 바이폴라 트랜지스터 Tr1은, 베이스 및 콜렉터가 제1 저항 R1의 타단에 접속되어 있고, 이미터가 접지되어 있다. 제2 바이폴라 트랜지스터 Tr2는, 베이스가 제1 바이폴라 트랜지스터 Tr1의 베이스에 접속되어 있고, 콜렉터가 레벨 시프트 소자 MOS1의 소스에 접속되어 있고, 이미터가 접지되어 있다. 다시 말해, 실시예 1의 커런트 미러 회로 CM1은, 위들라(Widlar)형 커런트 미러다.
[효과 1]
실시예 1에 관련되는 레벨 시프트 회로의 효과에 대해서, 참고예와 비교하면서 설명한다. 도 4는, 참고예에 관련되는 레벨 시프트 회로를 도시한 도면이다. 도 3의 회로와는 달리, 제1 저항 R1 대신에, PMOS 트랜지스터 MOS2의 드레인과 레벨 시프트 소자 MOS1의 게이트의 사이에 저항 R1'이 접속되어 있다. 또한 제1 바이폴라 트랜지스터 Tr1은, 콜렉터가 저항 R1'의 타단에 접속되어 있고, 이미터가 접지되어 있다. 제2 바이폴라 트랜지스터 Tr2는, 베이스 및 콜렉터가 제1 바이폴라 트랜지스터 Tr1의 베이스와 레벨 시프트 소자 MOS1의 소스에 접속되어 있고, 이미터가 접지되어 있다. 다시 말해, 참고예의 커런트 미러 회로 CM2는, 윌슨 커런트 미러회로다.
도 5는, 실시예 1의 회로의 동작을 나타내는 타이밍 차트이며, 도 6은, 참고예의 회로의 동작을 나타내는 타이밍 차트다. 또한 도 7은, 실시예 1 및 참고예의 회로의 전원전압 의존성을 도시한 도면이다. 예를 들면 VTH1>1V, VBE=0.7V, VDS<1V다. 이 때, 전류 ID가 커질수록 임계값전압 VTH1이 상승한다.
커런트 미러 회로 CM1, CM2가 동작하기 위해서는, 실시예 1에서는 조건 VCC>VBE+VDS를 충족시킬 필요가 있고, 참고예에서는 조건 VCC>VTH1+VBE+VDS를 충족시킬 필요가 있다. 따라서, 실시예 1은, 참고예에 비교하여, 신호를 전달하기 위해서 필요한 전원전압 VCC(허용 전압)를 저감할 수 있다.
[효과 2]
참고예에서는, ID=(VCC-(VTH1+VBE+VDS))/R1'이 된다. 한편, 실시예 1에서는, ID=(VCC-(VBE+VDS))/R1이 된다. 다시 말해, 실시예 1에서는 전류 ID는 임계값전압 VTH1에 의존하지 않는다. 따라서, 같은 크기의 전류 ID를 얻을 경우에, 실시예 1의 저항 R1의 저항값을 참고예의 저항 R1'의 저항값보다 크게 할 수 있다. 이 때문에, 실시예 1은, 전원전압 VCC의 요동(전원전압 저하)에 대하여, 전류 ID의 요동을 작게 할 수 있다.
참고예에서는, 전원전압 VCC의 요동에 대한 전류 ID의 변동이 크기 때문에, 조건 ID＊R2>VBS-VTH2를 충족시키지 않게 되어, 레벨 시프트 회로가 정상동작하지 않고, 신호를 전달할 수 없는 경우가 있다. 이에 반해 실시예 1은, 전원전압 VCC의 요동에 대한 전류 ID의 변동이 작기 때문에, 전원전압이 변동해도 정확하게 신호를 전달할 수 있다.
표 1은, 전원전압 VCC가 변동했을 경우의 IC, ID의 편차 △IC, △ID를 계산한 결과다. 여기에서, 커런트 미러 회로 CM1, CM2의 바이폴라 트랜지스터 Tr1, Tr2의 전류배증계수는 충분히 크게 했다. 또한 바이폴라 트랜지스터 Tr1, Tr2의 베이스 전류의 영향을 무시할 수 있을 정도로 작게, ID=IC×2로 했다. 또한 표준시(VCC=15V)에 있어서의 양자의 전류 IC, ID가 동일한 것으로 했다. 이 계산 결과로부터, 편차 △IC, △ID는, 실시예 1 쪽이 참고예보다 작아지는 것이 확인되었다.
[표 1]
Figure pat00001
[효과 3]
실시예 1의 레벨 시프트 회로에서는, 입력 신호에 맞추어, 레벨 시프트 소자 MOS1과 커런트 미러 회로 CM1을 동시에 ON/OFF 시켜고 있다. 따라서, 입력 신호가 로우인 경우에는, 레벨 시프트 소자 MOS1과 커런트 미러 회로 CM1이 OFF상태가 되고, VCC-GND 사이 및 VB-GND 사이의 회로 전류는 거의 소비되지 않는다. 따라서, 실시예 1은, 소비 전류를 저감할 수 있다. 커런트 미러비에 따라 효과는 약간 다르지만, ID=IC×2인 경우, 실시예 1에서는, 참고예와 비교해서 VCC-GND 사이의 회로 전류를 3mA 정도, VB-GND 사이의 회로 전류를 6mA 정도 저감할 수 있다.
이 때, VCC-GND 사이의 회로 전류를 줄이기 위해서, 트랜지스터 Tr1의 콜렉터 전류에 대한 트랜지스터 Tr2의 콜렉터 전류의 비(커런트 미러비)를 크게 하는(예를 들면 10으로 한다) 것도 생각해 볼 수 있다. 그러나 이 경우, 회로 면적의 증대나, 베이스 전류의 영향으로 커런트 미러 전류값의 설정에 차질이 생기는 등의 문제가 있다. 실시예 1에서는, 이러한 문제는 생기지 않는다.
실시예 2.
도 8은, 본 발명의 실시예 2에 관련되는 레벨 시프트 회로를 도시한 도면이다. PMOS 트랜지스터 MOS2의 드레인과 레벨 시프트 소자 MOS1의 게이트의 사이에 제2 저항 R3이 접속되어 있다. 제1 저항 R1의 일단은, PMOS 트랜지스터 MOS2의 드레인과 제2 저항 R3의 접속점에 접속되어 있다. 그 외의 구성은 실시예 1과 같다.
도 9는, 도 8의 회로의 동작을 나타내는 타이밍 차트다. 제2 저항 R3과 레벨 시프트 소자 MOS1의 기생 용량의 조합(RC 필터 효과)에 의해, 레벨 시프트 소자 MOS1을 소프트ON 시킨다. 다시 말해, ON동작시에는, 커런트 미러 회로 CM1을 레벨 시프트 소자 MOS1보다 먼저 상승시킨다. 이에 따라 전류 ID가 완만하게 상승하기 때문에, 고속 스위칭에 따른 트랜지스터 Tr2의 콜렉터·이미터 간의 서지 전류·전압의 발생을 방지할 수 있다. 한편, OFF동작시에는, 레벨 시프트 소자 MOS1을 커런트 미러 회로 CM1보다 먼저 하강시킨다.
실시예 3.
도 10은, 본 발명의 실시예 3에 관련되는 레벨 시프트 회로를 도시한 도면이다. 애노드가 접지되어 있고, 캐소드가 레벨 시프트 소자 MOS1의 소스에 접속된 제너 다이오드 D2가 설치된다. 그 외의 구성은 실시예 1과 같다.
고내압의 레벨 시프트 회로(VB>VCC)에 있어서, 레벨 시프트 소자 MOS1의 고속 스위칭, 전원 VB 또는 전원 VS의 전위 변동, 전원 VB가 전원 VCC보다 먼저 기동(起動)한 경우 등에, 트랜지스터 Tr2의 콜렉터·이미터 간에 소자 내압 규격을 초과하는 정도의 서지가 발생할 경우가 있다. 이에 대하여 트랜지스터 Tr2에 대하여 제너 다이오드 D2를 병렬로 접속함으로써, 콜렉터·이미터 간의 서지 전압을 흡수하여, 트랜지스터 Tr2의 콜렉터 전위(=레벨 시프트 소자 MOS1의 소스 전위)를 일정 전압 이하로 클램프 할 수 있다.
실시예 4.
도 11은, 본 발명의 실시예 4에 관련되는 레벨 시프트 회로를 도시한 도면이다. 애노드가 레벨 시프트 소자 MOS1의 소스에 접속되어 있고, 캐소드가 인버터 회로 INV2의 출력에 접속된 다이오드 D3이 설치된다. 그 외의 구성은 실시예 1과 같다.
트랜지스터 Tr2의 콜렉터·이미터 간에 발생한 서지는, 다이오드 D3을 통해 4개의 경로 I1∼I4에서 방전된다. 여기에서, 경로 I1, I2는, 커런트 미러 동작으로 방전하는 경로다. 경로 I3은, 서지 전압이 VCC보다 클 경우에, MOS2의 기생 다이오드(PN 순방향 동작)를 통해 방전하는 경로다. 경로 I4는, 입력 신호가 L인 경우에, MOS3을 턴온 시켜서 방전하는 경로다. 이에 따라 실시예 3과 동일한 효과를 얻을 수 있다.
실시예 5.
도 12는, 본 발명의 실시예 5에 관련되는 레벨 시프트 회로를 도시한 도면이다. 애노드가 레벨 시프트 소자 MOS1의 소스에 접속되어 있고, 캐소드가 전원 VCC에 접속된 다이오드 D4가 설치된다. 그 외의 구성은 실시예 1과 같다. 이렇게 다이오드 D4를 통해 제2 바이폴라 트랜지스터 Tr2의 콜렉터 전위를 전원 VCC에 직접적으로 클램프 함으로써, 실시예 3과 동일한 효과를 얻을 수 있다.
실시예 6.
도 13은, 본 발명의 실시예 6에 관련되는 레벨 시프트 회로를 도시한 도면이다. 베이스가 제1 바이폴라 트랜지스터 Tr1의 콜렉터에 접속되어 있고, 이미터가 제1, 2 바이폴라 트랜지스터 Tr1, Tr2의 베이스에 접속되어 있고, 콜렉터가 전원 Vcc에 접속된 제3 바이폴라 트랜지스터 Tr3이 설치된다. 제3의 바이폴라 트랜지스터 Tr3의 콜렉터와 접지점의 사이에 저항 R4가 접속되어 있다. 다시 말해, 실시예 6의 커런트 미러 회로 CM1은, 베이스 전류보상형 커런트 미러다. 그 외의 구성은 실시예 1과 같다.
참고예에서는, 전류 ID를 전류 IR1에 가깝게 하기 위해서는 hfe가 높은 바이폴라 트랜지스터 Tr1, Tr2를 사용할 필요가 있다. 한편, 실시예 6에서는, 바이폴라 트랜지스터 Tr1, Tr2의 베이스 전류는 주로 바이폴라 트랜지스터 Tr3이 공급하므로, 적은 편차로 IR1=ID로 설정할 수 있다. 다만, 바이폴라 트랜지스터 Tr1, Tr2가 같은 사양의 소자이며, 바이폴라 트랜지스터 Tr3의 베이스 전류가 전류 IR1에 주는 영향을 무시할 수 있을 정도로 작을 필요가 있다.
실시예 7.
도 14는, 본 발명의 실시예 7에 관련되는 레벨 시프트 회로를 도시한 도면이다. 커런트 미라 카노우 회로 CM1은, 제1 MOS 트랜지스터 MOS4와 제2 MOS 트랜지스터 MOS5를 가진다. 제1 MOS 트랜지스터 MOS4는, 게이트 및 드레인이 제1 저항 R1의 타단에 접속되어 있고, 소스가 접지되어 있다. 제2 MOS 트랜지스터 MOS5는, 게이트가 제1 MOS 트랜지스터 MOS4의 게이트에 접속되어 있고, 드레인이 레벨 시프트 소자 MOS1의 소스에 접속되어 있고, 소스가 접지되어 있다. 다시 말해, 실시예 7의 커런트 미러 회로 CM1은, MOS형 커런트 미러 회로다. 그 외의 구성은 실시예 1과 같다. MOS형 커런트 미러 회로에서는, 실시예 6에서 설명한 바이폴라 트랜지스터를 사용한 커런트 미러 회로의 문제점이 없기 때문에, 적은 편차로 IR1=ID로 설정할 수 있다.
실시예 8.
도 15는, 본 발명의 실시예 8에 관련되는 레벨 시프트 회로를 도시한 도면이다. 실시예 2와 마찬가지로 제2 저항 R3이 설치되고, 실시예 3과 마찬가지로 제너 다이오드 D2가 설치된다. 그 외의 구성은 실시예 7과 같다. 이에 따라 실시예 2, 3, 7과 동일한 효과를 얻을 수 있다.
실시예 9.
도 16은, 본 발명의 실시예 9에 관련되는 레벨 시프트 회로를 도시한 도면이다. 실시예 2와 마찬가지로 제2 저항 R3이 설치되고, 실시예 4와 마찬가지로 다이오드 D3이 설치된다. 그 외의 구성은 실시예 7과 같다. 이에 따라 실시예 2, 4, 7과 동일한 효과를 얻을 수 있다.
실시예 10.
도 17은, 본 발명의 실시예 10에 관련되는 레벨 시프트 회로를 도시한 도면이다. 실시예 2와 마찬가지로 제2 저항 R3이 설치되고, 실시예 5와 마찬가지로 다이오드 D4가 설치된다. 그 외의 구성은 실시예 7과 같다. 이에 따라 실시예 2, 5, 7과 동일한 효과를 얻을 수 있다.
CM1 : 커런트 미러 회로
D2 : 제너 다이오드
D3, D4 : 다이오드
INV2 : 인버터 회로
MOS1 : 레벨 시프트 소자
MOS2 : PMOS 트랜지스터
MOS3 : NMOS 트랜지스터
MOS4 : 제1 MOS 트랜지스터
MOS5 : 제2 MOS 트랜지스터
R1 : 제1 저항
R3 : 제2 저항
Tr1 : 제1 바이폴라 트랜지스터
Tr2 : 제2 바이폴라 트랜지스터
Tr3 : 제3 바이폴라 트랜지스터

Claims (9)

  1. 입력 신호를 반전해서 출력하는 인버터 회로와,
    상기 입력신호를 반전한 신호를 게이트 신호로 삼아서 동작하는 레벨 시프트 소자와,
    일단이 상기 인버터 회로의 출력에 접속된 제1 저항과,
    상기 제1 저항을 통해 상기 인버터 회로의 출력으로부터 입력한 전류에 대응하는 전류를 상기 레벨 시프트 소자의 소스로부터 접지점에 흘려보내는 커런트 미러 회로를 구비한 것을 특징으로 하는 레벨 시프트 회로.
  2. 입력신호를 반전한 신호를 게이트 신호로 삼아서 동작하는 레벨 시프트 소자와,
    상기 입력신호를 반전한 신호로부터 결정되는 전류가 입력되고, 입력된 전류에 대응하는 전류를 상기 레벨 시프트 소자의 소스로부터 접지점에 흘려보내는 커런트 미러 회로와,
    상기 입력 신호를 반전한 신호를 출력하는 인버터 회로와,
    상기 인버터 회로의 출력과 상기 커런트 미러 회로의 사이에 접속되어 상기 커런트 미러 회로에 입력되는 전류를 결정하는 제1 저항을 구비한 것을 특징으로 하는 레벨 시프트 회로.
  3. 제2항에 있어서,
    상기 커런트 미러 회로는,
    베이스 및 콜렉터가 상기 제1 저항의 타단에 접속되어 있고, 이미터가 접지된 제1 바이폴라 트랜지스터와,
    베이스가 상기 제1 바이폴라 트랜지스터의 베이스에 접속되어 있고, 콜렉터가 상기 레벨 시프트 소자의 소스에 접속되어 있고, 이미터가 접지된 제2 바이폴라 트랜지스터를 갖는 것을 특징으로 하는 레벨 시프트 회로.
  4. 제2항에 있어서,
    상기 커런트 미러 회로는,
    게이트 및 드레인이 상기 제1 저항의 타단에 접속되어 있고, 소스가 접지된 제1 MOS 트랜지스터와,
    게이트가 상기 제1 MOS 트랜지스터의 게이트에 접속되어 있고, 드레인이 상기 레벨 시프트 소자의 소스에 접속되어 있고, 소스가 접지된 제2 MOS 트랜지스터를 갖는 것을 특징으로 하는 레벨 시프트 회로.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 인버터 회로는,
    게이트로부터 상기 입력 신호를 입력하고, 소스가 전원에 접속되어 있고, 드레인이 상기 레벨 시프트 소자의 게이트에 접속된 PMOS 트랜지스터와,
    게이트로부터 상기 입력 신호를 입력하고, 소스가 접지되어 있고, 드레인이 상기 레벨 시프트 소자의 게이트에 접속된 NMOS 트랜지스터를 갖는 것을 특징으로 하는 레벨 시프트 회로.
  6. 제 5항에 있어서,
    상기 PMOS 트랜지스터의 드레인과 상기 레벨 시프트 소자의 게이트의 사이에 접속된 제2 저항을 더 구비하고,
    상기 제1 저항의 일단은, 상기 PMOS 트랜지스터의 드레인과 상기 제2 저항의 접속점에 접속되는 것을 특징으로 하는 레벨 시프트 회로.
  7. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    애노드가 접지되어 있고, 캐소드가 상기 레벨 시프트 소자의 소스에 접속된 제너 다이오드를 더 구비한 것을 특징으로 하는 레벨 시프트 회로.
  8. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    애노드가 상기 레벨 시프트 소자의 소스에 접속되어 있고, 캐소드가 상기 인버터 회로의 출력에 접속된 다이오드를 더 구비한 것을 특징으로 하는 레벨 시프트 회로.
  9. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    애노드가 상기 레벨 시프트 소자의 소스에 접속되어 있고, 캐소드가 전원에 접속된 다이오드를 더 구비한 것을 특징으로 하는 레벨 시프트 회로.
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