WO2013128746A1 - 半導体装置およびハイサイド回路の駆動方法 - Google Patents

半導体装置およびハイサイド回路の駆動方法 Download PDF

Info

Publication number
WO2013128746A1
WO2013128746A1 PCT/JP2012/081414 JP2012081414W WO2013128746A1 WO 2013128746 A1 WO2013128746 A1 WO 2013128746A1 JP 2012081414 W JP2012081414 W JP 2012081414W WO 2013128746 A1 WO2013128746 A1 WO 2013128746A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
circuit
potential
output
level
Prior art date
Application number
PCT/JP2012/081414
Other languages
English (en)
French (fr)
Inventor
赤羽　正志
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to CN201280062352.9A priority Critical patent/CN104025454B/zh
Priority to EP12869891.7A priority patent/EP2822180B1/en
Publication of WO2013128746A1 publication Critical patent/WO2013128746A1/ja
Priority to US14/301,668 priority patent/US9325317B2/en
Priority to US15/067,676 priority patent/US9722610B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/26—Modifications for temporary blocking after receipt of control pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0048—Circuits or arrangements for reducing losses
    • H02M1/0054—Transistor switching losses
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/538—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a semiconductor device such as a half-bridge drive circuit.
  • the present invention relates to a semiconductor device having a level shift circuit that transmits an input signal of a low potential system that is a primary side system to a high potential system that is a secondary side system that operates at a potential different from the primary side operating potential.
  • the present invention also relates to a method for driving a high side circuit.
  • a level shift circuit that transmits a low potential control signal to the high potential system is used to drive the high potential side switching element. ing.
  • switching elements XD1 and XD2 such as IGBTs are connected to a totem pole between a power supply potential E and a ground potential GND to constitute a half bridge circuit (output circuit 10).
  • diodes DH and DL are connected in reverse parallel to the switching elements XD1 and XD2.
  • An inductive load L1 is connected to a connection point P3 between the switching element XD1 and the switching element XD2.
  • the switching element XD1 is an element that performs a switching operation between the reference potential and the power supply potential E supplied by the power supply PS with the potential at the connection point P3 with the switching element XD2 as the reference potential.
  • the switching element XD1 is referred to as a high potential side switching element.
  • the switching element XD2 is an element that performs a switching operation between the reference potential and the potential of the connection point P3 with the ground potential as a reference potential. In the following description, the switching element XD2 is referred to as a low potential side switching element.
  • the conventional half-bridge driving circuit 90 includes an output circuit 10 having switching elements XD1 and XD2, a high side circuit 99 for driving the high potential side switching element XD1, and a low side circuit 30 for driving the low potential side switching element XD2. Is done. Since the present invention relates to a high-side circuit, description of the low-side circuit is omitted.
  • the high side circuit 99 is in the form of a pulse for controlling on / off of the high potential side switching element XD1 in accordance with a low potential system input signal Hdrv supplied from an external microcomputer or the like not shown in FIG.
  • a pulse generation circuit 40 for generating a set signal (set) and a reset signal (reset) is provided.
  • the high side circuit 99 also latches the level shift circuits 24 and 25 for converting the set signal and reset signal output from the pulse generation circuit 40 into a high potential signal level, and the level shifted set signal and reset signal.
  • a high-side driver 21 that generates a gate signal of the high-potential side switching element based on the latched signal.
  • the latch circuit 23 When the input signal is set to negative logic and the output signal is set to positive logic, the latch circuit 23 is configured such that when the input level-shifted set signal is L level (valid) and the level-shifted reset signal is H level (invalid) The H level is output, and the high potential side switching element XD1 is turned on through the high side driver 21 to be in a conductive state.
  • the latch circuit 23 outputs an L level when the input level-shifted set signal is H level (invalid) and the level-shifted reset signal is L level (valid).
  • the potential side switching element XD1 is turned off to make it non-conductive.
  • the potential Vs at the connection point P3 may fluctuate, and noise may be generated due to temporal changes in voltage.
  • this noise is referred to as dV / dt noise.
  • This malfunction prevention circuit has a circuit configuration as shown in FIG. 11, and when both the level-shifted set signal and reset signal become L level (valid), the latch circuit 23 is informed of the set signal.
  • the reset signal outputs H level (invalid).
  • the output of the latch circuit 23 is retained, so that malfunctions can be prevented when both the level-shifted set signal and reset signal transiently become L level (valid) due to dV / dt noise. Can do.
  • the potential Vs at the connection point P3 usually rises when the switching element XD1 is switched from OFF to ON and the switching element XD2 is switched from ON to OFF, and dV / dt noise is generated at this time.
  • the potential Vs may rise during the dead time when both the switching elements XD1 and XD2 are turned off. This dead time is set to prevent a through current from flowing.
  • the switching element XD2 is turned on, a current flows from the load L1 to the output circuit 10 that is a component of the converter, and the switching element XD2 is turned off when the switching element XD2 is turned off, dead There is no current path flowing from the load L1 in time. For this reason, the parasitic capacitance of the line of the potential Vs connected to the connection point P3 is charged by this current, and the potential Vs rises rapidly.
  • the potential Vs rises to a voltage that turns on the diode DH connected in parallel to the switching element XD1
  • the diode DH is turned on, and a current flows from the load L1 through the diode DH to the power source PS, causing power loss. It will be.
  • the voltage that turns on the diode DH is the sum of the output voltage E of the power supply PS and the forward voltage of the diode DH.
  • FIG. 12 shows the relationship between the dead time, the output timing of the set signal, and the delay time of the output signal HO from the high-side driver 21.
  • the set signal (set-2) becomes H level, that is, the rising period of the potential Vs is set.
  • the time point when the signal (set-2) becomes H level overlaps, a blank period tb longer than the inherent delay time ta occurs.
  • the present invention has been made in view of the above-described circumstances, and an object thereof is to reduce signal transmission delay by a circuit that prevents malfunction due to dV / dt noise of a high-potential side switching element constituting a half bridge or the like. It is an object of the present invention to provide a method for driving a semiconductor device and a high-side circuit that can perform the above-described process.
  • the semiconductor device of the present invention is a semiconductor device for transmitting an input signal of a primary side potential system to a secondary side potential system different from the primary side potential system, and is connected in series.
  • a high-potential side switching element that operates with a control signal of a secondary side potential system
  • a low-potential side switching element that operates with a control signal of a primary side potential system
  • the first switch element are connected in series, the set signal is given as a gate signal of the first switch element, and a first connection point which is a connection
  • the second resistor and the second switch element are connected in series, the reset signal is given as a gate signal of the second switch element, and a second connection point of the second resistor and the second switch element
  • Second level shift means for obtaining a level-shifted reset signal of a secondary side potential system from the connection point of the high-potential, based on the level-shifted set signal and the level-shifted reset signal
  • a control signal output means for outputting a control signal for keeping the switching element in a conductive state or a non-passing state, and provided in a preceding stage of the control signal output means, and the level-shifted set signal and the level-shifted reset signal are given simultaneously.
  • a third switch connected in parallel to the first resistor in a semiconductor device having a protection means for giving a predetermined signal to the control signal output means so as to continue outputting the control signal immediately before An element, a fourth switch element connected in parallel to the second resistor, and a logic gate means that operates in a secondary potential system and receives the potentials of the first and second connection points.
  • the logic gate means makes the third and fourth switch elements conductive when the potentials of the first and second connection points are both lower than the input threshold voltage of the logic gate means. It is characterized by the state.
  • the logic gate means monitors the output of the level shift means to detect the functioning state of the protection means.
  • the third and fourth switch elements are turned on, thereby shortening the time during which the protection function is working and enabling high-speed operation.
  • the first connection point when the high potential side switching element is in a conductive state, the first connection point is pulled down and the second connection point is pulled up so that the high potential side switching is performed.
  • a feedback means is provided for pulling up the first connection point and pulling down the second connection point when the element is in a non-conducting state.
  • the pulse generating means of the semiconductor device may be configured so that either the set signal or the reset signal is turned on as a main pulse for bringing the high potential side switching element into a conductive state or a non-conductive state.
  • the other signal is turned on after a predetermined time from the rising edge of the main pulse, and a state in which both the set signal and the reset signal are turned on is generated.
  • the semiconductor device can be operated at high speed by operating the third and fourth switches in a state where the protection function always operates regardless of the occurrence of dV / dt noise.
  • the driving method of the high-side circuit generates a set signal that is a main differential pulse from the rising edge of the input low-potential control signal, and starts from the falling edge of the low-potential control signal.
  • a pulse generation circuit that generates a reset signal that is a main differential pulse; a first level shift circuit configured by connecting an N-channel switch element that is turned on and off by the set signal and a resistance element in series; A second level shift circuit configured by connecting in series an N-channel type switch element that is turned on and off by the reset signal and a resistance element; an output value of the first level shift circuit; and the second level shift circuit
  • a latch circuit for maintaining the high-side circuit output state from the output value of the circuit, and high-potential side switching based on the output of the latch circuit
  • a driver circuit that generates a signal for driving the child, and a latch malfunction protection circuit that prevents a predetermined state of the output values of the first and second level shift circuits from being transmitted to the latch input.
  • the high-side circuit driving method for transmitting the input signal to the high-potential system, the OR circuit using the output values of the first and second level shift circuits as inputs, and the source terminal of the high-side circuit A first P-channel semiconductor element connected to the high-potential side power supply potential, a drain terminal connected to the output of the first level shift circuit, and a source terminal connected to the high-potential side power supply potential of the high-side circuit; A second P-channel semiconductor element having a drain terminal connected to the output of the second level shift circuit, and a gate terminal of the first and second P-channel semiconductor elements of the OR circuit.
  • An output terminal is connected, and when one main differential pulse of the pulse generation circuit is generated, a differential pulse whose other output is a sub output is output after a predetermined time from the generation of the main differential pulse.
  • Both the set signal and reset signal of the pulse generation circuit are set to H level.
  • the differential pulse for driving the high potential side switching element is a main pulse. After a certain period of time after the main differential pulse is output from one output terminal, a secondary differential pulse is output from the other output terminal. This sub-differential pulse does not directly turn on / off the high potential side switching element. That is, the secondary differential pulse accelerates the restoration of the level-shifted set signal and reset signal. As a result, the high potential side switching element can be operated at high speed.
  • the gate voltage of the first and second P-channel type semiconductor elements is controlled using the output signal of the OR circuit, and the pulse generating circuit Of the first and second P-channel semiconductor elements so as to exceed the operation threshold voltage of the first and second P-channel semiconductor elements by adjusting the pulse output time during which both differential pulse outputs become H level. Adjust the gate voltage.
  • the present invention it is possible to suppress the delay of the on operation at the time of the dead time of the switching element on the high potential side of the semiconductor device constituting the half bridge or the like. It is possible to reduce power loss due to the connected diode.
  • FIG. 1 is a circuit configuration diagram of a semiconductor device (half-bridge drive circuit) using a high-side circuit according to a first embodiment of the present invention.
  • 2 is a timing chart for explaining the operation of the high-side circuit of FIG. 1.
  • It is a circuit block diagram of the semiconductor device (half-bridge drive circuit) using the high side circuit by the 2nd Embodiment of this invention.
  • It is a circuit block diagram of the pulse generation circuit 40 by the 3rd Embodiment of this invention.
  • 6 is a timing chart for explaining the operation of the pulse generation circuit of FIG.
  • FIG. 6A is an explanatory diagram of the level-shifted set signal and reset signal by the pulse generation method of the third embodiment of the present invention (FIG.
  • FIG. 6A shows the level-shifted set signal and reset signal by the conventional pulse generation method.
  • FIG.6 (b) shows the simulation result of each main signal when operating the pulse generation circuit of FIG. (When pulse interval is 50ns) It is a figure which shows the simulation result of each main signal when operating the pulse generation circuit of FIG. (When pulse interval is 30ns) It is a figure which shows the simulation result of each main signal when operating the pulse generation circuit of FIG. (When pulse interval is 10ns)
  • FIG. It is a circuit block diagram of the conventional half bridge drive circuit 90.
  • FIG. It is a circuit diagram of a conventional malfunction prevention circuit. 11 is a timing chart for explaining the operation of the high-side circuit of FIG. 10.
  • a semiconductor device and a high-side circuit driving method according to embodiments of the present invention will be described below with reference to the drawings.
  • the following embodiments are preferred specific examples of the semiconductor device and the high-side circuit driving method of the present invention, and may have various technically preferable limitations.
  • the technical scope of the present invention is not limited to these embodiments unless specifically described to limit the present invention.
  • the constituent elements in the embodiments shown below can be appropriately replaced with existing constituent elements and the like, and various variations including combinations with other existing constituent elements are possible. Therefore, the description of the embodiment described below does not limit the contents of the invention described in the claims. (First embodiment)
  • FIG. 1 shows a circuit configuration of a half-bridge driving circuit as an embodiment of a semiconductor device according to the present invention.
  • the half bridge drive circuit 1 includes a high side circuit 20 and a low side circuit 30.
  • the present invention relates to the high side circuit 20 and the relationship with the low side circuit 30 is thin, the description of the low side circuit 30 is omitted.
  • the output circuit 10 includes totem pole-connected switching elements XD1 and XD2 constituting a half bridge, and an output voltage E of a high-voltage power supply PS is applied to both ends thereof.
  • the high potential side (high side) switching element XD1 for example, an N-channel or P-channel MOS transistor, a P-type or N-type IGBT, or the like is used.
  • the low potential side (low side) switching element XD2 for example, an N-channel MOS transistor, an N-type IGBT, or the like is used.
  • N-channel MOS transistors or N-type IGBTs are applied as the switching elements XD1 and XD2.
  • Diodes DH and DL are connected in antiparallel to the switching elements XD1 and XD2, respectively.
  • the diodes DH and DL are commutation diodes or parasitic diodes.
  • the high side circuit 20 outputs a set signal (set) for turning on the high potential side switching element XD1 and a reset signal (reset) for turning it off based on a command Hdrv from a microprocessor (not shown).
  • Level shift circuits 24 and 25 for transmitting the level of a set signal (set) and reset signal (reset), which are low-potential signals output from the pulse generation circuit 40, to the high-potential system, and the level shift circuits 24 and 25 Is provided with a high-side driver 21 and a power source PS1 for turning on / off the switching element XD1.
  • the level shift circuit 24 includes a resistor LSR1a and an N-channel MOS transistor HVN1, and converts the level of the set signal (set) output from the pulse generation circuit 40 into a high-potential signal, and the resistor LSR2a.
  • the N-channel MOS transistor HVN2 includes an off signal side level shift circuit 25 that converts the level of a reset signal (reset) output from the pulse generation circuit 40 into a high potential signal.
  • the latch malfunction protection circuit 22 has one input terminal connected to the first connection point P1 that is a series connection point of the ON signal side level shift circuit 24.
  • the other input terminal is connected to a second connection point P2 which is a series connection point of the off signal side level shift circuit.
  • the high side circuit 20 inputs the output signal SH of the latch circuit 23 to the high side driver 21 as a level-shifted signal.
  • the output terminal of the high side driver 21 is connected to the gate terminal of the high potential side switching element XD1.
  • the latch malfunction protection circuit 22, the latch circuit 23, the high side driver 21, and the low potential side power supply terminal of the power supply PS1 are connected to a third connection point P3 that is a series connection point of the switching elements XD1 and XD2.
  • the latch malfunction protection circuit 22, the latch circuit 23, and the high side driver 21 constitute a control signal output means 28.
  • the output voltage E1 of the power source PS1 is applied to each circuit 21-23.
  • the on signal side level shift circuit 24 composed of the resistor LSR1a and the transistor HVN1 and the off signal side level shift circuit 25 composed of the resistor LSR2a and the transistor HVN2 are connected between the high potential side power supply potential E1 of the power source PS1 and the ground (GND) potential, respectively. Has been.
  • the set signal (set) and the reset signal (reset) are low-potential signals.
  • the set signal (set) is a signal for instructing the timing of the start of the ON period or the end of the OFF period of the high potential side switching element XD1.
  • the reset signal (reset) is a signal for instructing the timing of the start of the off period or the end of the on period of the switching element XD1.
  • the anodes of the diodes D1 and D2 are commonly connected to the third connection point P3, and the cathodes are respectively connected to the first connection point P1 and the second connection point P2.
  • the diodes D1 and D2 are configured such that the level-shifted set signal (setdrn) and the level-shifted reset signal (resdrn) output from the first and second connection points P1 and P2 are the potential Vs of the third connection point P3. Clamp so that it is not below. That is, the diodes D1 and D2 are provided for the purpose of avoiding an overvoltage being input to the latch malfunction protection circuit 22.
  • the low-side circuit 30 includes a low-side driver 31 that controls on / off of the low-potential-side switching element XD2 and a power supply PS2 that applies a power supply voltage E2 to the low-side driver 31.
  • the low side driver 31 amplifies the input signal and inputs it to the gate terminal of the switching element XD2.
  • the switching element XD2 is turned on when the input signal to the low-side driver 31 is at the H level and turned off when the signal is at the L level.
  • Switching elements XD1 and XD2 are turned on and off in a complementary manner except for the dead time when both are turned off. That is, when one of the switching elements XD1 and XD2 is on, the other is off. Then, the potential Vs at the third connection point P3 is substantially the ground potential when the switching element XD2 is turned on. Therefore, the potential Vs is substantially equal to the output voltage E of the high voltage power supply PS when the switching element XD1 is on.
  • the inductive load L1 is connected between the third connection point P3 and the ground, and is driven by electric power output from the connection point P3.
  • the conventional technology is applied to the latch malfunction protection circuit 22.
  • the configuration of the latch malfunction protection circuit 22 will be described with reference to FIG.
  • one input terminal to which the level-shifted set signal (setdrn) is input is connected to one input terminal of the NOR circuit G1, and the NAND circuit via the NOT circuit G2. It is connected to one input terminal of G3.
  • the other input terminal to which the level-shifted reset signal (resdrn) is input is connected to the other input terminal of the NOR circuit G1, and is also connected to one input terminal of the NAND circuit G5 via the NOT circuit G4.
  • the output terminal of the NOR circuit G1 is connected to the other input terminal of the NAND circuit G3 and the other input terminal of the NAND circuit G5 via the NOT circuit G6.
  • the high-side circuit 20 is different from the conventional high-side circuit 99 shown in FIG. 10 in that P-channel MOS transistors PM1a and PM2a and a two-input OR circuit OR1 as a logic gate circuit are provided. It has the structure which added.
  • Transistors PM1a and PM2a are connected in parallel to resistors LSR1a and LSR2a, respectively.
  • the OR circuit OR1 has one input terminal connected to the first connection point P1, and the other input terminal connected to the second connection point P2.
  • the output terminal of the OR circuit OR1 is connected to the gate terminals of the MOS transistors PM1a and PM2a.
  • the input threshold voltage of the OR circuit OR1 is set to be equal to or lower than the threshold voltage of the latch malfunction protection circuit 22.
  • the latch circuit 23 performs a latch operation.
  • the output signal HO-1 of the high side driver 21 rises with a delay of a specific delay time ta, and the high potential side switching element XD1 is turned on.
  • the potential of the level-shifted reset signal (resdrn) decreases due to the dV / dt noise generated as the potential Vs increases.
  • the level-shifted set signal (setdrn-1) which is another input to the OR circuit OR1 has previously been at the L level. Therefore, the output signal OR_OUT of the OR circuit OR1 becomes L level.
  • the MOS transistors PM1a and PM2a are turned on, and the impedance between the source and drain of these MOS transistors PM1a and PM2a is lowered.
  • the level-shifted set signal (setdrn-1) and the level-shifted reset signal (resdrn) compensates for voltage drops in the level-shifted set signal (setdrn-1) and the level-shifted reset signal (resdrn). For this reason, the potentials of the level-shifted set signal (setdrn-1) and the level-shifted reset signal (resdrn) rise.
  • the on-resistance of the N-channel MOS transistors HVN1 and HVN2 is set to be significantly smaller than the on-resistance of the MOS transistors PM1a and PM2a, and the N-channel MOS transistor HVN1 is turned on by the set signal (set-1).
  • the level-shifted set signal (setdrn-1) does not vibrate and remains at the L level.
  • the output signal of the OR circuit OR1 Since these operations are repeated while dV / dt noise is generated, the output signal of the OR circuit OR1, the level-shifted set signal (setdrn-1) and the level-shifted reset signal (resdrn) oscillate. It becomes a waveform. As described above, when the N-channel MOS transistor HVN1 is turned on, the oscillation of the level-shifted set signal (setdrn-1) stops.
  • the set signal (set-2) becomes H level when the potential Vs is rising due to the dead time or the like, that is, the rising period of the potential Vs and the set signal (set-2) are H
  • the two level-shifted signals (setdrn-1, resdrn) are either L level or both are H level. Therefore, there is no change in the latch circuit 23. That is, if both are at the L level, the latch malfunction protection circuit 22 blocks the input to the latch circuit 23, and if both are at the H level, the input to the latch circuit 23 is negative logic, so the latch circuit 23 does not change.
  • the latch malfunction protection circuit 22 does not block the input to the latch circuit 23. Therefore, the set signal (set-2) can be transmitted to the latch circuit 23.
  • the set signal (set-2) when the potential Vs is rising. Can be suppressed from delaying the output signal HO-2 in a state where it is at the H level. Therefore, it is possible to reduce the power loss due to the diode DH connected in parallel to the switching element XD1 by suppressing the ON operation delay of the switching element XD1.
  • the latch malfunction protection circuit 22 having the configuration shown in FIG. 11 can be used, and the set / reset flip-flop circuit can be used as the latch circuit 23 combined therewith.
  • the OR circuit OR1 may be a circuit that realizes the above-described operation, and is not limited to a simple OR circuit (OR gate circuit). The same applies to the following embodiments. (Second Embodiment)
  • FIG. 3 shows a circuit configuration of a half bridge drive circuit including a high side circuit according to the present embodiment.
  • the difference from FIG. 1 is that P-channel MOS transistors PM1, PM2, resistors LSR1b, LSR2b, and a NOT circuit 26 are added.
  • the other elements are the same as those in FIG.
  • MOS transistors PM1 and PM2 are connected in parallel to resistors LSR1a and LSR2a, respectively, and their gate terminals are connected to connection points P2 and P1, respectively.
  • the resistor LSR1b has one end connected to the connection point P1 and the other end connected to the output terminal of the NOT circuit 26.
  • the resistor LSR2b has one end connected to the connection point P2 and the other end connected to the output terminal of the latch circuit 23.
  • the output terminal of the latch circuit 23 is also connected to the input terminal of the NOT circuit 26.
  • the resistors LSR1b and LSR2b, the NOT circuit 26, and the transistors PM1 and PM2 constitute a feedback circuit. Note that the resistors LSR1a and LSR2a have the same resistance value, and the resistors LSR1b and LSR2b have the same resistance value.
  • the resistors LSR1b and LSR2b will be described.
  • the potential of the terminals on the NOT circuit 26 side of the resistors LSR1b and LSR2b is L level if one is H level.
  • the output of the latch circuit 23 is at the L level.
  • the output of the NOT circuit 26 becomes H level.
  • the potential of the level-shifted set signal (setdrn) output from the first connection point P1 is equal to the voltage E1 with the potential Vs as a reference, and becomes H level.
  • the divided voltage value is set to the H level of the latch malfunction protection circuit 22. That is, the voltage dividing ratio of the resistors LSR2a and LSR2b is determined so that the voltage obtained by dividing the voltage E1 by the resistors LSR2a and LSR2b is higher than the threshold voltage of the latch malfunction protection circuit 22.
  • the voltage dividing ratio of the resistors LSR1a and LSR1b is determined so that the voltage obtained by dividing the voltage E1 by the resistors LSR1a and LSR1b becomes the H level of the latch malfunction protection circuit 22.
  • connection point between the gate and source of the P-channel MOS transistor whose gate is connected to the connection point at the H level of the connection points P1 and P2 (in the following description, this connection point is referred to as “H connection point”).
  • H connection point between the gate and source of the P-channel MOS transistor whose gate is connected to the L level connection point (hereinafter referred to as “L connection point”) of the connection points P1 and P2.
  • the voltage is E1 ⁇ Ra / (Ra + Rb).
  • the resistor Ra corresponds to either the resistor LSR1a or the resistor LSR2a
  • the resistor Rb corresponds to either the resistor LSR1b or the resistor LSR2b.
  • the value of the gate-source voltage E1 ⁇ Ra / (Ra + Rb) is set to a voltage value slightly larger than the threshold voltage of the P-channel MOS transistors PM1 and PM2.
  • the MOS transistor whose gate is connected to the L connection point has a finite on-resistance Ron, and this on-resistance Ron is connected in parallel to the resistor LSR1a or the resistor LSR2a.
  • Ron the gate-source voltage
  • E1 ⁇ Ra / (Ra + Rb) 2.7V, which is only larger.
  • the on-resistance Ron is a finite value that is not zero. For this reason, in this embodiment, even if the N-channel MOS transistor HVN1 or HVN2 connected to the H connection point is turned on, a through current is prevented from flowing between the potential E1 and the ground potential.
  • parasitic capacitances Cds1 and Cds2 exist between the source and drain of the N-channel MOS transistors HVN1 and HVN2. For this reason, the on-resistance Ron makes a difference between the time constant for the H connection point and the time constant for the L connection point, and makes the former time constant smaller than the latter time constant.
  • the potential at the H connection point and the L connection point changes due to dv / dt noise
  • the potential at the H connection point changes faster than the potential at the L connection point. Therefore, when both potentials rise, there is a difference between the time when the potential at the H connection point reaches the input threshold voltage of the latch malfunction protection circuit 22 and the time when the potential at the L connection point reaches the threshold voltage.
  • the latch circuit 23 is set or reset so as to maintain the original value as a result of this time difference.
  • the feedback circuit composed of the resistors LSR1b and LSR2b, the NOT circuit 26, and the P-channel MOS transistors PM1 and PM2 corresponds to the first connection point P1 and the second connection point P2 according to the output signal of the latch circuit 23.
  • One of the two is pulled up to the high-potential power supply potential of the secondary-side potential system and the other is pulled down to the low-potential-side power supply potential of the secondary-side potential system, thereby more reliably preventing malfunctions due to dv / dt noise. To do.
  • the high-side circuit of the present embodiment also has the effect of suppressing the power loss by suppressing the delay of the on-operation of the high-potential side switching element XD1 as in the high-side circuit shown in FIG. (Third embodiment)
  • FIG. 4 is a circuit configuration diagram of the pulse generation circuit 40 according to the present embodiment.
  • an external input signal Hdrv is input to the D input terminal of the D-type flip-flop 50 of the pulse generation circuit 40.
  • the system clock CLK is input to the CLK terminal of the D-type flip-flop 50.
  • the Q output terminal of the D flip-flop 50 is connected to the inverting input terminal of the AND circuit 51 and to the non-inverting input terminal of the AND circuit 52.
  • the input signal Hdrv is connected to the non-inverting input terminal of the AND circuit 51 and the inverting input terminal of the AND circuit 52.
  • the inverting input terminal can be realized by inserting a NOT circuit before the non-inverting input terminal.
  • the output terminal of the AND circuit 51 is connected to the S input terminal of the RS flip-flop 56.
  • the output terminal of the AND circuit 52 is connected to the R input terminal of the RS flip-flop 56.
  • the output Q of the RS flip-flop 56 is connected to select terminals S of multiplexer circuits (MUX) 54 and 55.
  • the multiplexer circuits 54 and 55 select and output the input signal of either the input terminal 0 or the input terminal 1 according to the select signal (Select).
  • the outputs of the AND circuit 51 and the AND circuit 52 are connected to the input terminal of the OR circuit 53, respectively.
  • the output terminal of the OR circuit 53 is connected to the clear terminal of the counter circuit (CNT) 57.
  • a system clock CLK is connected to the clock input terminal of the counter circuit 57.
  • One output terminal of the counter circuit 57 (in the following description, this output terminal is referred to as “first output terminal”) is connected to the input terminal 1 of the multiplexer circuit 54 and the input terminal 0 of the multiplexer circuit 55. Yes.
  • the other output terminal of the counter circuit 57 (in the following description, this output terminal is referred to as “second output terminal”) is connected to the input terminal 0 of the multiplexer circuit 54 and the input terminal 1 of the multiplexer circuit 55. Yes.
  • the first output terminal of the counter circuit 57 is counted up sequentially from “1” by the clock signal after the clear signal and continues to be on until “7”, and is off after “8”. Is a signal.
  • the second output terminal of the counter circuit 57 outputs a signal in which the OFF state continues from “1” to “5”, turns on during “6” and “7”, and turns off again thereafter.
  • the second output terminal of the counter circuit 57 is a signal that is turned on with a delay of 5 clocks from the first output terminal and is turned off simultaneously with the first output terminal. Thereafter, this delay time can be reliably output through the ON signal side level shift circuit 24, the OFF signal side level shift circuit 25, and the latch malfunction protection circuit 22 from the first output terminal (in the following description, this output signal). Is referred to as the “first output signal”), and the time required to be input to the latch circuit 23 earlier may be adjusted. In addition, during the time when the output signal from the second output terminal (in the following description, this output signal is referred to as “second output signal”) is ON, the P-channel MOS transistors PM1a and PM2a are surely connected. Adjusted to turn on time.
  • the timing at which the second output signal is turned off is not a problem as long as it is turned off simultaneously with the first output signal as a signal synchronized with the clock as shown in the circuit diagram of FIG.
  • the P-channel MOS transistors PM1a and PM2a may be turned off earlier than the first output signal as long as the pulse width can be taken so as to ensure a sufficient on-time.
  • the counter circuit 57 can be realized by slightly shifting the timings of the first and second output signals.
  • the system reset signal ZRST is connected to the flip-flops 50 and 56 and the reset terminal of the counter circuit 57.
  • FIG. 5 shows operation waveforms of the pulse generation circuit 40 having the above configuration.
  • the D flip-flop 50 outputs the PreHdrv signal with a delay of one clock from the input signal Hdrv.
  • a difference between the input signal Hdrv and the signal PreHdrv is obtained by the AND circuits 51 and 52, and a rise signal and a fall signal for one clock are output at the rising and falling timings of the input signal Hdrv, respectively. It becomes.
  • the RS flip-flop 56 is set by the rise signal, and its output Q becomes H level.
  • the RS flip-flop 56 is reset by the rise signal, and its output Q becomes L level.
  • the multiplexer circuits 54 and 55 have different signals selected at the rising edge and falling edge of the input signal Hdrv. Therefore, at the time of rising, the first output signal is output from the multiplexer circuit 54 as a set signal, and the second output signal is output from the multiplexer circuit 55 as a reset signal. On the other hand, when the input signal Hdrv falls, the multiplexer circuit 54 outputs the second output signal as the set signal, and the multiplexer circuit 55 outputs the first output signal as the reset signal.
  • the signal output from the pulse generation circuit 40 is as shown in FIG. 6A.
  • the reset signal rises after a predetermined time from the set signal and turns off substantially simultaneously.
  • the reset signal first rises, the set signal rises after a predetermined time delay, and turns off substantially simultaneously.
  • the set signal rises first, and at this time, the reset signal is still in the off state.
  • the setdrn signal and resdrn signal (negative logic), which are the signals after the level shift, become L level and H level, respectively, the latch circuit 23 is set, and its output is turned on. Therefore, the output of the high-side driver 21 is also turned on, and the high-potential side switching element XD1 becomes conductive. At this time, the latch malfunction protection circuit 22 is not working.
  • both the setdrn signal and the resdrn signal (negative logic), which are the level-shifted signals, are set to the L level (valid) in the latch malfunction protection circuit 22. ) Is entered. For this reason, the protection function works, and the output of the latch malfunction protection circuit 22 becomes H level on both the set side and the reset side. When this is input to the latch circuit 23, the previous value is held and the previous output is maintained. For this reason, the output of the high side driver 21 is at the H level, and the high potential side switching element XD1 maintains the conductive state.
  • the impedance of the level shift circuit varies depending on the state of the output signal HO of the high-side driver 21 due to the latch malfunction protection circuit 22. That is, when the output signal HO is at the L level, the impedance on the setdrn side is lower. For this reason, the setdrn signal recovers to the H level earlier. As a result, stable operation is possible, and when the set signal is subsequently turned on, a quick response can be made. On the other hand, when the output signal HO is at the H level, the impedance on the resdrn side is lower. For this reason, the resdrn signal recovers to the H level earlier. As a result, stable operation is possible, and when the reset signal is subsequently turned on, a quick response can be made and the high potential side switching element XD1 can be driven at high speed.
  • the resdrn signal becomes L level simultaneously with the effect of the P channel MOS transistors (PM1, PM2) for preventing malfunction, and the setdrn signal becomes H level. It recovers, but there is a delay. During this time, the latch malfunction protection circuit 22 in the subsequent stage works and the output signal does not change, so that a delay occurs in the output response.
  • the added OR circuit OR1 operates to turn on the P-channel MOS transistors (PM1, PM2) to reduce the delay when the dV / dt noise is generated.
  • the H level periods of the set signal and reset signal are overlapped for a certain period, so that the P channel MOS transistors (PM1a, PM2a) are temporarily turned on at the same time, and the outputs of both level shift circuits are output. The impedance is lowered. Thereby, the output state of the level shift circuit can be returned to the steady state before the next control signal is input. For this reason, in this embodiment, it is possible to always alleviate the delay regardless of whether or not dV / dt noise is generated.
  • Figures 7 to 9 show the simulation results of the main signals when the pulse intervals of the set signal and the reset signal are 50 ns, 30 ns, and 10 ns, respectively.
  • an output signal (out) from the high-side driver 21 As main signals, an output signal (out) from the high-side driver 21, a set signal (set) and a reset signal (reset), which are outputs from the pulse generation circuit 40, an output signal (dvdten) from the OR circuit OR1, and a shift Already set signal (setdrn) and shifted reset signal (resdrn).
  • the waveform when the pulse generation circuit according to the present embodiment is used is indicated by a solid line, and the waveform when a conventional pulse generation circuit is used is indicated by a dotted line.
  • the pulse generation circuit by using the pulse generation circuit according to the present embodiment, the rise is 2 ns and the fall is 5.8 ns compared to the case of using the conventional pulse generation circuit. There is a delay relaxation effect. This effect increases as the pulse interval becomes shorter. In the example of FIG. 9 (pulse interval is 10 ns), the effect of delay relaxation is 15 ns at the rising edge and 17 ns at the falling edge.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Power Conversion In General (AREA)
  • Inverter Devices (AREA)

Abstract

　ハーフブリッジを構成する高電位側スイッチング素子(XD1)のdV/dtノイズによる誤動作を防止する回路による信号伝達の遅延を低減することを目的として、高電位側スイッチング素子を駆動するためのセット信号、リセット信号を出力するパルス発生手段（４０）において、高電位側スイッチング素子を導通状態または非導通状態にするための主パルス信号としてセット信号またはリセット信号の何れか一方がオンしている間、該主パルス信号の立ち上がりから一定時間後に他方の信号をオンにして、セット信号およびリセット信号の両方が共にオンになる状態を生成する。

Description

半導体装置およびハイサイド回路の駆動方法
　本発明は、ハーフブリッジ駆動回路等の半導体装置に関する。特に本発明は、一次側の系である低電位系の入力信号を一次側の動作電位とは異なる電位で動作する二次側の系である高電位系に伝達するレベルシフト回路を有する半導体装置およびハイサイド回路の駆動方法に関する。
　従来、高電位系電源の電源電圧が印加されるハーフブリッジ駆動回路等においては、高電位側スイッチング素子を駆動するために低電位系の制御信号を高電位系に伝達するレベルシフト回路が用いられている。
　以下、図１０を用いて従来のハーフブリッジ駆動回路９０について説明する。
　図１０において、電源電位Eと接地電位GNDとの間に、IGBTなどのスイッチング素子XD1,XD2がトーテムポール接続され、ハーフブリッジ回路（出力回路１０）を構成している。また、スイッチング素子XD1,XD2には、ダイオードDH,DLが逆並列接続されている。そして、スイッチング素子XD1とスイッチング素子XD2との接続点P3には誘導性の負荷L1が接続される構成となっている。
　図１０において、スイッチング素子XD1は、スイッチング素子XD2との接続点P3の電位を基準電位として、当該基準電位と電源PSが供給する電源電位Eとの間でスイッチング動作する素子である。以降の説明において、このスイッチング素子XD1を高電位側スイッチング素子という。
　また、スイッチング素子XD2は、接地電位を基準電位として、当該基準電位と接続点P3の電位との間でスイッチング動作する素子である。以降の説明において、このスイッチング素子XD2を低電位側スイッチング素子という。
　従来のハーフブリッジ駆動回路９０は、スイッチング素子XD1,XD2を有する出力回路１０と、高電位側スイッチング素子XD1を駆動するハイサイド回路９９と、低電位側スイッチング素子XD2を駆動するローサイド回路３０から構成される。本発明はハイサイド回路に関するものであるため、ローサイド回路の説明は省略する。
　ハイサイド回路９９は、図１０に図示しない外部に設けられたマイクロコンピュータなどから与えられる低電位系の入力信号Hdrvに応じて、高電位側スイッチング素子XD1をオン・オフ制御するためのパルス状のセット信号（set）とリセット信号（reset）を発生させるパルス発生回路４０を備えている。ハイサイド回路９９は、また、パルス発生回路４０から出力されたセット信号，リセット信号を高電位系の信号レベルに変換するレベルシフト回路２４，２５と、レベルシフトされたセット信号，リセット信号をラッチするＲＳフリップフロップ等で構成されるラッチ回路２３と、ラッチされた信号によって高電位側スイッチング素子のゲート信号を生成するハイサイドドライバ２１とを備えている。
　このラッチ回路２３は、入力信号を負論理、出力信号を正論理とした場合、入力したレベルシフト済みセット信号がLレベル（有効），レベルシフト済みリセット信号がHレベル（無効）のときに、Hレベルを出力し、ハイサイドドライバ２１を通して、高電位側スイッチング素子XD1をオンして導通状態にする。また、ラッチ回路２３は、入力したレベルシフト済みセット信号がHレベル（無効），レベルシフト済みリセット信号がLレベル（有効）のときに、Lレベルを出力して、ハイサイドドライバ２１を通して、高電位側スイッチング素子XD1をオフして非導通状態にする。
　スイッチング素子XD1，XD2を駆動し、誘導性負荷L1に電力を供給すると、接続点P3の電位Vsが変動し、電圧の時間的な変化によって生ずるノイズを発生させる場合がある。以降の説明では、このノイズをdV/dtノイズという。
　従来、このdV/dtノイズによる誤動作を対策する回路が提案されている。たとえば、特許文献１では、ラッチ回路の誤動作を防止するため、ラッチ回路の前段に誤動作防止回路であるラッチ誤動作保護２２を設けている。
　この誤動作防止回路は、図１１に示すような回路構成になっており、レベルシフト済みのセット信号，リセット信号が共にLレベル（有効）になったときは、ラッチ回路２３に対して、セット信号、リセット信号ともにHレベル（無効）を出力する。これにより、ラッチ回路２３の出力は、保持されるので、dV/dtノイズによって、レベルシフトされたセット信号、リセット信号が過渡的に共にLレベル（有効）になったときの誤動作を防止することができる。
特許第３４２９９３７号公報
　ところで、接続点P3の電位Vsは、通常、スイッチング素子XD1をオフからオンに切り替えると共にスイッチング素子XD2をオンからオフに切り替えるときに上昇し、このときdV/dtノイズが発生する。あるいは、この他にも、例えばスイッチング素子XD1,XD2が共にオフするデッドタイムにおいても電位Vsが上昇することがある。このデッドタイムは、貫通電流が流れるのを防ぐために設定されるものである。
　すなわち、スイッチング素子XD2がオンして、負荷L1からコンバータの構成要素である出力回路１０に電流が流れ込み、スイッチング素子XD2が電流吸い込み素子となっている状態のときにスイッチング素子XD2をオフすると、デッドタイムにおいて負荷L1から流れ込む電流の経路が無くなる。このため、接続点P3に接続された電位Vsのラインの寄生容量がこの電流によって充電されて急速に電位Vsが立ち上がることになる。電位Vsがスイッチング素子XD1に並列接続されているダイオードDHをオンさせる電圧まで上昇すると、このダイオードDHがオンして、負荷L1からダイオードDHを介して電源PSに電流が流れ、電力損失を生じさせることになる。なお、ダイオードDHをオンさせる電圧は、電源PSの出力電圧EとダイオードDHの順方向電圧の和である。
　図１２にデッドタイムとセット信号の出力タイミングとハイサイドドライバ２１からの出力信号HOの遅延時間との関係を示す。
　図１２（ｄ）において、デッドタイム等による電位Vsの立ち上がりが終了した後にセット信号（set-3）がHレベルになる場合には、ラッチ誤動作保護回路２２のラッチ誤動作保護機能が働いていない状態でセット信号（set-3）がHレベルになる。このため、ハイサイドドライバ２１の出力信号HO-3は、前記した固有の遅延時間taだけ遅れて立ち上がり、同時にスイッチング素子XD1がオンする。図１２（ｂ）に示す電位Vsの立ち上がり前にセット信号（set-1）がHレベルになる場合も同様の遅延時間taを有する。
　しかしながら、図１２（ｃ）に示すように、デッドタイム等に起因して電位Vsが立ち上がりつつあるときにセット信号（set-2）がHレベルになる場合、つまり、電位Vsの立ち上がり期間とセット信号（set-2）がHレベルになる時点とが重なっている場合は、固有の遅延時間taよりも長い空白期間tbが生じる。
　図１２（ｃ）に示す電位Vsの立ち上がりに伴って発生するdV/dtノイズによって各レベルシフト済みセット信号（setdrn-2）とレベルシフト済みリセット信号（resdrn）が共にLレベルになり、ラッチ誤動作保護回路２２の保護機能が働いている状態中は、セット信号（set-2）がHレベルになる。このためdV/dtノイズが発生している期間が終わる。すると、ラッチ誤動作保護回路２２の保護動作期間が終了するまで、セット信号（set-2）はラッチ回路２３に伝達されない。このため、ハイサイドドライバ２１の出力信号HO-2が長い空白期間（tb（>ta））をおいて立ち上がることになる。
　上記のように、デッドタイム期間等において電位Vsが立ち上がる場合、上記空白期間tbのためにスイッチング素子XD1のオン動作が遅延する。このため、スイッチング素子XD1に並列接続されたダイオードDHによる電力損失が問題となる。したがって、一刻も早くスイッチング素子XD1をオンさせることができる技術が望まれている。
　本発明は上述のかかる事情に鑑みてなされたものであり、その目的はハーフブリッジ等を構成する高電位側スイッチング素子のdV/dtノイズによる誤動作を防止する回路による信号伝達の遅延を低減することが可能な半導体装置およびハイサイド回路の駆動方法を提供することにある。
　上記目的を達成するため、本発明の半導体装置においては、一次側電位系の入力信号を、該一次側電位系とは異なる二次側電位系に伝達する半導体装置であって、直列に接続され、二次側電位系の制御信号で動作する高電位側スイッチング素子と一次側電位系の制御信号で動作する低電位側スイッチング素子、および前記高電位側スイッチング素子および前記低電位側スイッチング素子の接続点の電位を基準とする電源手段を有し、前記入力信号をもとに前記高電位側スイッチング素子を導通状態にするためのパルス状のセット信号と前記高電位側スイッチング素子を非導通状態にするためのパルス状のリセット信号とを発生するパルス発生手段と、二次側電位系の高電位側電源電位と一次側電位系の低電位側電源電位との間に第１の抵抗および第１のスイッチ素子とを直列接続し、前記第１のスイッチ素子のゲート信号として、前記セット信号を与え、前記第１の抵抗および第１のスイッチ素子の接続点である第１の接続点から、二次側電位系のレベルシフト済みセット信号を得る第１のレベルシフト手段と、二次側電位系の高電位側電源電位と一次側電位系の低電位側電源電位との間に第２の抵抗および第２のスイッチ素子とを直列接続し、前記第２のスイッチ素子のゲート信号として、前記リセット信号を与え、前記第２の抵抗および第２のスイッチ素子の接続点である第２の接続点から、二次側電位系のレベルシフト済みリセット信号を得る第２のレベルシフト手段と、前記レベルシフト済みセット信号および前記レベルシフト済みリセット信号に基づいて、前記高電位側スイッチング素子を導通状態または非道通状態に保つ制御信号を出力する制御信号出力手段と、前記制御信号出力手段の前段に設けられ、前記レベルシフト済みセット信号および前記レベルシフト済みリセット信号が同時に与えられた場合には、直前の前記制御信号を出力し続けるように前記制御信号出力手段に所定の信号を与える保護手段とを有する半導体装置において、前記第１の抵抗に並列接続された第３のスイッチ素子と、前記第２の抵抗に並列接続された第４のスイッチ素子と、二次側電位系で動作し、前記第１、第２の接続点の電位が入力される論理ゲート手段と、を備え、前記論理ゲート手段は、前記第１、第２の接続点の電位が共に前記論理ゲート手段の入力閾値電圧より低い場合に前記第３、第４のスイッチ素子を導通状態にすることを特徴とする。
　本発明では、論理ゲート手段によって、レベルシフト手段の出力を監視することによって、保護手段が機能している状態を検出する。そして、保護手段が機能しているときは、第３，第４のスイッチ素子をオンすることによって、保護機能の働いている時間を短縮して高速動作を可能にする。
　また、本発明に係る半導体装置は、前記高電位側スイッチング素子が導通状態のときは、前記第１の接続点をプルダウンすると共に、前記第２の接続点をプルアップし、前記高電位側スイッチング素子が非導通状態のときは、前記第１の接続点をプルアップすると共に、前記第２の接続点をプルダウンするフィードバック手段を備えたことを特徴とする。
　本発明によるフィードバック手段を設けることにより、dV/dtノイズ発生時の安定動作と高速動作が可能になる。
　また、本発明に係る半導体装置のパルス発生手段は、前記高電位側スイッチング素子を導通状態または非導通状態にするための主パルスとしてセット信号またはリセット信号の何れか一方がオンしている間、該主パルスの立ち上がりから一定時間後に他方の信号をオンにして、セット信号およびリセット信号の両方が共にオンになる状態を生成することを特徴とする。
　本発明によれば、dV/dtノイズ発生の有無に係らず、常に保護機能が働く状態にして、第３，第４のスイッチを動作させることにより半導体装置の高速動作を可能にする。
　また、本発明に係るハイサイド回路の駆動方法は、入力された低電位系制御信号の立ち上がりエッジから主となる微分パルスであるセット信号を生成し、前記低電位系制御信号の立ち下がりエッジから主となる微分パルスであるリセット信号を生成するパルス発生回路と、前記セット信号によってオン・オフするNチャネル型スイッチ素子と抵抗素子とを直列接続して構成される第１のレベルシフト回路と、前記リセット信号によってオン・オフするNチャネル型スイッチ素子と抵抗素子とを直列接続して構成される第２のレベルシフト回路と、前記第１のレベルシフト回路の出力値と前記第２のレベルシフト回路の出力値とからハイサイド回路出力の状態を保持するためのラッチ回路と、該ラッチ回路の出力をもとに高電位側スイッチング素子を駆動する信号を生成するドライバ回路と、前記第１および第２のレベルシフト回路の出力値の所定の状態をラッチ入力に伝達しないようにするラッチ誤動作保護回路と、を備え、低電位系の入力信号を高電位系に伝達するハイサイド回路の駆動方法であって、前記第１および第２のレベルシフト回路の出力値をそれぞれ入力とする論理和回路と、ソース端子をハイサイド回路の高電位側電源電位に接続し、ドレイン端子を第１のレベルシフト回路の出力に接統する第１のPチャネル型半導体素子と、ソース端子をハイサイド回路の高電位側電源電位に接続し、ドレイン端子を第２のレベルシフト回路の出力に接統する第２のPチャネル型半導体素子と、を設け、前記第１および第２のPチャネル型半導体素子のゲート端子に前記論理和回路の出力端子を接続し、前記パルス発生回路の一方の主となる微分パルス発生時に、他方の出力が副となる微分パルスを前記主となる微分パルス発生から一定時間後に出力することにより、一定期間該パルス発生回路のセット信号およびリセット信号が共にHレベルにすることを特徴とする。
　本発明では、高電位側スイッチング素子をオン・オフ制御するための制御信号の微分パルスを発生させるパルス発生回路において、当該高電位側スイッチング素子を駆動するための微分パルスを主パルスとする。この主となる微分パルスが一方の出力端子から出力されてから一定時間後に、他方の出力端子から副となる微分パルスを出力する。この副となる微分パルスは、高電位側スイッチング素子を直接オン・オフ制御するものではない。つまり、副となる微分パルスは、レベルシフトされたセット信号、リセット信号の復帰を早めるものである。これにより高電位側スイッチング素子の高速動作が可能になる。
　この副となる微分パルスの出力時間を調整することにより、前記論理和回路の出力信号を利用して前記第１および第２のPチャネル型半導体素子のゲート電圧を制御して、前記パルス発生回路の微分パルス出力が共にHレベルとなるパルス出力時間を調整し、前記第１および第２のPチャネル型半導体素子の動作閾値電圧を超えるように前記第１および第２のPチャネル型半導体素子のゲート電圧を調整する。
　以上説明したように、本発明によれば、ハーフブリッジ等を構成する半導体装置の高電位側のスイッチング素子のデッドタイム時等におけるオン動作の遅延を抑制することができるので、上記スイッチング素子に並列接続されるダイオードによる電力損失を低減することが可能である。
本発明の第１の実施の形態によるハイサイド回路を用いた半導体装置（ハーフブリッジ駆動回路）の回路構成図である。 図１のハイサイド回路の動作を説明するためのタイミングチャートである。 本発明の第２の実施の形態によるハイサイド回路を用いた半導体装置（ハーフブリッジ駆動回路）の回路構成図である。 本発明の第３の実施の形態によるパルス発生回路４０の回路構成図である。 図４のパルス発生回路の動作を説明するためのタイミングチャートである。 本発明の第３の実施の形態のパルス発生方法によるレベルシフト済みのセット信号とリセット信号の説明図（図６（ａ））と、従来のパルス発生方法によるレベルシフト済みのセット信号とリセット信号の説明図である（図６（ｂ））。 図４のパルス発生回路を動作させたときの各主要信号のシミュレーション結果を示す図である。（パルス間隔が50nsの場合） 図４のパルス発生回路を動作させたときの各主要信号のシミュレーション結果を示す図である。（パルス間隔が30nsの場合） 図４のパルス発生回路を動作させたときの各主要信号のシミュレーション結果を示す図である。（パルス間隔が10nsの場合） 従来のハーフブリッジ駆動回路９０の回路構成図である。 従来の誤動作防止回路の回路図である。 図１０のハイサイド回路の動作を説明するためのタイミングチャートである。
　以下に本発明の実施の形態に係る半導体装置およびハイサイド回路の駆動方法について、図面を参照して説明する。尚、以下に示す実施例は本発明の半導体装置およびハイサイド回路の駆動方法における好適な具体例であり、技術的に好ましい種々の限定を付している場合もある。本発明の技術範囲は、特に本発明を限定する記載がない限り、これらの態様に限定されるものではない。また、以下に示す実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、かつ、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下に示す実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
（第１の実施の形態）
　図１に本発明に係る半導体装置の一実施例として、ハーフブリッジ駆動回路の回路構成を示す。ハーフブリッジ駆動回路１は、ハイサイド回路２０とローサイド回路３０で構成される。しかし、本発明はハイサイド回路２０に関するものであり、ローサイド回路３０との関係は薄いため、ローサイド回路３０の説明は省略する。
　図１において、出力回路１０は、ハーフブリッジを構成するトーテムポール接続されたスイッチング素子XD1,XD2を備え、その両端に高電圧電源PSの出力電圧Eが印加されている。高電位側（ハイサイド）のスイッチング素子XD1には、例えばNチャネルまたはPチャネルのMOSトランジスタ、P型またはN型のIGBTなどが使用される。低電位側（ローサイド）のスイッチング素子XD2には、例えばNチャネルMOSトランジスタ、N型のIGBTなどが使用される。ここでは、スイッチング素子XD1,XD2として、NチャネルMOSトランジスタもしくはN型のIGBTを適用するものとする。各スイッチング素子XD1,XD2には、ダイオードDH,DLがそれぞれ逆並列接続されている。このダイオードDH,DLは、転流用ダイオードまたは寄生ダイオードである。
　ハイサイド回路２０は、マイクロプロセッサ（図示せず）からの指令Hdrvをもとに高電位側スイッチング素子XD1をオンさせるセット信号（set），オフさせるリセット信号（reset）を出力するパルス発生回路４０、パルス発生回路４０から出力された低電位系の信号であるセット信号（set）、リセット信号（reset）のレベルを高電位系に伝達するレベルシフト回路２４，２５、該レベルシフト回路２４，２５の出力を受けてスイッチング素子XD1をオン・オフ制御するハイサイドドライバ２１および電源PS1を備えている。
　レベルシフト回路２４は、抵抗LSR1aとNチャネルMOSトランジスタHVN1からなりパルス発生回路４０から出力されたセット信号（set）を高電位系の信号にレベル変換するオン信号側レベルシフト回路２４、抵抗LSR2aとNチャネルMOSトランジスタHVN2からなりパルス発生回路４０から出力されたリセット信号（reset）を高電位系の信号にレベル変換するオフ信号側レベルシフト回路２５より構成されている。
　また、ラッチ誤動作保護回路２２は、一方の入力端子がオン信号側レベルシフト回路２４の直列接続点である第１の接続点P1に接続される。他方の入力端子は、オフ信号側レベルシフト回路の直列接続点である第２の接続点P2に接続されている。
　ハイサイド回路２０は、ラッチ回路２３の出力信号SHを、レベルシフトされた信号としてハイサイドドライバ２１に入力する。ハイサイドドライバ２１の出力端子は、高電位側スイッチング素子XD1のゲート端子に接続されている。
　また、ラッチ誤動作保護回路２２、ラッチ回路２３、ハイサイドドライバ２１および電源PS1の低電位側電源端子は、スイッチング素子XD1,XD2の直列接続点である第３接続点P3に接続されている。ラッチ誤動作保護回路２２、ラッチ回路２３およびハイサイドドライバ２１は制御信号出力手段２８を構成している。各回路２１～２３には電源PS1の出力電圧E1が印加されている。
　抵抗LSR1aとトランジスタHVN1からなるオン信号側レベルシフト回路２４および抵抗LSR2aとトランジスタHVN2からなるオフ信号側レベルシフト回路２５は、電源PS1の高電位側電源電位E1と接地（GND）電位間にそれぞれ接続されている。
　NチャネルMOSトランジスタHVN1,HVN2のゲート端子には、レベルシフト回路２４，２５への入力信号であるセット信号（set）、リセット信号（reset）がそれぞれ入力される。このセット信号（set）およびリセット信号（reset）は、低電位系の信号である。
　セット信号（set）は、高電位側スイッチング素子XD1のオン期間の開始またはオフ期間の終了のタイミングを指示する信号である。また、リセット信号（reset）は、該スイッチング素子XD1のオフ期間の開始またはオン期間の終了のタイミングを指示する信号である。
　ダイオードD1,D2は、アノードが第３の接続点P3に共通に接続され、カソードが第１の接続点P1、第２の接続点P2にそれぞれ接続されている。このダイオードD1,D2は、第１、第２の接続点P1,P2から出力されるレベルシフト済みセット信号（setdrn）、およびレベルシフト済みリセット信号（resdrn）が第３の接続点P3の電位Vs以下にならないようクランプする。すなわち、ダイオードD1,D2は、ラッチ誤動作保護回路２２に過電圧が入力されることを回避する目的で設けたものである。
　ローサイド回路３０は、低電位側のスイッチング素子XD2をオン・オフ制御するローサイドドライバ３１およびこのローサイドドライバ３１に電源電圧E2を印加する電源PS2を備えている。ローサイドドライバ３１は、入力信号を増幅してスイッチング素子XD2のゲート端子に入力する。スイッチング素子XD2は、ローサイドドライバ３１への入力信号がHレベルのときにオンし、Lレベルのときにオフする。
　ラッチ誤動作保護回路２２の保護機能が働いていない状態では、レベルシフト済みセット信号（setdrn）がLレベルに変化した時点からレベルシフト済みリセット信号（resdrn）がLレベルに変化する時点に至る期間においてラッチ回路２３がHレベルをラッチする。このラッチ期間にハイサイドドライバ２１から出力される信号HOによってスイッチング素子XD1はオンする。
　スイッチング素子XD1,XD2は、両者が共にオフするデッドタイムを除いて相補的にオン・オフする。つまり、スイッチング素子XD1,XD2は、一方がオンのとき、他方がオフする。そして、第３の接続点P3の電位Vsは、スイッチング素子XD2がオンしているときにほぼ接地電位となる。したがって、電位Vsはスイッチング素子XD1がオンしているときにほぼ高電圧電源PSの出力電圧Eと等しくなる。
　誘導性の負荷L1は、第３の接続点P3と接地間に接続され、この接続点P3から出力される電力によって駆動される。
　ラッチ誤動作保護回路２２は従来技術が適用される。ここで、図１１を用いてラッチ誤動作保護回路２２の構成を説明する。
　図１１のラッチ誤動作保護回路２２において、レベルシフト済みセット信号（setdrn）が入力される一方の入力端子は、ＮＯＲ回路G1の一方の入力端子に接続されるとともに、ＮＯＴ回路G2を介してＮＡＮＤ回路G3の一方の入力端子に接続されている。また、レベルシフト済みリセット信号（resdrn）が入力される他方の入力端子は、ＮＯＲ回路G1の他方の入力端子に接続されるとともに、ＮＯＴ回路G4を介してＮＡＮＤ回路G5の一方の入力端子に接続されている。そして、ＮＯＲ回路G1の出力端子は、ＮＯＴ回路G6を介してＮＡＮＤ回路G3の他方の入力端子およびＮＡＮＤ回路G5の他方の入力端子に接続されている。
　再び図１に戻り、本実施形態に係るハイサイド回路２０は、図１０に示す従来例のハイサイド回路９９にPチャネルMOSトランジスタPM1a,PM2aと、論理ゲート回路である２入力論理和回路OR1とを追加した構成を有する。
　トランジスタPM1a,PM2aは、それぞれ抵抗LSR1a,LSR2aに並列接続されている。論理和回路OR1は、一方の入力端子が前記第１の接続点P1に接続され、他方の入力端子が前記第２の接続点P2に接続されている。また、論理和回路OR1の出力端子はMOSトランジスタPM1a,PM2aのゲート端子に接続されている。そして、この論理和回路OR1の入力閾値電圧はラッチ誤動作保護回路２２の閾値電圧以下に設定されている。
　以下、図１２に対応する図２を参照して本実施形態に係るハーフブリッジ駆動回路の動作について説明する。
　図２に示すように、セット信号（set-1）がHレベルになると、NチャネルMOSトランジスタHVN1がオンする。すると接続点P1からLレベルのレベルシフト済みセット信号（setdrn-1）が出力される。この場合、ラッチ誤動作保護回路２２のラッチ誤動作保護機能が働かない。そのためラッチ回路２３がラッチ動作する。その結果、ハイサイドドライバ２１の出力信号HO-1が固有の遅延時間taだけ遅れて立ち上がって高電位側のスイッチング素子XD1がオンする。
　スイッチング素子XD1がオンすると、電位Vsの上昇に伴って発生する前記dV/dtノイズによってレベルシフト済みリセット信号（resdrn）の電位が低下する。そして、レベルシフト済みリセット信号（resdrn）の電位が論理和回路OR1の閾値電圧以下になると、論理和回路OR1に対するもう一つの入力であるレベルシフト済みセット信号（setdrn-1）は以前からLレベルとなっているため、該論理和回路OR1の出力信号OR_OUTがLレベルとなる。これによりMOSトランジスタPM1a,PM2aがオンし、これらのMOSトランジスタPM1a,PM2aのソース－ドレイン間のインピーダンスが低下する。このインピーダンスの低下は、レベルシフト済みセット信号（setdrn-1）およびレベルシフト済みリセット信号（resdrn）の電圧降下を補償する。このため、該レベルシフト済みセット信号（setdrn-1）およびレベルシフト済みリセット信号（resdrn）の電位は、上昇する。なお、図２は、NチャネルMOSトランジスタHVN1,HVN2のオン抵抗をMOSトランジスタPM1a,PM2aのオン抵抗より大幅に小さくなるよう設定して、セット信号（set-1）によりNチャネルMOSトランジスタHVN1がオンしているときのレベルシフト済みセット信号（setdrn-1）が振動せず、Lレベルのままとなる場合について示している。
　レベルシフト済みセット信号（setdrn-1）とレベルシフト済みリセット信号（resdrn）の電位が上昇し、論理和回路OR1の閾値電圧を超えると、該論理和回路OR1の出力端子がHレベルとなる。その結果、MOSトランジスタPM1a,PM2aのゲートがオフして、これらのソース・ドレイン間のインピーダンスが大きくなる。このため、レベルシフト済みセット信号（setdrn-1）とレベルシフト済みリセット信号（resdrn）の電位が降下する。
　dV/dtノイズが発生している間、これらの動作が繰り返し行われるため、論理和回路OR1の出力信号およびレベルシフト済みセット信号（setdrn-1）とレベルシフト済みリセット信号（resdrn）は振動した波形となる。なお、上述のように、NチャネルMOSトランジスタHVN1がオンするとレベルシフト済みセット信号（setdrn-1）の振動は停止する。
　次に、前記デッドタイム等に起因して電位Vsが立ち上がりつつあるときにセット信号（set-2）がHレベルになる場合、つまり、電位Vsの立ち上がり期間とセット信号（set-2）がHレベルになる時点とが重なっている場合について説明する。ここで、セット信号（set-2）がHレベルになるまでは、２つのレベルシフト済み信号（setdrn-1,resdrn）は共にLレベルであるか、共にHレベルであるかのいずれかであるため、ラッチ回路２３に変化はない。すなわち、共にLレベルであればラッチ誤動作保護回路２２によりラッチ回路２３への入力が阻止され、共にHレベルであればラッチ回路２３の入力が負論理であるため、ラッチ回路２３は変化しない。
　この場合、上記電位Vsの立ち上がりに伴うdV/dtノイズが発生しているときに、つまり、論理和回路OR1の出力信号および２つのレベルシフト済み信号（setdrn-2,resdrn）が振動した波形を示している状態下でセット信号（set-2）がHレベルに変化する。セット信号（set-2）がHレベルになると、セット側のソース接地増幅回路を構成するNチャネルMOSトランジスタHVN1がオンする。そしてレベルシフト済みセット信号（setdrn-2）がLレベルになる。このため、レベルシフト済みリセット信号（resdrn）が振動によりHレベルになるタイミングで、dV/dtノイズが発生している場合でもラッチ誤動作保護回路２２によりラッチ回路２３への入力が阻止されない。したがって、セット信号（set-2）をラッチ回路２３に伝達することが可能となる。
　なお、デッドタイム等による電位Vsの立ち上がりが終了した後にセット信号（set-3）がHレベルになる場合には、ラッチ誤動作保護回路２２のラッチ誤動作保護機能が働いていない。このため、ハイサイドドライバ２１の出力信号HO-3は、前記した固有の遅延時間taだけ遅れて立ち上がり、同時にスイッチング素子XD1がオンする。
　上述した実施形態は、セット信号がHレベルになる場合についての説明を行ってきたが、リセット信号（reset）がHレベルに変化されるときも同様に、ラッチ回路２３にこのリセット信号（reset）が伝達される。
　以上、本実施形態によれば、図２に示す出力信号HO-2と図１２に示す出力信号HO-2の比較から明らかなように、電位Vsが立ち上がりつつあるときにセット信号（set-2）がHレベルとなる状態における出力信号HO-2の遅延を抑制することができる。従って、スイッチング素子XD1のオン動作の遅延を抑制して該スイッチング素子XD1に並列接続されたダイオードDHによる電力損失を低減することが可能になる。
　また、本実施形態においても、ラッチ誤動作保護回路２２として図１１に示した構成のものを使用し、これに組み合わせるラッチ回路２３としてセットリセット・フリップフロップ回路を使用することができる。
　また、論理和回路OR1は上述の動作を実現する回路であればよく、単純な論理和回路（ORゲート回路）に限定するものではない。以下の実施の形態においても同様である。
（第２の実施の形態）
　次に、本発明の第２の実施の形態を説明する。
図３に本実施の形態によるハイサイド回路を含むハーフブリッジ駆動回路の回路構成を示す。図１との違いは、PチャネルMOSトランジスタPM1,PM2、抵抗LSR1b,LSR2bおよびＮＯＴ回路２６を追加した点である。その他は図１と同様であるので同一要素には同一符号を付して説明を省略する。
　MOSトランジスタPM1,PM2は、それぞれ抵抗LSR1a，LSR2aに並列接続され、かつそれらのゲート端子が接続点P2,P1にそれぞれ接続されている。
　抵抗LSR1bは、一端が接続点P1に接続され、他端がＮＯＴ回路２６の出力端子に接続されている。また、抵抗LSR2bは、一端が接続点P2に接続され、他端がラッチ回路２３の出力端子に接続されている。ラッチ回路２３の出力端子には、ＮＯＴ回路２６の入力端子も接続されている。
　上記抵抗LSR1b,LSR2b、ＮＯＴ回路２６、トランジスタPM1,PM2は、フィードバック回路を構成している。なお、抵抗LSR1aと抵抗LSR2aは同じ抵抗値を有し、また、抵抗LSR1bと抵抗LSR2bは同じ抵抗値を有する。
　次に、抵抗LSR1b,LSR2bについて説明する。
図３において、抵抗LSR1b,LSR2bのＮＯＴ回路２６側の端子の電位は、ラッチ回路２３の出力信号の論理レベルに応じて、一方がHレベルであれば他方はLレベルとなる。
　ここで、ラッチ回路２３の出力は、Lレベルになっているとする。このときＮＯＴ回路２６の出力はHレベルとなる。そして第１の接続点P1から出力されるレベルシフト済みセット信号（setdrn）の電位は、電位Vsを基準とする電圧E1と等しくなり、Hレベルになる。一方、第２の接続点P2から出力されるレベルシフト済みリセット信号（resdrn）の電位は、電圧E1を抵抗LSR2a,LSR2bで分圧した値（=E1・LSR2b/（LSR2a＋LSR2b））となる。
　このとき、この分圧値がラッチ誤動作保護回路２２のHレベルになるように設定する。すなわち電圧E1を抵抗LSR2a,LSR2bで分圧した電圧がラッチ誤動作保護回路２２の閾値電圧より高くなるように抵抗LSR2a, LSR2bの分圧比を定めておく。
　ラッチ回路２３の出力がHレベル、ＮＯＴ回路２６の出力がLレベルとなっている場合についても同様である。すなわち電圧E1を抵抗LSR1a,LSR1bで分圧した電圧がラッチ誤動作保護回路２２のHレベルになるように抵抗LSR1a,LSR1bの分圧比を定めておく。
　抵抗LSR1a,LSR1bの分圧比および抵抗LSR2a,LSR2bの分圧比をこのように定めておくことにより、ハイサイド回路２０のレベルシフト済みセット信号（setdrn）またはレベルシフト済みリセット信号（resdrn）の一方のみにLレベルの入力信号が入力されているときのdV/dtノイズ耐量が向上して安定した動作が可能になる。
　次に、抵抗LSR1b,LSR2b、ＮＯＴ回路２６およびPチャネルMOSトランジスタPM1,PM2からなるフィードバック回路について説明する。
　抵抗LSR1a，LSR2aの抵抗値が等しく、抵抗LSR1b，LSR2bの抵抗値が等しいものとし、かつ、PチャネルMOSトランジスタPM1,PM2のオン抵抗は十分小さいものとする。すると、そのゲートが接続点P1,P2のうちのHレベルの接続点（以降の説明では、この接続点を「Ｈ接続点」という。）に接続されているPチャネルMOSトランジスタのゲート・ソース間電圧はゼロである。また、そのゲートが接続点P1,P2のうちのLレベルの接続点（以降の説明では、この接続点を「Ｌ接続点」という。）に接続されているPチャネルMOSトランジスタのゲート・ソース間電圧は、E1・Ra/（Ra+Rb）となる。なお、抵抗Raは抵抗LSR1aまたは抵抗LSR2aのいずれかに相当し、抵抗Rbは抵抗LSR1bまたは抵抗LSR2bのいずれかに相当する。
　上記ゲート・ソース間電圧E1・Ra/（Ra+Rb）の値は、PチャネルMOSトランジスタPM1,PM2の閾値電圧よりやや大きい電圧値に設定される。これにより、ゲートがL接続点に接続されているMOSトランジスタは、有限のオン抵抗Ronを持ち、このオン抵抗Ronが抵抗LSR1aもしくは抵抗LSR2aに並列接続される構成となる。例えば、E1＝15Ｖ、PチャネルMOSトランジスタPM1,PM2の閾値電圧を2.5Ｖ、LSR1a= LSR2a=Ra=10kΩ、LSR1b=R5=Rb=45kΩとすると、上記ゲート・ソース間電圧が閾値電圧より0.2Vだけ大きいE1・Ra/（Ra+Rb）=2.7Vとなる。
　このように、本実施形態では、上記オン抵抗Ronがゼロでない有限の値となる。このため本実施形態では、Ｈ接続点に接続されているNチャネルMOSトランジスタHVN1もしくはHVN2がオンしても、電位E1と接地電位の間に貫通電流が流れることが防止される。
　また、NチャネルMOSトランジスタHVN1,HVN2のソース・ドレイン間には、寄生容量Cds1,Cds2が存在する。このため、上記オン抵抗RonはＨ接続点に対する時定数とＬ接続点に対する時定数とに相違をもたらし、前者の時定数を後者の時定数よりも小さくさせる。
　この結果、dv/dtノイズによってＨ接続点とＬ接続点の電位が変化する場合、Ｈ接続点の電位がＬ接続点の電位よりも速く変化する。したがって、両者の電位が立ち上がるとき、Ｈ接続点の電位がラッチ誤動作保護回路２２の入力閾値電圧に到達する時間と、Ｌ接続点の電位が同閾値電圧に到達する時間とに差が生じる。ラッチ回路２３は、この時間差によって結果的に元の値を保つようにセットもしくはリセットされる。
　それゆえ本実施形態によれば、dv/dtノイズに対する誤動作防止をより確実にすることができる。
　以上のように、抵抗LSR1b,LSR2b、ＮＯＴ回路２６およびPチャネルMOSトランジスタPM1,PM2からなるフィードバック回路は、ラッチ回路２３の出力信号に応じて、第１の接続点P1と第２の接続点P2の一方を２次側電位系の高電位側電源電位にプルアップするとともに他方を２次側電位系の低電位側電源電位にプルダウンし、それによって、dv/dtノイズに対する誤動作をより確実に防止する。
　なお、本実施形態のハイサイド回路においても、図１に示すハイサイド回路と同様に、高電位側スイッチング素子XD1のオン動作の遅延を抑制して電力損失を低減するという効果が得られる。
（第３の実施の形態）
　次に、本発明の第３の実施の形態を説明する。
本実施の形態によるハーフブリッジ駆動回路１は、図１および図３に示すハイサイド回路２０において、パルス発生回路４０から従来とは異なる出力波形の信号を出力するものである。
　図４は、本実施の形態によるパルス発生回路４０の回路構成図である。図４において、外部からの入力信号Hdrvは、パルス発生回路４０のＤ型フリップフロップ５０のＤ入力端子に入力される。システムクロックＣＬＫはＤ型フリップフロップ５０のＣＬＫ端子に入力されている。
　また、Ｄ型フリップフロップ５０のＱ出力端子は、ＡＮＤ回路５１の反転入力端子に接続されると共にＡＮＤ回路５２の非反転入力端子に接続されている。入力信号Hdrvは、ＡＮＤ回路５１の非反転入力端子と、ＡＮＤ回路５２の反転入力端子に接続される。なお、反転入力端子は、非反転入力端子の前段にＮＯＴ回路を挿入することにより実現することができる。
　ＡＮＤ回路５１の出力端子は、ＲＳフリップフロップ５６のＳ入力端子に接続される。ＡＮＤ回路５２の出力端子は、ＲＳフリップフロップ５６のＲ入力端子に接続されている。
　ＲＳフリップフロップ５６の出力Ｑは、マルチプレクサ回路（ＭＵＸ）５４，５５のセレクト端子Ｓに接続されている。このマルチプレクサ回路５４，５５は、セレクト信号（Select）によって、入力端子０または入力端子１のいずれか一方の端子の入力信号を選択して出力する。
　ＡＮＤ回路５１，ＡＮＤ回路５２の出力は、ＯＲ回路５３の入力端子に夫々接続されている。ＯＲ回路５３の出力端子は、カウンタ回路（ＣＮＴ）５７のクリア端子に接続されている。また、カウンタ回路５７のクロック入力端子には、システムクロックＣＬＫが接続されている。カウンタ回路５７の一方の出力端子（以降の説明では、この出力端子を「第１の出力端子」という。）は、マルチプレクサ回路５４の入力端子１と、マルチプレクサ回路５５の入力端子０に接続されている。カウンタ回路５７の他方の出力端子（以降の説明では、この出力端子を「第２の出力端子」という。）は、マルチプレクサ回路５４の入力端子０と、マルチプレクサ回路５５の入力端子１に接続されている。
　なお、本実施の形態では、カウンタ回路５７の第１の出力端子は、クリア信号後のクロック信号によって「１」から順にカウントアップされ「７」までオン状態を継続し、「８」以降はオフになる信号である。カウンタ回路５７の第２の出力端子は、「１」から「５」まではオフ状態が継続し、「６」「７」の間オンになり、その後は再びオフになる信号を出力する。
　すなわち、カウンタ回路５７の第２の出力端子は、第１の出力端子よりも５クロック分遅れてオンになり、第１の出力端子と同時にオフになる信号である。この遅れ時間は、その後、オン信号側レベルシフト回路２４，オフ信号側レベルシフト回路２５，ラッチ誤動作保護回路２２を通しても確実に第１の出力端子からの出力信号（以降の説明では、この出力信号を「第１の出力信号」という。）の方がラッチ回路２３に早く入力される時間となるように調整すれば良い。また、第２の出力端子からの出力信号（以降の説明では、この出力信号を「第２の出力信号」という。）がオンになっている時間は、PチャネルMOSトランジスタPM1a，PM2aが確実にオンする時間に調整される。
　第２の出力信号がオフになるタイミングは、図４の回路図のようにクロックに同期した信号として第１の出力信号と同時にオフになれば問題がない。あるいは、PチャネルMOSトランジスタPM1a，PM2aのオン時間が十分確保できるようにパルス幅を取ることができれば、第１の出力信号よりも早くオフになっても良い。要は、レベルシフトされ、ラッチ誤動作保護回路を通して、ラッチ回路に入力される信号がどのようなタイミングでオン，オフされるかが重要である。したがって、上記カウンタ回路５７は、第１、第２の出力信号のタイミングを多少ずらしても実現できる。
　システムリセット信号ZRSTは、各フリップフロップ５０，５６、およびカウンタ回路５７のリセット端子に接続されている。
　上記の構成を有するパルス発生回路４０の動作波形を図５に示す。
Ｄ型フリップフロップ５０により、入力信号Hdrvから１クロック分遅れてPreHdrv信号が出力される。ＡＮＤ回路５１，５２によって入力信号Hdrvと信号PreHdrvとの差分が取られ、入力信号Hdrvの立ち上がり，立ち下がりのタイミングで１クロック分のrise信号，fall信号がそれぞれ出力され、カウンタ回路５７のクリア信号となる。
　また、入力信号Hdrvの立ち上がり時は、rise信号によってＲＳフリップフロップ５６はセットされ、その出力ＱはHレベルになる。入力信号Hdrvの立ち下がり時は、rise信号によってＲＳフリップフロップ５６はリセットされ、その出力ＱはLレベルになる。
　マルチプレクサ回路５４，５５は、入力信号Hdrvの立ち上がり、立ち下がりで選択される信号が異なる。このため、立ち上がりのときには、マルチプレクサ回路５４から第１の出力信号がset信号として出力され、マルチプレクサ回路５５から第２の出力信号がreset信号として出力される。他方、入力信号Hdrvの立ち下がりのときには、マルチプレクサ回路５４から第２の出力信号がset信号として出力され、マルチプレクサ回路５５から第１の出力信号がreset信号として出力される。
　次に、図６を用いて、本実施の形態の波形によるラッチ誤動作保護回路２２への入力信号と、前実施の形態の波形によるラッチ誤動作保護回路２２への入力信号とを比較して説明する。
　パルス発生回路４０から出力された信号は、図６（ａ）のようになり、セット時は、set信号から所定時間遅れてreset信号が立ち上がり、略同時にオフになる。リセット時は、まずreset信号が立ち上がり、所定時間遅れてset信号が立ち上がり、略同時にオフになる。
　より詳細に説明すると、セット時は、まずset信号が立ち上がり、このときはまだreset信号はオフ状態である。レベルシフト後の信号であるsetdrn信号、resdrn信号（負論理）は、それぞれLレベル、Hレベルになり、ラッチ回路２３はセット状態となり、その出力はオンになる。したがって、ハイサイドドライバ２１の出力もオンとなり、高電位側スイッチング素子XD1は導通状態となる。このとき、ラッチ誤動作保護回路２２は働いていない。
　その後、所定時間（図４の例では５クロック）遅れてreset信号が立ち上がると、ラッチ誤動作保護回路２２には、レベルシフト後の信号であるsetdrn信号、resdrn信号（負論理）ともにLレベル（有効）が入力される。このため、保護機能が働き、ラッチ誤動作保護回路２２の出力は、セット側、リセット側ともにHレベルになる。これがラッチ回路２３に入力されると前値保持となり、前の出力が維持される。このため、ハイサイドドライバ２１の出力はHレベル、高電位側スイッチング素子XD1は導通状態を維持する。
　このとき、論理和回路OR1の出力がLレベルになるため、Pチャネル型MOSトランジスタPM1a，PM2aがオン状態となる。これにより、両レベルシフト回路２４，２５の出力インピーダンスが低くなるため、寄生容量Cds1，Cds2の充電時間が短くなり、早く復帰することになる。
　なお、ラッチ誤動作保護回路２２により、ハイサイドドライバ２１の出力信号HOの状態に応じて、レベルシフト回路のインピーダンスは異なる。つまり、出力信号HOがLレベルの状態ではsetdrn側のインピーダンスの方が低い。このためsetdrn信号の方が早くHレベルに回復する。これにより、安定した動作が可能になると共にその後set信号がオンになったときに、迅速に応答することができる。一方、出力信号HOがHレベルの状態ではresdrn側のインピーダンスの方が低い。このため、resdrn信号の方が早くHレベルに回復する。これにより、安定した動作が可能になると共にその後reset信号がオンになったときに迅速に応答することができ、高電位側スイッチング素子XD1を高速に駆動することができる。
　一方、従来のパルス発生回路によれば、図６（ｂ）に示す如く、誤動作防止用のPチャネルMOSトランジスタ（PM1，PM2）の効果でresdrn信号がLレベルになると同時にsetdrn信号はHレベルに回復するが、遅延が生じる。この間は後段のラッチ誤動作保護回路２２が働き、出力信号が変化しないため、出力応答に遅延が生ずる。
　第２の実施の形態では、dV/dtノイズ発生時に、追加した論理和回路OR1が動作してPチャネルMOSトランジスタ（PM1，PM2）をオン状態にして、dV/dtノイズ発生時の遅延を緩和していた。しかし、本実施の形態では、set信号，reset信号のHレベル期間を一定期間重ねることで、一時的にPチャネルMOSトランジスタ（PM1a，PM2a）の同時オン状態を作り、両レベルシフト回路の出力のインピーダンスを下げている。これにより、次の制御信号が入力される前にレベルシフト回路の出力状態を定常状態に戻すことができる。このため本実施の形態では、dV/dtノイズ発生の有無に関係なく、常に遅延を緩和することができる。
　図７～図９にセット信号とリセット信号のパルス間隔を、それぞれ50ns、30ns、10nsとしたときの、主要な信号のシミュレーション結果を示す。
　主要な信号として、ハイサイドドライバ２１からの出力信号（out）、パルス発生回路４０の出力であるセット信号（set）とリセット信号（reset）、論理和回路OR1からの出力信号（dvdten）、シフト済みセット信号（setdrn）、シフト済みリセット信号（resdrn）を記載している。本実施の形態によるパルス発生回路を用いた場合の波形を実線で示し、従来のパルス発生回路を用いた場合の波形を点線で示している。
　たとえば、図７の例（パルス間隔が50ns）では、本実施の形態によるパルス発生回路を用いることにより、従来のパルス発生回路を用いた場合に比べて、立ち上がりにおいて2ns、立ち下がりにおいて5.8nsの遅延緩和効果が生じている。パルス間隔が短くなるほどこの効果は大きくなり、図９の例（パルス間隔が10ns）では、立ち上がりにおいて15ns、立ち下がりにおいて17nsの遅延緩和の効果がある。
１・・・ハーフブリッジ駆動回路
１０・・・出力回路
２０・・・ハイサイド回路
２１・・・ハイサイドドライバ
２２・・・ラッチ誤動作保護回路（保護手段）
２３・・・ラッチ回路
２４・・・オン信号側レベルシフト回路（第１のレベルシフト手段）
２５・・・オフ信号側レベルシフト回路（第２のレベルシフト手段）
２６・・・ＮＯＴ回路
２８・・・制御信号出力手段
３０・・・ローサイド回路
３１・・・ローサイドドライバ
４０・・・パルス発生回路（パルス発生手段）
５０，５６・・・Ｄ型フリップフロップ
５１，５２，５３・・・論理回路
５４，５５・・・マルチプレクサ回路
５７・・・カウンタ回路
９０・・・従来のハーフブリッジ駆動回路
９９・・・従来のハイサイド回路
OR1・・・論理和回路（論理ゲート手段）
DH，DL・・・ダイオード
PS，PS1，PS2・・・電源（電源手段）

Claims (5)

  1. 　一次側電位系の入力信号を、該一次側電位系とは異なる二次側電位系に伝達する半導体装置であって、
    　直列に接続され、二次側電位系の制御信号で動作する高電位側スイッチング素子と一次側電位系の制御信号で動作する低電位側スイッチング素子、および前記高電位側スイッチング素子および前記低電位側スイッチング素子の接続点の電位を基準とする電源手段を有し、
    　前記入力信号をもとに前記高電位側スイッチング素子を導通状態にするためのパルス状のセット信号と前記高電位側スイッチング素子を非導通状態にするためのパルス状のリセット信号とを発生するパルス発生手段と、
    　二次側電位系の高電位側電源電位と一次側電位系の低電位側電源電位との間に第１の抵抗および第１のスイッチ素子とを直列接続し、前記第１のスイッチ素子のゲート信号として、前記セット信号を与え、前記第１の抵抗および第１のスイッチ素子の接続点である第１の接続点から、二次側電位系のレベルシフト済みセット信号を得る第１のレベルシフト手段と、
    　二次側電位系の高電位側電源電位と一次側電位系の低電位側電源電位との間に第２の抵抗および第２のスイッチ素子とを直列接続し、前記第２のスイッチ素子のゲート信号として、前記リセット信号を与え、前記第２の抵抗および第２のスイッチ素子の接続点である第２の接続点から、二次側電位系のレベルシフト済みリセット信号を得る第２のレベルシフト手段と、
    　前記レベルシフト済みセット信号および前記レベルシフト済みリセット信号に基づいて、前記高電位側スイッチング素子を導通状態または非道通状態に保つ制御信号を出力する制御信号出力手段と、
    　前記制御信号出力手段の前段に設けられ、前記レベルシフト済みセット信号および前記レベルシフト済みリセット信号が同時に与えられた場合には、直前の前記制御信号を出力し続けるように前記制御信号出力手段に所定の信号を与える保護手段とを有する半導体装置において、
    　前記第１の抵抗に並列接続された第３のスイッチ素子と、
    　前記第２の抵抗に並列接続された第４のスイッチ素子と、
    　二次側電位系で動作し、前記第１、第２の接続点の電位が入力される論理ゲート手段と、を備え、
    　前記論理ゲート手段は、前記第１、第２の接続点の電位が共に前記論理ゲート手段の入力閾値電圧より低い場合に前記第３、第４のスイッチ素子を導通状態にすることを特徴とする半導体装置。
  2. 　前記高電位側スイッチング素子が導通状態のときは、前記第１の接続点をプルダウンすると共に、前記第２の接続点をプルアップし、前記高電位側スイッチング素子が非導通状態のときは、前記第１の接続点をプルアップすると共に、前記第２の接続点をプルダウンするフィードバック手段を備えたことを特徴とする請求項１記載の半導体装置。
  3. 　前記パルス発生手段は、前記高電位側スイッチング素子を導通状態または非導通状態にするための主パルス信号としてセット信号またはリセット信号の何れか一方がオンしている間、該主パルス信号の立ち上がりから一定時間後に他方の信号をオンにして、セット信号およびリセット信号の両方が共にオンになる状態を生成することを特徴とする請求項１または２に記載の半導体装置。
  4. 　入力された低電位系制御信号の立ち上がりエッジから主となる微分パルスであるセット信号を生成し、前記低電位系制御信号の立ち下がりエッジから主となる微分パルスであるリセット信号を生成するパルス発生回路と、
    　前記セット信号によってオン・オフするNチャネル型スイッチ素子と抵抗素子とを直列接続して構成される第１のレベルシフト回路と、
    　前記リセット信号によってオン・オフするNチャネル型スイッチ素子と抵抗素子とを直列接続して構成される第２のレベルシフト回路と、
    　前記第１のレベルシフト回路の出力値と前記第２のレベルシフト回路の出力値とからハイサイド回路出力の状態を保持するためのラッチ回路と、
    　該ラッチ回路の出力をもとに高電位側スイッチング素子を駆動する信号を生成するドライバ回路と、
    　前記第１および第２のレベルシフト回路の出力値の所定の状態をラッチ入力に伝達しないようにするラッチ誤動作保護回路と、
    を備え、低電位系の入力信号を高電位系に伝達するハイサイド回路の駆動方法であって、
    　前記第１および第２のレベルシフト回路の出力値をそれぞれ入力とする論理和回路と、ソース端子をハイサイド回路の高電位側電源電位に接続し、ドレイン端子を第１のレベルシフト回路の出力に接統する第１のPチャネル型半導体素子と、ソース端子をハイサイド回路の高電位側電源電位に接続し、ドレイン端子を第２のレベルシフト回路の出力に接統する第２のPチャネル型半導体素子と、を設け、
    　前記第１および第２のPチャネル型半導体素子のゲート端子に前記論理和回路の出力端子を接続し、
    　前記パルス発生回路の一方の主となる微分パルス発生時に、他方の出力が副となる微分パルスを前記主となる微分パルス発生から一定時間後に出力することにより、一定期間該パルス発生回路のセット信号およびリセット信号が共にHレベルにすることを特徴とするハイサイド回路の駆動方法。
  5. 　請求項４記載のハイサイド回路の駆動方法であって、副となる微分パルスの出力時間を調整することにより、前記論理和回路の出力信号を利用して前記第１および第２のPチャネル型半導体素子のゲート電圧を制御して、前記パルス発生回路の微分パルス出力が共にHレベルとなるパルス出力時間を調整し、前記第１および第２のPチャネル型半導体素子の動作閾値電圧を超えるように前記第１および第２のPチャネル型半導体素子のゲート電圧およびパルス印加時間を調整することを特徴とするハイサイド回路の駆動方法。
PCT/JP2012/081414 2012-02-28 2012-12-04 半導体装置およびハイサイド回路の駆動方法 WO2013128746A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201280062352.9A CN104025454B (zh) 2012-02-28 2012-12-04 半导体装置及高侧电路的驱动方法
EP12869891.7A EP2822180B1 (en) 2012-02-28 2012-12-04 Semiconductor device and method for driving high-side circuit
US14/301,668 US9325317B2 (en) 2012-02-28 2014-06-11 Semiconductor device and high side circuit drive method
US15/067,676 US9722610B2 (en) 2012-02-28 2016-03-11 Semiconductor device and high side circuit drive method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012042568A JP5825144B2 (ja) 2012-02-28 2012-02-28 半導体装置およびハイサイド回路の駆動方法
JP2012-042568 2012-02-28

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/301,668 Continuation US9325317B2 (en) 2012-02-28 2014-06-11 Semiconductor device and high side circuit drive method

Publications (1)

Publication Number Publication Date
WO2013128746A1 true WO2013128746A1 (ja) 2013-09-06

Family

ID=49081965

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/081414 WO2013128746A1 (ja) 2012-02-28 2012-12-04 半導体装置およびハイサイド回路の駆動方法

Country Status (5)

Country Link
US (2) US9325317B2 (ja)
EP (1) EP2822180B1 (ja)
JP (1) JP5825144B2 (ja)
CN (1) CN104025454B (ja)
WO (1) WO2013128746A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023134449A1 (zh) * 2022-01-14 2023-07-20 西安稳先半导体科技有限责任公司 一种无线耳机组件、电池保护电路、电池组件、电子装置及电子组件

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015045534A1 (ja) * 2013-09-27 2015-04-02 富士電機株式会社 駆動回路および半導体装置
JP6362476B2 (ja) * 2014-08-26 2018-07-25 ローム株式会社 ハイサイドトランジスタのゲート駆動回路、スイッチング出力回路、インバータ装置、電子機器
US9900009B2 (en) * 2014-10-01 2018-02-20 Fuji Electric Co., Ltd. Level shift circuit
JP6436230B2 (ja) * 2015-04-09 2018-12-12 富士電機株式会社 駆動回路
DE112016000204T5 (de) * 2015-05-15 2017-08-24 Fuji Electric Co., Ltd. Ansteuerschaltung
EP3157153B1 (en) * 2015-10-15 2021-12-22 Nxp B.V. Dc-dc converters having a half-bridge node, controllers therefor and methods of controlling the same
CN108370213B (zh) * 2015-12-10 2020-05-08 三菱电机株式会社 半导体器件驱动电路
CN107925409B (zh) 2016-03-17 2020-10-27 富士电机株式会社 电平转换电路
US10425078B2 (en) * 2016-09-09 2019-09-24 Mosway Technologies Limited High-side power switch control circuit
JP6731884B2 (ja) * 2017-05-19 2020-07-29 三菱電機株式会社 ハイサイドゲート駆動回路、半導体モジュール、および３相インバータシステム
TWI656720B (zh) * 2017-11-06 2019-04-11 立錡科技股份有限公司 切換式電源供應器及其控制電路
US10110221B1 (en) * 2018-02-21 2018-10-23 Navitas Semiconductor, Inc. Power transistor control signal gating
JP7095388B2 (ja) * 2018-05-11 2022-07-05 富士電機株式会社 トーテムポール回路用駆動装置
JP7119681B2 (ja) * 2018-07-16 2022-08-17 株式会社デンソー 信号伝達装置及び駆動装置
US10826374B2 (en) * 2018-08-08 2020-11-03 Semiconductor Components Industries, Llc Control of pulse generator in driving control device
US10734892B2 (en) * 2018-09-27 2020-08-04 Psemi Corporation Level shifter for power applications
US10833672B2 (en) * 2018-11-15 2020-11-10 Rohm Co., Ltd. Driving circuit for high-side transistor, switching circuit, and controller for DC/DC converter
JP7395831B2 (ja) * 2019-03-11 2023-12-12 富士電機株式会社 駆動回路
JP7081721B2 (ja) 2019-03-29 2022-06-07 富士電機株式会社 駆動回路
US10790826B1 (en) * 2019-05-19 2020-09-29 Novatek Microelectronics Corp. Level shifter with low power consumption
US10868536B1 (en) * 2019-09-20 2020-12-15 Analog Devices International Unlimited Company High common-mode transient immunity high voltage level shifter
CN112821728A (zh) * 2019-11-15 2021-05-18 富士电机株式会社 开关控制电路、半导体装置
CN113541451B (zh) * 2020-04-21 2022-07-26 复旦大学 用于增强型GaN HEMT的高频智能半桥栅驱动电路
JP7438091B2 (ja) * 2020-12-15 2024-02-26 三菱電機株式会社 半導体デバイス駆動回路
US11711079B2 (en) * 2021-03-01 2023-07-25 Texas Instruments Incorporated Integrated bus interface fall and rise time accelerator method
JP2022144130A (ja) * 2021-03-18 2022-10-03 ローム株式会社 ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ
CN113472330B (zh) * 2021-06-09 2023-11-03 美的集团(上海)有限公司 抑制噪声的电路
US11671080B1 (en) * 2022-05-10 2023-06-06 Allegro Microsystems, Llc Level shifter with immunity to state changes in response to high slew rate signals
EP4369604A1 (en) * 2022-11-10 2024-05-15 Mitsubishi Electric R&D Centre Europe B.V. Overlapping protection using gate current mirror in a power converter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09200017A (ja) * 1996-01-12 1997-07-31 Mitsubishi Electric Corp 半導体装置
JPH09200020A (ja) * 1996-01-17 1997-07-31 Fuji Electric Co Ltd レベルシフト回路
JP2000252809A (ja) * 1999-03-02 2000-09-14 Fuji Electric Co Ltd レベルシフト回路
WO2012043750A1 (ja) * 2010-09-30 2012-04-05 富士電機株式会社 レベルシフト回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5896043A (en) 1989-02-10 1999-04-20 Fuji Electric Co., Ltd. Level shift circuit
JPH0417A (ja) * 1990-04-12 1992-01-06 Iwata Denko Kk 軸用止メ輪
EP0905851A1 (en) * 1997-09-30 1999-03-31 STMicroelectronics S.r.l. Protection circuit for an electric pulse supply line in a semiconductor integrated device
JP4156324B2 (ja) * 2002-09-30 2008-09-24 ローム株式会社 直流−交流変換装置、及び交流電力供給方法
JP4816500B2 (ja) 2007-02-23 2011-11-16 三菱電機株式会社 半導体装置
TW200943723A (en) * 2008-04-14 2009-10-16 Inergy Thechnolgoy Inc High side driving circuit
JP5466545B2 (ja) * 2010-03-17 2014-04-09 株式会社 日立パワーデバイス レベルシフト回路、および電力変換装置
US8044699B1 (en) * 2010-07-19 2011-10-25 Polar Semiconductor, Inc. Differential high voltage level shifter
JP6094032B2 (ja) * 2011-08-26 2017-03-15 サンケン電気株式会社 レベルシフト回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09200017A (ja) * 1996-01-12 1997-07-31 Mitsubishi Electric Corp 半導体装置
JP3429937B2 (ja) 1996-01-12 2003-07-28 三菱電機株式会社 半導体装置
JPH09200020A (ja) * 1996-01-17 1997-07-31 Fuji Electric Co Ltd レベルシフト回路
JP2000252809A (ja) * 1999-03-02 2000-09-14 Fuji Electric Co Ltd レベルシフト回路
WO2012043750A1 (ja) * 2010-09-30 2012-04-05 富士電機株式会社 レベルシフト回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023134449A1 (zh) * 2022-01-14 2023-07-20 西安稳先半导体科技有限责任公司 一种无线耳机组件、电池保护电路、电池组件、电子装置及电子组件

Also Published As

Publication number Publication date
US20160197614A1 (en) 2016-07-07
EP2822180A1 (en) 2015-01-07
EP2822180B1 (en) 2018-09-12
EP2822180A4 (en) 2016-11-16
US9325317B2 (en) 2016-04-26
JP5825144B2 (ja) 2015-12-02
JP2013179501A (ja) 2013-09-09
US9722610B2 (en) 2017-08-01
CN104025454B (zh) 2016-12-14
CN104025454A (zh) 2014-09-03
US20140292392A1 (en) 2014-10-02

Similar Documents

Publication Publication Date Title
JP5825144B2 (ja) 半導体装置およびハイサイド回路の駆動方法
JP5354417B2 (ja) レベルシフト回路
JP5082574B2 (ja) 半導体装置
KR100428987B1 (ko) 구동제어장치
US7724045B2 (en) Output buffer circuit
JP2013013044A (ja) ゲートドライブ回路
CN107094012B (zh) 一种电平转换电路及方法
WO2016163142A1 (ja) 駆動回路
CN104094525A (zh) 半导体装置
JP4792636B2 (ja) 誘導性負荷駆動回路
KR102028388B1 (ko) 게이트 구동회로 및 이를 포함하는 전력 스위치 제어장치
CN107689787B (zh) 一种用于半桥结构的高压侧栅驱动电路
JP2011015136A (ja) 半導体回路
CN107231143B (zh) 电平移位电路
JP5447575B2 (ja) 駆動装置
CN105553236A (zh) 驱动电路
JP3863474B2 (ja) 駆動回路及び半導体装置
US10734995B1 (en) Output circuit
JP4816500B2 (ja) 半導体装置
JP5452399B2 (ja) 半導体装置
JP2013039031A (ja) 半導体装置
JP2020061675A (ja) スイッチング回路
JP2007235280A (ja) ゲート駆動装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12869891

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012869891

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE