CN107925409B - 电平转换电路 - Google Patents

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Abstract

防止在高侧的基准电位的线产生长时间的dV/dt噪声的情况下的误动作。与电平转换电阻(LSR1、LSR2)并联地连接有串联连接的晶体管(PM1、PM1X和PM2、PM2X)。一方的晶体管(PM1、PM2)与闩锁电路(113)的输出相对应地向其闩锁状态难以变化的方向导通‑截止。另一方的晶体管(PM1X、PM2X)在dV/dt期间检测电路(114)检测dV/dt的产生的期间导通，例如在闩锁电路(113)的输出为L电平时，用晶体管(PM1、PM1X)的通态电阻降低电平转换电阻(LSR1)而使连接点(resdrn)的电位相对降低，难以改变闩锁状态。如果dV/dt期间检测电路(114)检测到dV/dt的结束，则晶体管(PM1X、PM2X)均变为截止。

Description

电平转换电路
技术领域
本发明涉及电平转换电路，特别是涉及对驱动2个开关元件中的高侧的开关元件的驱动电路传递以低侧的接地电位为基准而生成的信号的电平转换电路，所述2个开关元件形成半桥电路。
背景技术
在由高电位系电源驱动的半桥电路中，串联连接的高侧的开关元件和低侧的开关元件分别被基准电位不同的驱动电路驱动。作为高侧用的驱动电路，已知HV驱动IC(HVIC)。在HV驱动IC中，使高侧的开关元件导通或截止的信号无法直接使用以低侧的接地电位为基准生成的信号，因此通过电平转换电路进行电平转换之后使用(例如，参照专利文献1、2)。接下来，依次对该专利文献1、2中记载的电平转换电路进行说明。
图5是表示使用了现有的电平转换电路的半桥电路的构成例的图。
在图5中，高侧的开关元件XD1和低侧的开关元件XD2串联连接地构成输出电路100，在两端连接有高电压的电源E(以下，其电压也用E表示)。在此，开关元件XD1、XD2在图示的例子中使用N沟道的功率MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor：金属氧化物半导体场效应晶体管)。
在半桥电路中，构成为高侧的开关元件XD1被高侧驱动电路110的输出信号HO控制，低侧的开关元件XD2被低侧驱动电路120的输出信号LO控制。
高侧驱动电路110具备驱动开关元件XD1的高侧驱动器111、电源E1(以下，其电压也用E1表示)以及由除此以外的构成要素构成的电平转换电路。
电平转换电路具有电平转换电阻LSR1与N沟道MOSFET的高耐压晶体管HVN1的串联电路以及电平转换电阻LSR2与N沟道MOSFET的高耐压晶体管HVN2的串联电路。这些串联电路的一端分别连接到与电源E1的高电位侧端子连接的电源线VB(以下，其电位也用VB表示)连接，另一端分别连接到作为低侧的基准电位的接地电位(GND)。向高耐压晶体管HVN1的栅极输入指示开关元件XD1的导通期间的开始时刻的置位信号SET。另外，向高耐压晶体管HVN2的栅极输入指示开关元件XD1的导通期间的结束时刻的复位信号RSET。应予说明，连接到高耐压晶体管HVN1、HVN2的源极-漏极间的电容器表示高耐压晶体管HVN1、HVN2所具有的寄生电容Cds1、Cds2。
电平转换电阻LSR1与高耐压晶体管HVN1的连接点setdrn(以下，其信号也用置位漏极信号setdrn表示)与闩锁误动作保护电路112连接。另外，电平转换电阻LSR2与高耐压晶体管HVN2的连接点resdrn(以下，其信号也用复位漏极信号resdrn表示)也与闩锁误动作保护电路112连接。在此，闩锁误动作保护电路112发挥下述作用：仅在连接点setdrn、resdrn中的一个为L电平，另一个为H电平时，使置位漏极信号setdrn和复位漏极信号resdrn直接通过。
闩锁误动作保护电路112的输出与闩锁电路113连接，闩锁电路113的输出与高侧驱动器111连接。闩锁电路113的输出还与反相电路INV1的输入连接，反相电路INV1的输出与反相电路INV2的输入连接。反相电路INV1的输出还与由电阻R11和电阻R12构成的串联电路的一端连接，该串联电路的另一端连接到连接点setdrn。电阻R11和电阻R12的中点连接到与电平转换电阻LSR2并联连接的P沟道MOSFET的晶体管PM2的栅极。反相电路INV2的输出与由电阻R13和电阻R14构成的串联电路的一端连接，该串联电路的另一端与连接点resdrn连接。电阻R13和电阻R14的中点连接到与电平转换电阻LSR1并联连接的P沟道MOSFET的晶体管PM1的栅极。
电平转换电路还具有二极管D1、D2，这些二极管D1、D2的阳极连接到开关元件XD1与开关元件XD2的连接点VS(以下，其电位也用高侧基准电位VS表示)。二极管D1的阴极连接到连接点setdrn，二极管D2的阴极连接到连接点resdrn。该二极管D1、D2用于以使连接点setdrn、resdrn的电压不超过高侧基准电位VS的方式进行钳位而防止向闩锁误动作保护电路112输入过电压。
低侧驱动电路120具备驱动开关元件XD2的低侧驱动器121、和电源E2。低侧驱动器121从电源E2接受电源的供给，并输入低侧的控制信号而输出用于对开关元件XD2进行导通、截止驱动的输出信号LO。
在输出电路100的开关元件XD1与开关元件XD2的连接点VS，即作为高侧的基准电位的电源线，连接着负载L的一端，负载L的另一端与作为低侧驱动电路120的基准电位的接地电位(GND)连接。
在这样的半桥电路中，尝试考虑从低侧的开关元件XD2导通的状态切换到高侧的开关元件XD1导通的状态的情况。
如果成为低侧的开关元件XD2处于截止、高侧的开关元件XD1处于导通的状态，则连接点VS的高侧基准电位VS从接地电位急速切换到高电压的电压E。由此，高侧驱动电路110的电源线VB的电位VB自接地电位起的电压是加上电源E1的电压E1而成为(E+E1)的电压。此时，如果高耐压晶体管HVN1、HVN2截止，则连接点setdrn、resdrn均介由电平转换电阻LSR1、LSR2而被施加电位VB。因此，闩锁误动作保护电路112的2个输入信号都成为H电平，所以阻止置位漏极信号setdrn和复位漏极信号resdrn的通过，闩锁电路113维持使高侧的开关元件XD1导通的状态。
然而，由于高耐压晶体管HVN1、HVN2分别具有寄生电容Cds1、Cds2，所以由电平转换电阻LSR1、LSR2和寄生电容Cds1、Cds2形成CR电路。由于对该CR电路施加电压(E+E1)，所以直到寄生电容Cds1、Cds2的充电结束为止，在连接点setdrn、resdrn重叠有被称作dV/dt噪声的误信号。
在寄生电容Cds1、Cds2充电期间，由于连接点setdrn、resdrn的电位成为L电平，闩锁误动作保护电路112的2个输入信号都成为L电平，所以应该阻止置位漏极信号setdrn和复位漏极信号resdrn的通过。但是，寄生电容Cds1、Cds2的电容值因制造偏差而容易产生差异。如果两者的差异大到一定程度，则连接点setdrn、resdrn的电位从L电平成为H电平的时刻不同，闩锁误动作保护电路112会使置位漏极信号setdrn或复位漏极信号resdrn通过。并且，在将施加于CR电路的电压记为V(t)，将CR的连接点的电压记为Vx，将V(t)的上升的斜率记为k时，高侧的dV/dt噪声的大小由
V(t)-Vx＝kCR(1-exp(-t/CR))表示(例如，专利文献1的(13)式)。由该式可知，电平转换电路的电容、电阻值越大，另外，Vx的变化越急，则dV/dt噪声的大小越大，因此如果寄生电容Cds1、Cds2的电容之差大，则由此造成的影响也大。因此，在寄生电容Cds1、Cds2的电容之差大的情况下，结果会进行与输入了置位信号SET或复位信号RSET时同样的动作，导致半桥电路的误动作。
为了消除该误动作，根据闩锁电路113的输出信号的状态，使电平转换电阻LSR1、LSR2的电阻值向着维持闩锁电路113的输出信号的状态的方向变化。即，在闩锁电路113的输出信号为H电平时，向电阻R11施加通过反相电路INV1反转而得到的L电平。该反相电路INV1输出的L电平与高侧基准电位VS相等，因此晶体管PM2的栅极电压被下拉而晶体管PM2成为导通状态。同时，向电阻R13施加通过反相电路INV2再次反转而得到的H电平。该反相电路INV2的输出的H电平与电位VB相等，因此晶体管PM1的栅极电压被上拉而晶体管PM1成为截止状态。由此，(电平转换电阻LSR1与晶体管PM1的源极-漏极间电阻的合成电阻)＞(电平转换电阻LSR2与晶体管PM2的通态电阻的合成电阻)，即使产生dV/dt噪声，也难以使复位漏极信号resdrn的电位与置位漏极信号setdrn的电位相比下降。因dV/dt噪声而单独成为L电平的是置位漏极信号setdrn的电位侧，所以不会发生闩锁电路113错误被复位而输出信号的状态变化的情况。应予说明，与电平转换电阻LSR2形成合成电阻的晶体管PM2的通态电阻(阻抗)由电阻R11与电阻R12的电阻比决定。在闩锁电路113的输出信号为L电平时，由于相反置位漏极信号setdrn不易下降，所以不会发生闩锁电路113错误被置位而输出信号的状态变化的情况。
图6是表示使用了现有的电平转换电路的半桥电路的另一构成例的图。在该图6中，对与图5中示出的构成要素相同或等价的构成要素标注相同的符号而省略其详细的说明。
在图6所示出的电平转换电路中，具有逻辑或电路OR1和与电平转换电阻LSR1、LSR2并联连接的P沟道MOSFET的晶体管PM3、PM4。逻辑或电路OR1的输入与电平转换输出的连接点setdrn、resdrn连接，逻辑或电路OR1的输出与晶体管PM3、PM4的栅极连接。
这里，在低侧的开关元件XD2处于截止、高侧的开关元件XD1处于导通而电源线VB的电位VB上升时，如果高耐压晶体管HVN1、HVN2处于截止，则由于其寄生电容Cds1、Cds2的存在而引起连接点setdrn、resdrn的电位降低。如果检测到两个连接点setdrn、resdrn的电位均比逻辑阈值低，则逻辑或电路OR1输出L电平，使与电平转换电阻LSR1、LSR2并联连接的晶体管PM3、PM4导通。
由此，连接点setdrn、resdrn的电位均被上拉到H电平。省略详细的说明，通过该构成，即使在寄生电容Cds1、Cds2的电容值存在差异的状态下产生dV/dt噪声，输入连接点setdrn、resdrn中的正常的信号的一侧也成为L电平，或者两者一起成为L电平或H电平，因此不会发生闩锁电路113错误被置位或复位的情况。
现有技术文献
专利文献
专利文献1：日本专利第5402852号公报(第〔0120〕～〔0133〕段，图15)
专利文献2：日本专利第5354417号公报(第〔0033〕～〔0041〕段，图1)
发明内容
技术问题
然而，虽然高侧基准电位VS在低侧的开关元件XD2处于截止、高侧的开关元件XD1从截止状态向导通状态切换时上升，但除此以外，也存在高侧基准电位VS上升的情况。例如，是负载L为电感性负载的情况，即在开关元件XD1、XD2均截止的空载时间(deadtime)的期间，从负载L流入输出电路100的电流没有被迅速切断的情况。此时，从负载L流入输出电路100的电流被充电到高侧基准电位VS的线的杂散电容中，高侧基准电位VS迅速上升而产生dV/dt噪声。这样的dV/dt噪声与在高侧的开关元件XD1从截止状态切换到导通状态时瞬间产生的dV/dt噪声相比，大多依负载L而长时间持续。
然而，确认的是：图5和图6的电平转换电路由于完全没有考虑到对连接点VS长时间施加dV/dt噪声的情况，所以在长时间的施加时因寄生电容Cds1、Cds2的制造偏差所造成的影响会导致产生误动作。认为这是因为，例如在寄生电容Cds2的电容值小于Cds1的电容值的情况下，如果与连接点resdrn和连接点setdrn相关的、由上述的V(t)-Vx＝kCR(1-exp(-t/CR))式表示的dV/dt噪声的影响量的差大于应对电路的效果，则连接点resdrn的电位变高，随时间经过，则连接点resdrn的电位会先于连接点setdrn而成为H电平，闩锁保护的条件被解除，闩锁被错误置位而导致开关元件XD1被导通。
本发明是鉴于这样的情况而完成的，目的在于提供即使在成为高侧的基准电位的电源线产生长时间的dV/dt噪声的情况下也不会产生误动作的电平转换电路。
技术方案
在本发明中，为了解决上述的课题，在一个方案中提供一种电平转换电路，将以低侧的接地电位为基准生成的信号进行电平转换并传递到驱动高侧的开关元件的电路。该电平转换电路具备：第一电阻与第一晶体管的第一串联电路，其连接到上述高侧的高电压侧电源线与上述接地电位之间；第二电阻与第二晶体管的第二串联电路，其连接到上述高侧的高电压侧电源线与上述接地电位之间；闩锁误动作保护电路，其输入上述第一电阻与上述第一晶体管的第一连接点的信号以及上述第二电阻与上述第二晶体管的第二连接点的信号；闩锁电路，其输入上述闩锁误动作保护电路的输出；第三晶体管和第四晶体管，其串联连接并与上述第一电阻并联连接；第五晶体管和第六晶体管，其串联连接并与上述第二电阻并联连接；dV/dt期间检测电路，其输入上述第一连接点的信号和上述第二连接点的信号而检测上述高侧的基准电位线中的dV/dt噪声的产生；第一逻辑与电路，其输入上述dV/dt期间检测电路的第一输出和上述第一连接点的信号，并控制上述第六晶体管；以及第二逻辑与电路，其输入上述dV/dt期间检测电路的第二输出和上述第二连接点的信号，并控制上述第四晶体管。上述第三晶体管被上述闩锁电路的输出信号控制，并且上述第五晶体管被将上述闩锁电路的输出信号逻辑反转而得到的信号控制。
发明效果
上述构成的电平转换电路通过具备dV/dt期间检测电路，从而即使产生长时间的dV/dt噪声也能够应对，因此有能够提高对于dV/dt的误动作耐性的优点。另外，由于电平转换电路不易产生误动作，所以应用了该电平转换电路的半桥电路的可靠性提高。
本发明的上述和其他目的、特征和优点通过表示作为本发明的例子而优选的实施方式的所附的附图和相关的以下的说明会变得清楚。
附图说明
图1是表示使用了本发明的一个实施方式的电平转换电路的半桥电路的构成例的电路图。
图2是表示逻辑与电路的构成例的电路图。
图3是表示dV/dt期间检测电路的构成例的电路图。
图4是表示电平转换电路的动作波形的图。
图5是表示使用了现有的电平转换电路的半桥电路的构成例的图。
图6是表示使用了现有的电平转换电路的半桥电路的另一构成例的图。
符号说明
100：输出电路
110：高侧驱动电路
111：高侧驱动器
112：闩锁误动作保护电路
113：闩锁电路
114：dV/dt期间检测电路
120：低侧驱动电路
121：低侧驱动器
AND1、AND2：逻辑与电路
COMP1：比较器
Cds1、Cds2：寄生电容
D1、D2：二极管
HVN1、HVN2：高耐压晶体管
INV：反相电路
L：负载
LSR1、LSR2：电平转换电阻
LT1、LT2：闩锁电路
OR1、OR2：逻辑或电路
PM1、PM1X、PM2、PM2X、PM11、PM12、PM13、NM11、PM3、PM4：晶体管
R1、R2、Rt：电阻
VB：高侧电源线的电位
VS：高侧基准电位
Vref：基准电压
XD1、XD2：开关元件
setdrn、resdrn：连接点
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。应予说明，在以下的说明中，连接点和线以及该连接点和线的电位、电压、信号等有时使用相同的符号。
图1是表示使用了本发明的一个实施方式的电平转换电路的半桥电路的构成例的电路图，图2是表示逻辑与电路的构成例的电路图，图3是表示dV/dt期间检测电路的构成例的电路图，图4是表示电平转换电路的动作波形的图。在图1中，除了电平转换电路以外的部分与图5和图6中示出的构成要素相同，因此对对应的构成要素标注相同的符号。
在图1的半桥电路中，高侧的开关元件XD1与低侧的开关元件XD2串联连接而构成输出电路100，在两端连接有高电压的电源E。在此，开关元件XD1、XD2在图示的例子中使用N沟道的功率MOSFET。
高侧的开关元件XD1的栅极与高侧驱动电路110的输出连接，且高侧的开关元件XD1被高侧驱动电路110的输出信号HO驱动从而被进行导通、截止控制。低侧的开关元件XD2的栅极与低侧驱动电路120的输出连接，且低侧的开关元件XD2被低侧驱动电路120的输出信号LO驱动从而被进行导通、截止控制。
高侧驱动电路110具备驱动开关元件XD1的高侧驱动器111、高侧用的电源E1以及由除此以外的构成要素构成的电平转换电路。
电平转换电路具有电平转换电阻LSR1与N沟道MOSFET的高耐压晶体管HVN1的串联电路以及电平转换电阻LSR2与N沟道MOSFET的高耐压晶体管HVN2的串联电路。这些串联电路的一端分别连接到与电源E1的高电位侧端子连接的电源线VB，另一端分别连接到作为低侧的基准电位的接地电位(GND)。电平转换电阻LSR1并联连接有两级串联构成的P沟道MOSFET的晶体管PM1、PM1X。电平转换电阻LSR2并联连接有两级串联构成的P沟道MOSFET的晶体管PM2、PM2X。与电平转换电阻LSR1还并联连接有P沟道MOSFET的晶体管PM3，与电平转换电阻LSR2还并联连接有P沟道MOSFET的晶体管PM4。
从未图示的控制电路向高耐压晶体管HVN1的栅极输入指示开关元件XD1的导通期间的开始时刻的置位信号SET。另外，从未图示的控制电路向高耐压晶体管HVN2的栅极输入指示开关元件XD1的导通期间的结束时刻的复位信号RSET。连接到高耐压晶体管HVN1、HVN2的源极-漏极间的电容器是高耐压晶体管HVN1、HVN2所具有的寄生电容Cds1、Cds2。
电平转换电阻LSR1与高耐压晶体管HVN1的连接点setdrn以及电平转换电阻LSR2与高耐压晶体管HVN2的连接点resdrn分别与闩锁误动作保护电路112连接。该闩锁误动作保护电路112判断连接点setdrn、resdrn的信号的状态是否是引起误动作的条件，在判断为是引起误动作的条件时，发挥阻止信号通过的作用。作为引起误动作的条件，是连接点setdrn、resdrn的电位这两方均成为H或L电平的情况。在判断为不是引起误动作的条件时，闩锁误动作保护电路112使连接点setdrn、resdrn的信号直接通过。
闩锁误动作保护电路112的输出与闩锁电路113连接，闩锁电路113的输出与高侧驱动器111连接。闩锁电路113的输出还与晶体管PM1的栅极连接。闩锁电路113的输出还与反相电路INV的输入连接，反相电路INV的输出与晶体管PM2的栅极连接。
电平转换电路还具有逻辑或电路OR1、逻辑与电路AND1、逻辑与电路AND2和dV/dt期间检测电路114。逻辑或电路OR1的输入分别与连接点setdrn、resdrn连接，逻辑或电路OR1的输出分别与晶体管PM3、PM4的栅极连接。逻辑与电路AND1的输入分别与连接点setdrn和dV/dt期间检测电路114的输出OUT1连接，逻辑与电路AND1的输出分别与晶体管PM2X的栅极和dV/dt期间检测电路114的输入IN1连接。逻辑与电路AND2的输入分别与连接点resdrn和dV/dt期间检测电路114的输出OUT2连接，逻辑与电路AND2的输出分别与晶体管PM1X的栅极和dV/dt期间检测电路114的输入IN2连接。在dV/dt期间检测电路114中，输入IN3与连接点setdrn连接，输入IN4与连接点resdrn连接，输入POR以接受上电复位信号POR的方式与未图示的控制电路连接。
电平转换电路还具有二极管D1、D2，这些二极管D1、D2的阳极连接到开关元件XD1与开关元件XD2的连接点VS。二极管D1的阴极与连接点setdrn连接，二极管D2的阴极与连接点resdrn连接。由此，以不超过(不小于)高侧基准电位VS的方式，用二极管D1、D2将连接点setdrn、resdrn的电压钳位，以使得不向闩锁误动作保护电路112输入过电压。
低侧驱动电路120具备驱动开关元件XD2的低侧驱动器121、和电源E2。低侧驱动器121从电源E2接受电源的供给，并从未图示的控制装置输入低侧的控制信号而输出用于对开关元件XD2进行导通、截止驱动的输出信号LO。
输出电路100的开关元件XD1与开关元件XD2的连接点VS与负载L的一端连接，负载L的另一端连接到接地电位(GND)，开关元件XD1与开关元件XD2的连接点VS是输出电路100的输出部。
接下来，对上述的逻辑与电路AND1、逻辑与电路AND2和dV/dt期间检测电路114的具体例进行说明。
逻辑与电路AND1和逻辑与电路AND2具有相同的构成。因此，在图2中，用括号表示逻辑与电路AND2的与逻辑与电路AND1相对应的端子的符号。逻辑与电路AND1(AND2)具有3个P沟道MOSFET的晶体管PM11、PM12、PM13、1个N沟道MOSFET的晶体管NM11以及电阻Rt。晶体管PM11、PM12的源极、漏极相互连接，且将源极与电源线VB连接。晶体管PM11的栅极构成与dV/dt期间检测电路114的输出OUT1(OUT2)连接的输入，晶体管PM12的栅极构成与连接点setdrn(resdrn)连接的输入。晶体管PM11、PM12的漏极介由电阻Rt与高侧基准电位VS的线连接。晶体管PM11、PM12的漏极与电阻Rt的连接点与构成CMOS反相电路的晶体管PM13、NM11的栅极连接。晶体管PM13的源极与电源线VB连接，晶体管NM11的源极与高侧基准电位VS的线连接。晶体管PM13、NM11的漏极相互连接，构成该逻辑与电路AND1(AND2)的输出AND1_OUT(AND2_OUT)。
在该逻辑与电路AND1(AND2)中，特征所在是由电阻Rt构成输入用的晶体管PM11、PM12的负载。即，在通常的CMOS逻辑或电路中，输入用的晶体管PM11、PM12的负载是分别将2个N沟道MOSFET的晶体管串联连接且将各N沟道MOSFET的晶体管的栅极与晶体管PM11、PM12的栅极分别连接的构成。与此相对，在本实施方式中，由电阻Rt构成输入用的晶体管PM11、PM12的负载，且在使由晶体管PM13、NM11构成的CMOS逆变电路的输出从L电平反转为H电平时，电阻Rt缓慢地将蓄积于晶体管PM13、NM11的栅极电容的电荷放出。因此，该逻辑与电路AND1(AND2)在2个输入同时被施加H电平的信号时，不是立即使输出AND1_OUT(AND2_OUT)的逻辑状态变化到H电平，而是延迟预定的时间而变化到H电平。该迟延时间通过调整电阻Rt的值来改变。应予说明，在输出为H电平时如果2个输入中的一个为L电平，则输出AND1_OUT(AND2_OUT)立即成为L电平。
dV/dt期间检测电路114如图3所示，具有2个闩锁电路LT1、LT2、比较器COMP1、电阻R1、R2、基准电压Vref和逻辑或电路OR2。
闩锁电路LT1的复位输入R和闩锁电路LT2的置位输入S与dV/dt期间检测电路114的输入IN1连接，闩锁电路LT1的置位输入S和闩锁电路LT2的复位输入R与dV/dt期间检测电路114的输入IN2连接。闩锁电路LT1的反相输出ZQ构成dV/dt期间检测电路114的输出OUT1，闩锁电路LT2的反相输出ZQ构成dV/dt期间检测电路114的输出OUT2。闩锁电路LT1、LT2的清零输入CLR与逻辑或电路OR2的输出连接。
如果闩锁电路LT1、LT2的置位输入S与复位输入R中的一个成为H电平，则成为H电平的一方根据是置位输入S还是复位输入R而被置位或复位。但是，如果2个输入同时成为L电平或H电平，则没有状态的变化。另外，即使2个输入同时成为H电平的时刻，或者同时从H电平同时变为L电平的时刻稍微偏差，也因内部电路的应答延迟，状态不发生变化。
闩锁电路LT1、LT2的输出OUT1、OUT2分别是使闩锁电路LT1、LT2的状态反转而成的信号，如果清零输入CLR成为H电平，则输出OUT1、OUT2分别成为H电平。
比较器COMP1的非反相输入(+)连接到将电阻R1和电阻R2的一个端子相互连接的连接点。电阻R1的另一个端子构成dV/dt期间检测电路114的输入IN3，电阻R2的另一个端子构成dV/dt期间检测电路114的输入IN4。比较器COMP1的反相输入(-)与基准电压Vref的正极端子连接，基准电压Vref的负极端子连接到高侧基准电位VS。比较器COMP1的输出与逻辑或电路OR2的一个输入连接，逻辑或电路OR2的另一个输入构成接受上电复位信号POR的dV/dt期间检测电路114的输入POR。
与比较器COMP1的非反相输入连接的电阻R1、R2的电路成为取得置位漏极信号setdrn的电位与复位漏极信号resdrn的电位的加权平均的电路。由该电路实现的加权平均由(setdrn×R2/(R1+R2))+(resdrn×R1/(R1+R2))表示。如果电阻R1、R2的电阻值相等，则成为单纯的平均。在该实施方式中，设定R1＝R2。
另外，输入到比较器COMP1的反相输入的基准电压Vref成为相当高的值(电位VB的邻近值)。因此，在对高侧基准电位VS施加dV/dt的状态下，置位漏极信号setdrn的电位和复位漏极信号resdrn的电位由于电阻的电位下降而一定会比电位VB低，两者的单纯平均不超过基准电压Vref。因此，在产生dV/dt的状态下，比较器COMP1必然输出L电平的信号，也不会将闩锁电路LT1、LT2清零。
接下来，对在如上的半桥电路中，从控制装置接收置位信号SET而将高侧的开关元件XD1切换到导通的状态时的动作(通常动作)进行说明。
首先，如果高耐压晶体管HVN1导通而置位漏极信号setdrn成为接地电位，则介由闩锁误动作保护电路112将闩锁电路113置位，高侧驱动器111驱动开关元件XD1而使其导通。由此，高侧基准电位VS从接地电位切换到高电压的电压E，高侧驱动电路110的电源线VB的电位VB成为电压(E+E1)。此时，由于高耐压晶体管HVN1已经截止，所以连接点setdrn、resdrn均介由电平转换电阻LSR1、LSR2被施加电位VB。在电位VB的施加时，因为高耐压晶体管HVN1、HVN2的寄生电容Cds1、Cds2的存在，所以连接点setdrn、resdrn的电位瞬间降低到接地电位，其后，要上升到电位VB。此时，如果寄生电容Cds1、Cds2的电容值有差异，则上升的时刻偏离，闩锁误动作保护电路112的误动作保护的条件破坏，闩锁电路113可能发生误动作。
在该电平转换电路中，通过闩锁电路113输出H电平的信号，且在直到开关元件XD1开启为止的期间，介由反相电路INV将L电平的信号输入到晶体管PM2，从而使晶体管PM2导通。此时，由于连接点resdrn的电位高，所以逻辑或电路OR1输出H电平的信号，将晶体管PM3、PM4截止。另外，由于输入IN1、IN2分别成为L电平、H电平，所以输出OUT1、OUT2分别成为L电平、H电平，由此，逻辑与电路AND1、AND2分别输出L电平、H电平的信号，将晶体管PM1X截止，将晶体管PM2X导通。由此，与包括电平转换电阻LSR1的并联电路的阻抗Z1相比，包括电平转换电阻LSR2的并联电路的阻抗Z2变低。
如果开关元件XD1开启而高侧基准电位VS成为高电压的电压E，电位VB成为电压(E+E1)，则介由置位侧和复位侧的阻抗Z1、Z2而开始寄生电容Cds1、Cds2的充电。此时，即使寄生电容Cds1、Cds2的电容值存在差异，晶体管PM2与PM2X也共同导通，复位侧的阻抗Z2非常低，因此寄生电容Cds2先结束充电而连接点resdrn的电位先上升。由于置位侧的寄生电容Cds1在高耐压晶体管HVN1截止之后，介由电平转换电阻LSR1被充电，所以连接点setdrn延迟上升。即，由于晶体管PM1和PM1X的串联电阻与晶体管PM2和PM2X的串联电阻之差非常大(一方是2个晶体管共同导通，另一方是共同截止)，所以即使寄生电容Cds1、Cds2的电容值存在差异，其影响也是可以忽略不计。由此，能够抑制在高侧的开关元件XD1导通时产生的dV/dt噪声的影响。
接下来，参照图4对dV/dt噪声长时间施加于高侧基准电位VS时的电平转换电路的动作进行说明。应予说明，在图4中，从上到下表示晶体管PM3、PM4的栅极、晶体管PM2X的栅极、晶体管PM1X的栅极、高侧基准电位VS、连接点setdrn、连接点resdrn和输出信号HO的动作波形。闩锁电路113的输出和输出信号HO的初始值为L电平。另外，这些动作波形以高侧基准电位VS为基准发生变化。此外，这里，寄生电容Cds1具有比寄生电容Cds2大的电容值(Cds1＞Cds2)。
首先，在施加dV/dt噪声之前的、输出电路100的开关元件XD1、XD2截止时，高耐压晶体管HVN1、HVN2截止，闩锁电路113输出L电平的信号。因此，由于连接点setdrn、resdrn分别介由电平转换电阻LSR1、LSR2被施加电位VB，所以保持在高的电位。在dV/dt期间检测电路114中，比较器COMP1输出H电平的信号而将闩锁电路LT1、LT2清零，闩锁电路LT1、LT2的输出OUT1、OUT2输出H电平的信号。由此，逻辑与电路AND1、AND2各自由于2个输入为H电平，因此输出H电平的信号。由此，晶体管PM1X、PM2X、PM3、PM4由于它们的栅极处于H电平(图4中时刻t1以前的状态)，因此被截止。应予说明，与晶体管PM1X串联连接的晶体管PM1由于其栅极成为L电平，所以是导通的。与晶体管PM2X串联连接的晶体管PM2由于其栅极因反相电路INV而成为H电平，所以是截止的。
在时刻t1，如果+dV/dt噪声施加于高侧基准电位VS的线，则首先，在电平转换电阻LSR1、LSR2中流通电流而连接点setdrn、resdrn的电位降低。由此，在dV/dt期间检测电路114中，比较器COMP1由于连接点setdrn、resdrn的电位的加权平均降低到一定水平(例：电位VB的95％左右)以下，所以输出L电平的信号。如果连接点setdrn、resdrn的电位低于逻辑与电路AND1、AND2的阈值Vth_AND1、Vth_AND2，则逻辑与电路AND1、AND2输出L电平的信号。由此，晶体管PM1X、PM2X由于其栅极成为L电平，因此导通。此时，由于晶体管PM1导通而连接点setdrn一侧的CR电路的R的值小(成为晶体管PM1、PM1X的通态电阻级别)，所以dV/dt的影响小。另一方面，由于连接点resdrn一侧的CR电路的R的值大(由于晶体管PM2截止，所以成为电平转换电阻LSR2的值)，所以dV/dt的影响变大。由于该dV/dt的影响大的是复位侧，所以电平转换电路成为难以产生非预期的置位的状况。即，复位侧的CR电路的R的值非常小(晶体管的通态电阻级别)带来了Cds1＞Cds2以上的效果。应予说明，逻辑与电路AND1、AND2的阈值Vth_AND1、Vth_AND2不是如CMOS构成的情况那样由P沟道MOSFET与N沟道MOSFET的相互平衡决定，而是仅由构成逻辑与电路AND1、AND2的P沟道MOSFET的晶体管PM11、PM12的阈值决定，因此成为接近于电位VB的值。
随着时间的经过，连接点setdrn、resdrn的电位进一步降低，如果两者的电位低于逻辑或电路OR1的阈值Vth_OR1，则逻辑或电路OR1输出L电平的信号。由此，晶体管PM3、PM4通过其栅极成为L电平而导通。通过晶体管PM3、PM4导通，从而寄生电容Cds1、Cds2被晶体管PM3、PM4的通态电阻所并联连接的阻抗Z1、Z2充电。此时的置位侧和复位侧的阻抗Z1、Z2均变得非常小，因此寄生电容Cds1、Cds2的充电瞬间结束，连接点setdrn、resdrn的电位上升。如果连接点setdrn、resdrn的电位中的任一个超过逻辑或电路OR1的阈值Vth_OR1，则逻辑或电路OR1输出H电平的信号，将晶体管PM3、PM4截止。即，晶体管PM3、PM4仅在刚施加dV/dt噪声之后瞬间被导通，寄生电容Cds1、Cds2被迅速充电。
即使晶体管PM3、PM4瞬间导通而连接点setdrn、resdrn的电位暂时上升，也由于dV/dt的施加持续，所以在时刻t2，连接点setdrn、resdrn的电位再次减小。在这些连接点setdrn、resdrn的电位的降低中，dV/dt的影响大的复位侧的连接点resdrn的电位的降低变大。
此时，由于连接点setdrn一侧的电位的降低小，且寄生电容Cds1被低的阻抗Z1充电，所以连接点setdrn的电位变高。因此，由于相对于闩锁误动作保护电路112的输入阈值，连接点resdrn的电位被保持输入L电平，所以闩锁误动作保护电路112不阻止连接点setdrn的H电平、连接点resdrn的L电平的信号。但是，由于成为L电平的是复位侧，所以电平转换电路的输出信号HO保持L电平，不会产生反转成H电平那样的误动作。
在时刻t2以后，由于dV/dt噪声向高侧基准电位VS的施加持续，所以连接点setdrn的电位与连接点resdrn的电位的等级关系不改变，而是继续保持原样。
在时刻t3，如果连接点setdrn的电位达到逻辑与电路AND1的阈值Vth_AND1，则逻辑与电路AND1的输出成为H电平。此时的逻辑与电路AND2的输出为L电平。即，是从IN1＝IN2＝L电平的状态变化到IN1＝H电平、IN2＝L电平的状态，通过将IN1＝H电平、IN2＝L电平的信号输入到闩锁电路LT1、LT2，从而闩锁电路LT1、LT2的输出OUT1、OUT2分别被确定为H电平、L电平(之后即使逻辑与电路AND2的输出变为H电平，闩锁电路LT1、LT2的输出也不变化)。由于输出OUT2确定为L电平，所以逻辑与电路AND2的输出也确定L电平，其后，即使连接点resdrn的电位变得比逻辑与电路AND2的阈值Vth_AND2大，逻辑与电路AND2的输出也不成为H电平，晶体管PM1X的导通状态(即，电位VB与连接点resdrn由晶体管PM1、PM1X的通态电阻连接的状态)持续。
在时刻t4，如果dV/dt噪声向高侧基准电位VS的施加结束，则连接点setdrn、resdrn的电位上升。应予说明，在dV/dt噪声持续施加的状态下，电流持续从电源E1流至寄生电容Cds1、Cds2(CR电路中的C与R的连接点的电位绝对追不上施加于CR电路的上升电压)，产生由该电流引起的电压降。在置位侧，虽然晶体管PM1、PM1X共同导通，但是由于通态电阻不为零，所以产生电压降。由此，在dV/dt噪声持续的期间，连接点setdrn、resdrn的加权平均电位为基准电压Vref(电位VB的邻近值)以下。如果dV/dt结束，则连接点setdrn、resdrn的加权平均电位与电位VB的电位差消失，最终变得与电位VB相等。因此，比较器COMP1在将连接点setdrn、resdrn的电位的加权平均与基准电压Vref(电位VB的邻近值)相比而判断为dV/dt结束时，输出H电平的信号。该信号介由逻辑或电路OR2供给到闩锁电路LT1、LT2的清零输入CLR，闩锁电路LT1、LT2在其反相输出ZQ输出H电平的信号。由于dV/dt期间检测电路114的输出OUT1、OUT2为H电平，所以逻辑与电路AND1、AND2的2个输入均成为H电平。由此，逻辑与电路AND1、AND2的输出将变化为H电平。
但是，由于蓄积于晶体管PM13、NM11的栅极电容的电荷的放电通过电阻Rt缓慢地进行，所以逻辑与电路AND1、AND2的输出在预定的迟延时间后成为H电平。因此，晶体管PM1X、PM2X的栅极在预定的迟延时间后的时刻t5以后成为H电平，使晶体管PM1X、PM2X截止。
如上，通过电平转换电路中具备dV/dt期间检测电路114，从而即使产生长的dV/dt噪声，也能够在该dV/dt噪声的产生结束之前，使闩锁电路113的误动作防止功能持续。
以上仅示出本发明的原理。此外，对于本领域技术人员而言可以进行大量变形、变更，本发明不限于上述示出、说明的正确的构成和应用例，对应的所有的变形例和等价物也被认为是所附权利要求和其等价物构成的本发明的范围。

Claims (4)

1.一种电平转换电路，其特征在于，将以低侧的接地电位为基准生成的信号进行电平转换并传递到驱动高侧的开关元件的电路，所述电平转换电路具备：
第一电阻与第一晶体管的第一串联电路，其连接到所述高侧的高电压侧电源线与所述接地电位之间；
第二电阻与第二晶体管的第二串联电路，其连接到所述高侧的高电压侧电源线与所述接地电位之间；
闩锁误动作保护电路，其输入所述第一电阻与所述第一晶体管的第一连接点的信号以及所述第二电阻与所述第二晶体管的第二连接点的信号；
闩锁电路，其输入所述闩锁误动作保护电路的输出；
第三晶体管和第四晶体管，其串联连接并与所述第一电阻并联连接；
第五晶体管和第六晶体管，其串联连接并与所述第二电阻并联连接；
dV/dt期间检测电路，其输入所述第一连接点的信号和所述第二连接点的信号而检测所述高侧的基准电位线中的dV/dt噪声的产生；
第一逻辑与电路，其输入所述dV/dt期间检测电路的第一输出和所述第一连接点的信号，并控制所述第六晶体管；以及
第二逻辑与电路，其输入所述dV/dt期间检测电路的第二输出和所述第二连接点的信号，并控制所述第四晶体管，
所述第三晶体管被所述闩锁电路的输出信号控制，并且所述第五晶体管被使所述闩锁电路的输出信号逻辑反转而得到的信号控制。
2.根据权利要求1所述的电平转换电路，其特征在于，所述电平转换电路还具备：
第七晶体管，其与所述第一电阻并联连接；
第八晶体管，其与所述第二电阻并联连接；以及
逻辑或电路，其输入所述第一连接点的信号和所述第二连接点的信号，仅在所述第一连接点的信号和所述第二连接点的信号均低于输入阈值时将所述第七晶体管和所述第八晶体管控制为导通。
3.根据权利要求1所述的电平转换电路，其特征在于，所述dV/dt期间检测电路具有：
第一闩锁电路，其在复位输入接受所述第一逻辑与电路的输出，在置位输入接受所述第二逻辑与电路的输出，且将反相输出作为所述第一输出；
第二闩锁电路，其在复位输入接受所述第二逻辑与电路的输出，在置位输入接受所述第一逻辑与电路的输出，且将反相输出作为所述第二输出；以及
比较器，其在第一输入介由第三电阻接受所述第一连接点的信号并且介由第四电阻接受所述第二连接点的信号，在第二输入连接有具有所述高侧的高电压侧电源线的电位的邻近值的基准电源，如果所述第一连接点的信号和所述第二连接点的信号的加权平均值超过所述基准电源的电位，则将所述第一闩锁电路和所述第二闩锁电路清零。
4.根据权利要求3所述的电平转换电路，其特征在于，所述第一逻辑与电路具有：
第一P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，在栅极接受所述dV/dt期间检测电路的所述第一输出而被控制；
第二P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，在栅极接受所述第一连接点的信号而被控制；
第一迟延时间调整用电阻，其连接到所述第一P沟道晶体管的漏极与所述高侧的基准电位线之间以及所述第二P沟道晶体管的漏极与所述高侧的基准电位线之间；
第三P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，栅极连接到所述第一P沟道晶体管的漏极与所述第一迟延时间调整用电阻的连接点以及所述第二P沟道晶体管的漏极与所述第一迟延时间调整用电阻的连接点；以及
第一N沟道晶体管，其源极与所述高侧的基准电位线连接，栅极与所述第三P沟道晶体管的栅极连接，漏极与所述第三P沟道晶体管的漏极连接并且漏极与所述第六晶体管的栅极、所述第一闩锁电路的复位输入和所述第二闩锁电路的置位输入连接，
所述第二逻辑与电路具有：
第四P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，在栅极接受所述dV/dt期间检测电路的所述第二输出的信号而被控制；
第五P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，在栅极接受所述第二连接点的信号而被控制；
第二迟延时间调整用电阻，其连接到所述第四P沟道晶体管的漏极与所述高侧的基准电位线之间以及所述第五P沟道晶体管的漏极与所述高侧的基准电位线之间；
第六P沟道晶体管，其源极与所述高侧的高电压侧电源线连接，栅极连接到所述第四P沟道晶体管的漏极与所述第二迟延时间调整用电阻的连接点以及所述第五P沟道晶体管的漏极与所述第二迟延时间调整用电阻的连接点；以及
第二N沟道晶体管，其源极与所述高侧的基准电位线连接，栅极与所述第六P沟道晶体管的栅极连接，漏极与所述第六P沟道晶体管的漏极连接并且漏极与所述第四晶体管的栅极、所述第一闩锁电路的置位输入和所述第二闩锁电路的复位输入连接。
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