JPWO2017159058A1 - レベルシフト回路 - Google Patents
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Abstract
Description
図5において、ハイサイドのスイッチ素子XD1およびローサイドのスイッチ素子XD2は、直列に接続されて出力回路100を構成し、両端には高電圧の電源E(以下、その電圧もEで表す。)が接続されている。ここで、スイッチ素子XD1,XD2は、図示の例では、NチャネルのパワーMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)を用いている。
V(t)−Vx=kCR(1−exp(−t/CR))
で表される(たとえば、特許文献1の(13)式)。この式から、レベルシフト回路の容量や抵抗値が大きいほど、また、Vxの変化が急であるほどdV/dtノイズの大きさが大きいので、寄生容量Cds1,Cds2の容量の差が大きいとそれによる影響も大きいことがわかる。したがって、寄生容量Cds1,Cds2の容量の差が大きい場合、結果的に、セット信号SETまたはリセット信号RSETが入力されたときと同様の動作をするようになり、ハーフブリッジ回路の誤動作につながる。
論理積回路AND1および論理積回路AND2は、同じ構成を有している。このため、図2では、論理積回路AND1に対応する論理積回路AND2の端子の符号は、かっこ書きで示している。論理積回路AND1(AND2)は、3つのPチャネルMOSFETのトランジスタPM11,PM12,PM13と1つのNチャネルMOSFETのトランジスタNM11と抵抗Rtとを有している。トランジスタPM11,PM12は、ソース・ドレインを互いに接続し、ソースを電源ラインVBに接続している。トランジスタPM11のゲートは、dV/dt期間検出回路114の出力OUT1(OUT2)に接続される入力を構成し、トランジスタPM12のゲートは、接続点setdrn(resdrn)に接続される入力を構成している。トランジスタPM11,PM12のドレインは、抵抗Rtを介してハイサイド基準電位VSのラインに接続されている。トランジスタPM11,PM12のドレインと抵抗Rtとの接続点は、CMOSインバータ回路を構成するトランジスタPM13,NM11のゲートに接続されている。トランジスタPM13のソースは、電源ラインVBに接続され、トランジスタNM11のソースは、ハイサイド基準電位VSのラインに接続されている。トランジスタPM13,NM11のドレインは、互いに接続され、この論理積回路AND1(AND2)の出力AND1_OUT(AND2_OUT)を構成している。
110 ハイサイド駆動回路
111 ハイサイドドライバ
112 ラッチ誤動作保護回路
113 ラッチ回路
114 dV/dt期間検出回路
120 ローサイド駆動回路
121 ローサイドドライバ
AND1,AND2 論理積回路
COMP1 比較器
Cds1,Cds2 寄生容量
D1,D2 ダイオード
HVN1,HVN2 高耐圧トランジスタ
INV インバータ回路
L 負荷
LSR1,LSR2 レベルシフト抵抗
LT1,LT2 ラッチ回路
OR1,OR2 論理和回路
PM1,PM1X,PM2,PM2X,PM11,PM12,PM13,NM11,PM3,PM4 トランジスタ
R1,R2,Rt 抵抗
VB ハイサイド電源ラインの電位
VS ハイサイド基準電位
Vref 基準電圧
XD1,XD2 スイッチ素子
setdrn,resdrn 接続点
Claims (4)
- ローサイドの接地電位を基準に生成された信号をレベルシフトしてハイサイドのスイッチ素子を駆動する回路に伝達するレベルシフト回路であって、
前記ハイサイドの高電圧側電源ラインと前記接地電位との間に接続された第1の抵抗と第1のトランジスタとの第1の直列回路と、
前記ハイサイドの高電圧側電源ラインと前記接地電位との間に接続された第2の抵抗と第2のトランジスタとの第2の直列回路と、
前記第1の抵抗と前記第1のトランジスタとの第1の接続点の信号および前記第2の抵抗と前記第2のトランジスタとの第2の接続点の信号を入力するラッチ誤動作保護回路と、
前記ラッチ誤動作保護回路の出力が入力されるラッチ回路と、
直列に接続されて前記第1の抵抗に並列に接続された第3のトランジスタおよび第4のトランジスタと、
直列に接続されて前記第2の抵抗に並列に接続された第5のトランジスタおよび第6のトランジスタと、
前記第1の接続点の信号および前記第2の接続点の信号を入力して前記ハイサイドの基準電位ラインにおけるdV/dtノイズの発生を検出するdV/dt期間検出回路と、
前記dV/dt期間検出回路の第1の出力と前記第1の接続点の信号とを入力し、前記第6のトランジスタを制御する第1の論理積回路と、
前記dV/dt期間検出回路の第2の出力と前記第2の接続点の信号とを入力し、前記第4のトランジスタを制御する第2の論理積回路と、
を備え、
前記第3のトランジスタが前記ラッチ回路の出力信号によって制御されると共に、前記第5のトランジスタが前記ラッチ回路の出力信号を論理反転した信号によって制御される、レベルシフト回路。 - 前記第1の抵抗に並列に接続された第7のトランジスタと、前記第2の抵抗に並列に接続された第8のトランジスタと、前記第1の接続点の信号および前記第2の接続点の信号を入力して前記第1の接続点の信号および前記第2の接続点の信号が共に入力閾値を低下したときだけ前記第7のトランジスタおよび前記第8のトランジスタをオン制御する論理和回路と、をさらに備えた、請求項1記載のレベルシフト回路。
- 前記dV/dt期間検出回路は、前記第1の論理積回路の出力をリセット入力に受け、前記第2の論理積回路の出力をセット入力に受け、反転出力を前記第1の出力とした第1のラッチ回路と、前記第2の論理積回路の出力をリセット入力に受け、前記第1の論理積回路の出力をセット入力に受け、反転出力を前記第2の出力とした第2のラッチ回路と、第1の入力に前記第1の接続点の信号を第3の抵抗を介して受けると共に前記第2の接続点の信号を第4の抵抗を介して受け、第2の入力には、前記ハイサイドの高電圧側電源ラインの電位の近傍値を有する基準電源が接続され、前記第1の接続点の信号および前記第2の接続点の信号の加重平均値が前記基準電源の電位を超えると前記第1のラッチ回路および前記第2のラッチ回路をクリアする比較器とを有する、請求項1記載のレベルシフト回路。
- 前記第1の論理積回路は、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートに前記dV/dt期間検出回路の前記第1の出力を受けて制御される第1のPチャネルトランジスタと、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートに前記第1の接続点の信号を受けて制御される第2のPチャネルトランジスタと、前記第1のPチャネルトランジスタおよび前記第2のPチャネルトランジスタのドレインと前記ハイサイドの基準電位ラインとの間に接続された第1の遅延時間調整用抵抗と、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートが前記第1のPチャネルトランジスタおよび前記第2のPチャネルトランジスタのドレインと前記第1の遅延時間調整用抵抗との接続点に接続される第3のPチャネルトランジスタと、ソースが前記ハイサイドの基準電位ラインに接続され、ゲートが前記第3のPチャネルトランジスタのゲートに接続され、ドレインが前記第3のPチャネルトランジスタのドレインに接続されると共に前記第6のトランジスタのゲートと前記第1のラッチ回路のリセット入力および前記第2のラッチ回路のセット入力とに接続される第1のNチャネルトランジスタとを有し、
前記第2の論理積回路は、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートに前記dV/dt期間検出回路の前記第2の出力の信号を受けて制御される第4のPチャネルトランジスタと、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートに前記第2の接続点の信号を受けて制御される第5のPチャネルトランジスタと、前記第4のPチャネルトランジスタおよび前記第5のPチャネルトランジスタのドレインと前記ハイサイドの基準電位ラインとの間に接続された第2の遅延時間調整用抵抗と、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートが前記第4のPチャネルトランジスタおよび前記第5のPチャネルトランジスタのドレインと前記第2の遅延時間調整用抵抗との接続点に接続される第6のPチャネルトランジスタと、ソースが前記ハイサイドの基準電位ラインに接続され、ゲートが前記第6のPチャネルトランジスタのゲートに接続され、ドレインが前記第6のPチャネルトランジスタのドレインに接続されると共に前記第4のトランジスタのゲートと前記第1のラッチ回路のセット入力および前記第2のラッチ回路のリセット入力とに接続される第2のNチャネルトランジスタとを有している、請求項3記載のレベルシフト回路。
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