DE112017000080T5

DE112017000080T5 - Pegelumsetzungsschaltung

Info

Publication number: DE112017000080T5
Application number: DE112017000080.7T
Authority: DE
Inventors: Masashi AKAHANE
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2016-03-17
Filing date: 2017-01-26
Publication date: 2018-04-26
Also published as: US20180191340A1; CN107925409A; JP2019186967A; CN107925409B; US10063226B2; JPWO2017159058A1; WO2017159058A1; JP6819739B2

Abstract

Funktionsstörungen werden verhindert, wenn dV/dt-Rauschen für eine verlängerte Periode auf einer Referenzpotentialleitung der hohen Seite auftritt.In Reihe geschaltete Transistoren (PM1, PM1X und PM2, PM2X) sind mit Pegelumsetzungswiderständen (LSR1 und LSR2) parallel geschaltet. Einer der Transistoren (PM1 und PM2) wird gemäß der Ausgabe einer Latch-Schaltung (113) in einer Richtung ein- oder ausgeschaltet, die verursacht, dass sich der Latch-Zustand weniger wahrscheinlich ändert. Der andere Transistor (PM1X, PM2X) wird eingeschaltet, während eine dV/dt-Periodendetektionsschaltung (114) das Auftreten von dV/dt detektiert, und beispielsweise wenn eine Ausgabe der Latch-Schaltung (113) auf dem L-Pegel liegt, wird der Pegelumsetzungswiderstand (LSR1) durch den Ein-Widerstand der Transistoren (PM1 und PM1X) abgesenkt, um das Potential des Knotenpunkts (resdrn) relativ abzusenken, und es schwierig zu machen, dass sich der Latch-Zustand ändert. Wenn die dV/dt-Periodendetektionsschaltung (114) das Ende von dV/dt detektiert, werden die Transistoren (PM1X, PM2X) beide ausgeschaltet.

Description

Technisches Gebiet
Die hier erörterten Ausführungsformen beziehen sich auf eine Pegelumsetzungsschaltung und insbesondere auf eine Pegelumsetzungsschaltung, die ein Signal, das mit einem Massepotential der niedrigen Seite als Referenz erzeugt wurde, zu einer Ansteuerschaltung überträgt, die ein Schaltelement der hohen Seite aus den zwei Schaltelementen ansteuert, die eine Halbbrückenschaltung konstruieren.
Stand der Technik
In einer Halbbrückenschaltung, die durch eine Leistungsversorgung mit hohem Potential angesteuert wird, werden die Schaltelemente auf der hohen Seite und der niedrigen Seite, die in Reihe geschaltet sind, durch Ansteuerschaltungen angesteuert, die unterschiedliche Referenzpotentiale aufweisen. Eine integrierte Treiberschaltung mit hoher Spannung (oder „HVIC“) ist als Ansteuerschaltung der hohen Seite bekannt. Da in einer HV-Treiber-IC ein Signal, das mit dem Massepotential der niedrigen Seite als Referenz erzeugt wurde, nicht direkt als Signal verwendbar ist, das das Schaltelement der hohen Seite ein- oder ausschaltet, wird das Signal verwendet, nachdem sein Pegel durch eine Pegelumsetzungsschaltung umgesetzt wurde (siehe beispielsweise Patentliteratur (PTL) 1 und 2). Die Pegelumsetzungsschaltungen, die in PTL 1 und 2 offenbart sind, werden nun der Reihe nach beschrieben.
5 stellt eine Beispielkonfiguration einer Halbbrückenschaltung dar, die eine herkömmliche Pegelumsetzungsschaltung verwendet.
In 5 sind ein Schaltelement XD1 der hohen Seite und ein Schaltelement XD2 der niedrigen Seite in Reihe geschaltet, um eine Ausgangsschaltung 100 zu konstruieren, die eine Leistungsversorgung E mit hoher Spannung (deren Spannung auch nachstehend als „E“ angegeben wird) aufweist, die mit beiden Enden verbunden ist. In dem dargestellten Beispiel werden hier N-Kanal-Leistungs-MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren) als Schaltelemente XD1 und XD2 verwendet.
Diese Halbbrückenschaltung ist so konfiguriert, dass das Schaltelement XD1 der hohen Seite durch ein Ausgangssignal H0 einer Ansteuerschaltung 110 der hohen Seite gesteuert wird und das Schaltelement XD2 der niedrigen Seite durch ein Ausgangssignal L0 einer Ansteuerschaltung 120 der niedrigen Seite gesteuert wird.
Die Ansteuerschaltung 110 der hohen Seite ist mit einem Treiber 111 der hohen Seite, der das Schaltelement XD1 ansteuert, einer Leistungsversorgung E1 (deren Spannung auch nachstehend als „E1“ angegeben wird) und einer Pegelumsetzungsschaltung der anderen Komponentenelemente ausgestattet.
Die Pegelumsetzungsschaltung umfasst eine Reihenschaltung eines Pegelumsetzungswiderstandes LSR1 und eines N-Kanal-MOSFET-Transistors HVN1 mit hoher Durchbruchspannung und eine Reihenschaltung eines Pegelumsetzungswiderstandes LSR2 und eines N-Kanal-MOSFET-Transistors HVN2 mit hoher Durchbruchspannung. Diese Reihenschaltungen sind an einem Ende mit einer Leistungsversorgungsleitung VB (deren Potential auch nachstehend als „VB“ angegeben wird), die mit einem Anschluss der Seite mit hohem Potential der Leistungsversorgung E1 verbunden ist, und an einem anderen Ende mit dem Massepotential (GND), das das Referenzpotential der niedrigen Seite ist, verbunden. Ein Setzsignal SET, das den Startzeitpunkt einer Ein-Periode des Schaltelements XD1 angibt, wird in das Gate des Transistors HVN1 mit hoher Durchbruchspannung eingegeben. Ein Rücksetzsignal RSET, das den Endzeitpunkt der Ein-Periode des Schaltelements XD1 angibt, wird in das Gate des Transistors HVN2 mit hoher Durchbruchspannung eingegeben. Es ist zu beachten, dass die Kondensatoren, die zwischen die Sources und Drains der Transistoren HVN1 und HVN2 mit hoher Durchbruchspannung geschaltet sind, die parasitären Kapazitäten Cds1 und Cds2 der Transistoren HVN1 und HVN2 mit hoher Durchbruchspannung angeben.
Ein Knotenpunkt setdrn (dessen Signal nachstehend auch als „Setz-Drain-Signal setdrn“ angegeben wird) zwischen dem Pegelumsetzungswiderstand LSR1 und dem Transistor HVN1 mit hoher Durchbruchspannung ist mit einer Latch-Funktionsstörungsschutzschaltung 112 verbunden. Der Knotenpunkt resdrn zwischen dem Pegelumsetzungswiderstand LSR2 und dem Transistor HVN2 mit hoher Durchbruchspannung (dessen Signal nachstehend auch als „Rücksetz-Drain-Signal resdrn“ angegeben wird) ist auch mit der Latch-Funktionsstörungsschutzschaltung 112 verbunden. Hier arbeitet die Latch-Funktionsstörungsschutzschaltung 112, um das Set-Drain-Signal setdrn und das Rücksetz-Drain-Signal resdrn ohne Änderung nur dann durchzulassen, wenn einer aus den Knotenpunkten setdrn und resdrn auf einem L-Pegel liegt und der andere Knotenpunkt auf einem H-Pegel liegt.
Die Ausgänge der Latch-Funktionsstörungsschutzschaltung 112 sind mit einer Latch-Schaltung 113 verbunden und der Ausgang der Latch-Schaltung 113 ist mit dem Treiber 111 der hohen Seite verbunden. Der Ausgang der Latch-Schaltung 113 ist auch mit dem Eingang einer Inverterschaltung INV1 verbunden und der Ausgang der Inverterschaltung INV1 ist mit einem Eingang einer Inverterschaltung INV2 verbunden. Der Ausgang der Inverterschaltung INV1 ist auch mit einem Ende einer Reihenschaltung eines Widerstandes R11 und eines Widerstandes R12 verbunden und das andere Ende dieser Reihenschaltung ist mit dem Knotenpunkt setdrn verbunden. Ein Mittelpunkt zwischen dem Widerstand R11 und dem Widerstand R12 ist mit dem Gate eines P-Kanal-MOSFET-Transistors PM2 verbunden, der mit dem Pegelumsetzungswiderstand LSR2 parallel geschaltet ist. Der Ausgang der Inverterschaltung INV2 ist mit einem Ende einer Reihenschaltung eines Widerstandes R13 und eines Widerstandes R14 verbunden und das andere Ende dieser Reihenschaltung ist mit dem Knotenpunkt resdrn verbunden. Ein Mittelpunkt zwischen den Widerständen R13 und dem Widerstand R14 ist mit dem Gate eines P-Kanal-MOSFET-Transistors PM1 verbunden, der mit dem Pegelumsetzungswiderstand LSR1 parallel geschaltet ist.
Die Pegelumsetzungsschaltung umfasst auch Dioden D1 und D2, deren Anoden mit einem Knotenpunkt VS (dessen Potential nachstehend auch als „Referenzpotential VS der hohen Seite“ angegeben wird) zwischen dem Schaltelement XD1 und dem Schaltelement XD2 verbunden sind. Die Kathode der Diode D1 ist mit dem Knotenpunkt setdrn verbunden und die Kathode der Diode D2 ist mit dem Knotenpunkt resdrn verbunden. Die Dioden Dl, D2 sind vorgesehen, um die Spannungen der Knotenpunkte setdrn und resdrn zu begrenzen, so dass sie das Referenzpotential VS der hohen Seite nicht überschreiten, und um zu verhindern, dass eine Überspannung in die Latch-Funktionsstörungsschutzschaltung 112 eingegeben wird.
Die Ansteuerschaltung 120 der niedrigen Seite umfasst einen Treiber 121 der niedrigen Seite, der das Schaltelement XD2 ansteuert, und eine Leistungsversorgung E2. Der Treiber 121 der niedrigen Seite wird mit Leistung von der Leistungsversorgung E2 versorgt, gibt ein Steuersignal der niedrigen Seite ein und gibt das Ausgangssignal L0 für das Ein/Aus-Ansteuern des Schaltelements XD2 aus.
Ein Ende einer Last L ist mit dem Knotenpunkt VS zwischen dem Schaltelement XD1 und dem Schaltelement XD2 der Ausgangsschaltung 100 verbunden, das heißt mit einer Leistungsversorgungsleitung, die auf dem Referenzpotential der hohen Seite liegt, und das andere Ende der Last L ist mit dem Massepotential (GND) verbunden, das das Referenzpotential der Ansteuerschaltung 120 der niedrigen Seite ist.
Für eine Halbbrückenschaltung wie diese soll ein Fall betrachtet werden, in dem ein Umschalten von einem Zustand, in dem das Schaltelement XD2 der niedrigen Seite eingeschaltet ist, in einen Zustand, in dem das Schaltelement XD1 der hohen Seite eingeschaltet ist, stattfindet.
Wenn das Schaltelement XD2 der niedrigen Seite ausgeschaltet wird und das Schaltelement XD1 der hohen Seite eingeschaltet wird, schaltet das Referenzpotential VS der hohen Seite des Knotenpunkts VS plötzlich vom Massepotential auf die hohe Spannung E um. Aufgrund dessen wird die Spannung E1 der Leistungsversorgung E1 zum Potential VB der Leistungsversorgungsleistung VB der Ansteuerschaltung 110 der hohen Seite addiert, so dass die Spannung relativ zum Massepotential (E+E1) ist. Wenn zu dieser Zeit die Transistoren HVN1 und HVN2 mit hoher Durchbruchspannung ausgeschaltet sind, wird das Potential VB über die Pegelumsetzungswiderstände LSR1 und LSR2 an beide Knotenpunkte setdrn und resdrn angelegt. Da die zwei Eingangssignale beide H-Pegel-Signale sind, sperrt die Latch-Funktionsstörungsschutzschaltung 112 den Durchgang des Setz-Drain-Signals setdrn und des Rücksetz-Drain-Signals resdrn, so dass die Latch-Schaltung 113 in einem Zustand gehalten wird, in dem das Schaltelement XD1 der hohen Seite eingeschaltet ist.
Da jedoch die Transistoren HVN1 und HVN2 mit hoher Durchbruchspannung die jeweiligen parasitären Kapazitäten Cds1 und Cds2 aufweisen, werden sogenannte CR-Schaltungen durch die Pegelumsetzungswiderstände LSR1 und LSR2 und die parasitären Kapazitäten Cds1 und Cds2 gebildet. Da die Spannung (E+E1) an diese CR-Schaltungen angelegt wird, bis die parasitären Kapazitäten Cds1 und Cds2 vollständig aufgeladen werden, wird ein Fehlersignal, das „dV/dt-Rauschen“ genannt wird, auf die Knotenpunkte setdrn und resdrn überlagert.
Während der Aufladung der parasitären Kapazitäten Cds1 und Cds2 liegen die Potentiale der Knotenpunkte setdrn und resdrn auf dem L-Pegel, und da beide Eingangssignale auf dem L-Pegel liegen, sperrt die Latch-Funktionsstörungsschutzschaltung 112 den Durchgang des Set-Drain-Signals setdrn und des Rücksetz-Drain-Signals resdrn. Es besteht jedoch eine Tendenz, dass die Beträge der parasitären Kapazitäten Cds1 und Cds2 sich aufgrund von Herstellungsvariationen unterscheiden. Wenn die Differenz der Beträge relativ groß ist, unterscheidet sich der Zeitpunkt, zu dem die Potentiale der Knotenpunkte setdrn und resdrn sich vom L-Pegel auf den H-Pegel ändern, was dazu führt, dass die Latch-Funktionsstörungsschutzschaltung 112 das Setz-Drain-Signal setdrn oder das Rücksetz-Drain-Signal resdrn durchlässt. Wenn „V(t)“ die Spannung ist, die an die CR-Schaltung angelegt wird, „Vx“ die Spannung am CR-Knotenpunkt ist und k der Gradient des Anstiegs in V(t) ist, wird außerdem der Betrag des dV/dt-Rauschens auf der hohen Seite ausgedrückt als $V (t) - Vx = kCR (1-exp (-t/CR))$
(siehe beispielsweise Ausdruck (13) in PTL 1). Aus diesem Ausdruck gilt, je größer die Kapazität und der Widerstand der Pegelumsetzungsschaltung sind, und je plötzlicher die Änderung von Vx ist, desto größer ist das dV/dt-Rauschen. Daher ist selbstverständlich, dass je größer die Differenz des Betrags zwischen den parasitären Kapazitäten Cds1 und Cds2 ist, desto größer der Einfluss dieser Differenz ist. Wenn die Differenz des Betrags zwischen den parasitären Kapazitäten Cds1 und Cds2 groß ist, führt dies folglich dazu, dass dieselbe Operation durchgeführt wird wie wenn das Setzsignal SET oder das Rücksetzsignal RSET eingegeben wird, was dazu führt, dass die Halbbrückenschaltung versagt.
Um eine solche Funktionsstörung zu beseitigen, werden die Widerstandswerte der Pegelumsetzungswiderstände LSR1 und LSR2 beim Einhalten des Zustandes des Ausgangssignals der Latch-Schaltung 113 in einer Richtung verändert, in der der Zustand des Ausgangssignals der Latch-Schaltung 113 aufrechterhalten wird. Das heißt, wenn das Ausgangssignal der Latch-Schaltung 113 auf dem H-Pegel liegt, wird ein L-Pegel, der durch die Inverterschaltung INV1 invertiert wurde, an den Widerstand R11 angelegt. Da dieser L-Pegel des Ausgangs der Inverterschaltung INV1 gleich dem Referenzpotential VS der hohen Seite ist, wird die Gate-Spannung des Transistors PM2 herabgesetzt, was den Transistor PM2 in einen Ein-Zustand setzt. Gleichzeitig wird ein H-Pegel, der durch weitere Inversion durch die Inverterschaltung INV2 erzeugt wird, an den Widerstand R13 angelegt. Da dieser H-Pegel des Ausgangs der Inverterschaltung INV2 gleich dem Potential VB ist, wird die Gate-Spannung des Transistors PM1 hochgesetzt, was den Transistor PM1 in einen Aus-Zustand setzt. Aufgrund dessen gilt (kombinierter Widerstandswert des Pegelumsetzungswiderstandes LSR1 und des Widerstandswerts zwischen der Source und dem Drain des Transistors PM1) > (kombinierter Widerstandswert des Pegelumsetzungswiderstandes LSR2 und des Einschaltwiderstandswerts des Transistors PM2), so dass, selbst wenn dV/dt-Rauschen erzeugt wird, das Potential des Rücksetz-Drain-Signals resdrn unwahrscheinlich im Vergleich zum Potential des Setz-Drain-Signals setdrn fällt. Da es aus diesen Potentialen das Setz-Drain-Signal setdrn ist, das wahrscheinlich aufgrund des dV/dt-Rauschens individuell auf den L-Pegel fällt, wird eine Situation, in der die Latch-Schaltung 113 fälschlich zurückgesetzt wird und der Zustand des Ausgangssignals sich ändert, vermieden. Es ist zu beachten, dass der Einschaltwiderstandswert (Impedanz) des Transistors PM2, der einen kombinierten Widerstandswert mit dem Pegelumsetzungswiderstand LSR2 bildet, durch das Verhältnis der Widerstandswerte des Widerstandes R11 und des Widerstandes R12 bestimmt wird. Wenn das Ausgangssignal der Latch-Schaltung 113 auf dem L-Pegel liegt, fällt dagegen das Setz-Drain-Signal setdrn unwahrscheinlich, so dass eine Situation, in der die Latch-Schaltung 113 fälschlich gesetzt wird und der Zustand des Ausgangssignals sich ändert, vermieden wird.
6 stellt eine andere Beispielkonfiguration einer Halbbrückenschaltung dar, die eine herkömmliche Pegelumsetzungsschaltung verwendet. In 6 wurden Komponentenelementen, die dieselben wie oder die Äquivalente der Komponentenelemente, die in 5 dargestellt sind, sind, dieselben Bezugszeichen zugewiesen und auf eine ausführliche Beschreibung davon wird verzichtet.
Die in 6 dargestellte Pegelumsetzungsschaltung umfasst eine logische ODER-Schaltung OR1 und P-Kanal-MOSFET-Transistoren PM3 und PM4, die mit den Pegelumsetzungswiderständen LSR1 und LSR2 parallel geschaltet sind. Die Eingänge der logischen ODER-Schaltung OR1 sind mit den Knotenpunkten setdrn und resdrn der Pegelumsetzungsausgänge verbunden und der Ausgang der logischen ODER-Schaltung OR1 ist mit den Gates der Transistoren PM3 und PM4 verbunden.
In einem Zustand, in dem das Schaltelement XD der niedrigen Seite ausgeschaltet ist, ist hier das Schaltelement XD1 der hohen Seite eingeschaltet und das Potential VB der Leistungsversorgungsleitung VB steigt an, wenn die Transistoren HVN1 und HVN2 mit hoher Durchbruchspannung ausgeschaltet sind, die Potentiale der Knotenpunkte setdrn und resdrn fallen aufgrund der Anwesenheit der parasitären Kapazitäten Cds1 und Cds2 der Transistoren HVN1 und HVN2 mit hoher Durchbruchspannung. Beim Detektieren, dass die Potentiale beider Knotenpunkte setdrn und resdrn unter einen logischen Schwellenwert gefallen sind, gibt die logische ODER-Schaltung OR1 einen L-Pegel aus und die Transistoren PM1 und PM2, die mit den Pegelumsetzungswiderständen LSR1 und LSR2 parallel geschaltet sind, schalten ein.
Dadurch werden die Potentiale der Knotenpunkte setdrn und resdrn beide auf den H-Pegel hochgesetzt. Obwohl hier auf eine ausführliche Beschreibung verzichtet wird, wird mit dieser Konfiguration, wenn das dV/dt-Rauschen in einem Zustand auftritt, in dem eine Differenz des Betrags zwischen den parasitären Kapazitäten Cds1 und Cds2 besteht, ein Knotenpunkt aus den Knotenpunkten setdrn und resdrn, in den ein reguläres Signal eingegeben wird, zum L-Pegel oder beide Knotenpunkte werden zum L-Pegel oder H-Pegel, so dass eine Situation, in der die Latch-Schaltung 113 fälschlich gesetzt oder zurückgesetzt wird, vermieden wird.
Entgegenhaltungsliste
Patentliteratur

Patentliteratur 1: japanisches Patent Nr. 5 402 852 (Absätze [0120] bis [0133], 15)
Patentliteratur 2: japanisches Patent Nr. 5 354 417 (Absätze [0033] bis [0041], 1)

Zusammenfassung der Erfindung
Technisches Problem
Obwohl das Referenzpotential VS der hohen Seite ansteigt, wenn das Schaltelement XD2 der niedrigen Seite ausgeschaltet ist und das Schaltelement XD1 der hohen Seite vom Aus-Zustand in den Ein-Zustand umschaltet, bestehen abgesehen davon auch andere Situationen, in denen das Referenzpotential VS der hohen Seite ansteigt. Ein Beispiel ist ein Fall, in dem die Last L eine induktive Last ist und ein Strom, der von der Last L in die Ausgangsschaltung 100 fließt, während der Totzeit nicht schnell begrenzt werden kann, wenn beide der Schaltelemente XD1 und XD2 ausgeschaltet sind. In diesem Fall lädt der Strom, der von der Last L in die Ausgangsschaltung 100 geflossen ist, die Streukapazität der Leitung auf dem Referenzpotential VS der hohen Seite auf, so dass das Referenzpotential VS der hohen Seite schnell ansteigt und das dV/dt-Rauschen auftritt. Im Vergleich zum dV/dt-Rauschen, das vorübergehend erzeugt wird, wenn das Schaltelement XD1 der hohen Seite von einem Aus-Zustand in einen Ein-Zustand umgeschaltet wird, ist es üblich, dass dieser Typ von dV/dt-Rauschen für eine lange Zeit durch die Last L erlitten wird.
Da jedoch die Pegelumsetzungsschaltungen in 5 und 6 dem Anlegen des dV/dt-Rauschens an den Knotenpunkt VS für eine verlängerte Periode keine Beachtung schenken, wurde bestätigt, dass, wenn das dV/dt-Rauschen für eine verlängerte Periode angelegt wird, eine Funktionsstörung aufgrund des Einflusses von Herstellungsvariationen in den parasitären Kapazitäten Cds1 und Cds2 auftreten kann. In einem Beispielzustand, in dem der Betrag der parasitären Kapazität Cds2 kleiner ist als der Betrag der parasitären Kapazität Cdsl, wird angenommen, dass, wenn die Differenz des Einflusses des dV/dt-Rauschens, das durch die Gleichung V(t) - Vx = kCR(1-exp(-t/CR)) ausgedrückt wird, zwischen dem Knotenpunkt resdrn und dem Knotenpunkt setdrn größer ist als der Effekt der Schaltungsanordnung, die als Gegenmaßnahme vorgesehen ist, das Potential des Knotenpunkts resdrn ansteigt, wenn die Zeit vergeht, das Potential des Knotenpunkts resdrn den H-Pegel vor dem Knotenpunkt setdrn erreicht, die Bedingung, die den Latch schützt, entfernt wird, und der Latch fälschlich gesetzt wird, was dazu führt, dass das Schaltelement XD1 eingeschaltet wird.
Die vorliegenden Ausführungsformen wurden angesichts des Obigen entwickelt und haben die Aufgabe, eine Pegelumsetzungsschaltung zu schaffen, bei der Funktionsstörungen nicht auftreten, selbst wenn dV/dt-Rauschen für eine verlängerte Periode auf einer Leistungsversorgungsleitung auftritt, die ein Referenzpotential der hohen Seite ist.
Lösung für das Problem
Um das obige Problem zu lösen, wird in einem Aspekt der Ausführungsformen eine Pegelumsetzungsschaltung geschaffen, die einen Pegel eines Signals, das mit Massepotential auf einer niedrigen Seite als Referenz erzeugt wurde, umsetzt und das pegelumgesetzte Signal zu einer Schaltung überträgt, die ein Schaltelement auf einer hohen Seite ansteuert. Die Pegelumsetzungsschaltung umfasst: eine erste Reihenschaltung eines ersten Widerstandes und eines ersten Transistors, wobei die erste Reihenschaltung zwischen eine Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite und das Massepotential geschaltet ist; eine zweite Reihenschaltung eines zweiten Widerstandes und eines zweiten Transistors, wobei die zweite Reihenschaltung zwischen die Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite und das Massepotential geschaltet ist; eine Latch-Funktionsstörungsschutzschaltung, die ein Signal an einem ersten Knotenpunkt zwischen dem ersten Widerstand und dem ersten Transistor und ein Signal an einem zweiten Knotenpunkt zwischen dem zweiten Widerstand und dem zweiten Transistor empfängt; eine Latch-Schaltung, in die eine Ausgabe der Latch-Funktionsstörungsschutzschaltung eingegeben wird; einen dritten Transistor und einen vierten Transistor, die miteinander in Reihe geschaltet sind und mit dem ersten Widerstand parallel geschaltet sind; einen fünften Transistor und einen sechsten Transistor, die miteinander in Reihe geschaltet sind und mit dem zweiten Widerstand parallel geschaltet sind; eine dV/dt-Periodendetektionsschaltung, die ein Signal am ersten Knotenpunkt und ein Signal am zweiten Knotenpunkt empfängt und ein Auftreten von dV/dt-Rauschen auf einer Referenzpotentialleitung auf der hohen Seite detektiert; eine erste logische UND-Schaltung, die eine erste Ausgabe der dV/dt-Periodendetektionsschaltung und das Signal am ersten Knotenpunkt empfängt und den sechsten Transistor steuert; und eine zweite logische UND-Schaltung, die eine zweite Ausgabe der dV/dt-Periodendetektionsschaltung und das Signal am zweiten Knotenpunkt empfängt und den vierten Transistor steuert. Der dritte Transistor wird durch ein Ausgangssignal der Latch-Schaltung gesteuert und der fünfte Transistor wird durch ein Signal gesteuert, das durch logisches Invertieren des Ausgangssignals der Latch-Schaltung erzeugt wird.
Vorteilhafte Effekte der Erfindung
Durch Ausstatten einer Pegelumsetzungsschaltung mit der vorstehend beschriebenen Konfiguration mit der dV/dt-Periodendetektionsschaltung ist es möglich, mit dem Auftreten von dV/dt-Rauschen über eine verlängerte Periode zurechtzukommen, was zum Vorteil des Verbesserns der Beständigkeit gegen Funktionsstörungen aufgrund von dV/dt führt. Da die Pegelumsetzungsschaltung gegen die Funktionsstörung beständig wird, wird die Zuverlässigkeit einer Halbbrückenschaltung, die die Pegelumsetzungsschaltung verwendet, auch verbessert.
Diese und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung leichter ersichtlich, in der bevorzugte Ausführungsformen der Erfindung in Verbindung mit den begleitenden Zeichnungen dargelegt wurden.
Figurenliste

[1] 1 ist ein Schaltplan, der eine Beispielkonfiguration einer Halbbrückenschaltung darstellt, die eine Pegelumsetzungsschaltung gemäß einer Ausführungsform verwendet.
[2] 2 ist ein Schaltplan, der eine Beispielkonfiguration einer logischen UND-Schaltung darstellt.
[3] 3 ist ein Schaltplan, der eine Beispielkonfiguration einer dV/dt-Periodendetektionsschaltung darstellt.
[4] 4 stellt Operationswellenformen der Pegelumsetzungsschaltung dar.
[5] 5 stellt eine Beispielkonfiguration einer Halbbrückenschaltung dar, die eine herkömmliche Pegelumsetzungsschaltung verwendet.
[6] 6 stellt eine andere Beispielkonfiguration einer Halbbrückenschaltung dar, die eine herkömmliche Pegelumsetzungsschaltung verwendet.

Beschreibung von Ausführungsformen
Verschiedene Ausführungsformen werden nachstehend mit Bezug auf die begleitenden Zeichnungen im Einzelnen beschrieben. Es ist zu beachten, dass in der folgenden Beschreibung Potentiale, Spannungen, Signale und dergleichen an Knotenpunkten, Knotenpunkte mit Leitungen und Leitungen dieselben Symbole wie die Knotenpunkte und Leitungen verwenden können.
1 ist ein Schaltplan, der eine Beispielkonfiguration einer Halbbrückenschaltung darstellt, die eine Pegelumsetzungsschaltung gemäß einer Ausführungsform verwendet, 2 ist ein Schaltplan, der eine Beispielkonfiguration einer logischen UND-Schaltung darstellt, 3 ist ein Schaltplan, der eine Beispielkonfiguration einer dV/dt-Periodendetektionsschaltung darstellt und 4 stellt Operationswellenformen der Pegelumsetzungsschaltung dar. Da in 1 Teile abgesehen von der Pegelumsetzungsschaltung dieselben wie die in 5 und 6 dargestellten Komponentenelemente sind, wurden entsprechenden Komponentenelementen dieselben Bezugszeichen zugewiesen.
In der Halbbrückenschaltung in 1 sind das Schaltelement XD1 der hohen Seite und das Schaltelement XD2 der niedrigen Seite in Reihe geschaltet, um die Ausgangsschaltung 100 zu konstruieren, die die Leistungsversorgung E mit hoher Spannung aufweist, die mit beiden Enden verbunden ist. Im dargestellten Beispiel verwenden hier die Schaltelemente XD1 und XD2 N-Kanal-Leistungs-MOSFETs.
Das Gate des Schaltelements XD1 der hohen Seite ist mit dem Ausgang der Ansteuerschaltung 110 der hohen Seite verbunden und es unterliegt der Ein/AusSteuerung, indem es durch das Ausgangssignal H0 der Ansteuerschaltung 110 der hohen Seite angesteuert wird. Das Gate des Schaltelements XD2 der niedrigen Seite ist mit dem Ausgang der Ansteuerschaltung 120 der niedrigen Seite verbunden und es unterliegt der Ein/Aus-Steuerung, indem es durch das Ausgangssignal LO der Ansteuerschaltung 120 der niedrigen Seite angesteuert wird.
Die Ansteuerschaltung 110 der hohen Seite ist mit dem Treiber 111 der hohen Seite, der das Schaltelement XD1 ansteuert, der Leistungsversorgung E1 der hohen Seite und einer Pegelumsetzungsschaltung der anderen Komponentenelemente ausgestattet.
Die Pegelumsetzungsschaltung umfasst eine Reihenschaltung des Pegelumsetzungswiderstandes LSR1 und des N-Kanal-MOSFET-Transistors HVN1 mit hoher Durchbruchspannung und eine Reihenschaltung des Pegelumsetzungswiderstandes LSR2 und des N-Kanal-MOSFET-Transistors HVN2 mit hoher Durchbruchspannung. Ein Ende von jeder dieser Reihenschaltungen ist mit der Leistungsversorgungsleitung VB verbunden, die mit dem Anschluss der Seite mit hohem Potential der Leistungsversorgung E1 verbunden ist, und die anderen Enden sind mit dem Massepotential (GND) verbunden, das das Referenzpotential der niedrigen Seite ist. Die P-Kanal-MOSFET-Transistoren PM1 und PM1X, die in Reihe geschaltet sind, sind mit dem Pegelumsetzungswiderstand LSR1 parallel geschaltet. P-Kanal-MOSFET-Transistoren PM2 und PM2X, die in Reihe geschaltet sind, sind mit dem Pegelumsetzungswiderstand LSR2 parallel geschaltet. Der P-Kanal-MOSFET-Transistor PM3 ist mit dem Pegelumsetzungswiderstand LSR1 parallel geschaltet und der P-Kanal-MOSFET-Transistor PM4 ist mit dem Pegelumsetzungswiderstand LSR2 parallel geschaltet.
Ein Setzsignal SET, das den Startzeitpunkt der Ein-Periode des Schaltelements XD1 angibt, wird von einer Steuerschaltung, nicht dargestellt, in das Gate des Transistors HVN1 mit hoher Durchbruchspannung eingegeben. Ein Rücksetzsignal RSET, das den Endzeitpunkt der Ein-Periode des Schaltelements XD1 angibt, wird von einer Steuerschaltung, nicht dargestellt, in das Gate des Transistors HVN2 mit hoher Durchbruchspannung eingegeben. Die Kondensatoren, die zwischen die Sources und Drains der Transistoren HVN1 und HVN2 mit hoher Durchbruchspannung geschaltet sind, sind die parasitären Kapazitäten Cds1 und Cds2 der Transistoren HVN1 und HVN2 mit hoher Durchbruchspannung.
Der Knotenpunkt setdrn zwischen dem Pegelumsetzungswiderstand LSR1 und dem Transistor HVN1 mit hoher Durchbruchspannung und der Knotenpunkt resdrn zwischen dem Pegelumsetzungswiderstand LSR2 und dem Transistor HVN2 mit hoher Durchbruchspannung sind beide mit der Latch-Funktionsstörungsschutzschaltung 112 verbunden. Die Latch-Funktionsstörungsschutzschaltung 112 bestimmt, ob der Zustand der Signale der setdrn- und resdrn-Knotenpunkte eine Bedingung ist, die eine Funktionsstörung verursacht. Beim Bestimmen, dass die Zustände die Bedingung sind, die eine Funktionsstörung verursacht, sperrt die Latch-Funktionsstörungsschutzschaltung 112 den Durchgang der Signale. Die Bedingung, die eine Funktionsstörung verursacht, ist, wenn die Potentiale der Knotenpunkte setdrn und resdrn beide auf dem H-Pegel oder auf dem L-Pegel liegen. Beim Beurteilen, dass die Zustände nicht die Bedingung sind, die die Funktionsstörung verursacht, lässt die Latch-Funktionsstörungsschutzschaltung 112 die Signale der Knotenpunkte setdrn und resdrn ohne Änderung durch.
Die Ausgänge der Latch-Funktionsstörungsschutzschaltung 112 sind mit der Latch-Schaltung 113 verbunden und der Ausgang der Latch-Schaltung 113 ist mit dem Treiber 111 der hohen Seite verbunden. Der Ausgang der Latch-Schaltung 113 ist auch mit dem Gate des Transistors PM1 verbunden. Der Ausgang der Latch-Schaltung 113 ist ferner mit dem Eingang einer Inverterschaltung INV verbunden und der Ausgang der Inverterschaltung INV ist mit dem Gate des Transistors PM2 verbunden.
Die Pegelumsetzungsschaltung umfasst auch die logische ODER-Schaltung OR1, eine logische UND-Schaltung AND1, eine logische UND-Schaltung AND2 und eine dV/dt-Periodendetektionsschaltung 114. Die Eingänge der logischen ODER-Schaltung OR1 sind jeweils mit den Knotenpunkten setdrn und resdrn verbunden und der Ausgang der ODER-Schaltung OR1 ist mit den jeweiligen Gates der Transistoren PM3 und PM4 verbunden. Die Eingänge der logischen UND-Schaltung AND1 sind jeweils mit dem Knotenpunkt setdrn und einem Ausgang OUT1 der dV/dt-Periodendetektionsschaltung 114 verbunden und der Ausgang der logischen UND-Schaltung AND1 ist mit dem Gate des Transistors PM2X und mit einem Eingang IN1 der dV/dt-Periodendetektionsschaltung 114 verbunden. Die Eingänge der logischen UND-Schaltung AND2 sind jeweils mit dem Knotenpunkt resdrn und einem Ausgang OUT2 der dV/dt-Periodendetektionsschaltung 114 verbunden und der Ausgang der logischen UND-Schaltung AND2 ist mit dem Gate des Transistors PM1X und mit einem Eingang IN2 der dV/dt-Periodendetektionsschaltung 114 verbunden. An der dV/dt-Periodendetektionsschaltung 114 ist ein Eingang IN3 mit dem Knotenpunkt setdrn verbunden, ein Eingang IN4 ist mit dem Knotenpunkt resdrn verbunden und ein Eingang POR ist mit einer Steuerschaltung (nicht dargestellt) verbunden, um ein Einschaltrücksetzsignal POR zu empfangen.
Die Pegelumsetzungsschaltung umfasst die Dioden D1 und D2, deren Anoden mit dem Knotenpunkt VS zwischen dem Schaltelement XD1 und dem Schaltelement XD2 verbunden sind. Die Kathode der Diode D1 ist mit dem Knotenpunkt setdrn verbunden und die Kathode der Diode D2 ist mit dem Knotenpunkt resdrn verbunden. Dadurch werden die Spannungen der Knotenpunkte setdrn und resdrn durch die Dioden D1 und D2 begrenzt, so dass sie nicht das Referenzpotential VS der hohen Seite überschreiten (unterschreiten), und so dass verhindert wird, dass eine Überspannung in die Latch-Funktionsstörungsschutzschaltung 112 eingegeben wird.
Die Ansteuerschaltung 120 der niedrigen Seite ist mit dem Treiber 121 der niedrigen Seite, der das Schaltelement XD2 ansteuert, und der Leistungsversorgung E2 ausgestattet. Der Treiber 121 der niedrigen Seite wird mit Leistung von der Leistungsversorgung E2 versorgt, gibt ein Steuersignal der niedrigen Seite von einem Steuergerät, nicht dargestellt, ein und gibt das Ausgangssignal L0 für ein Ein- und Aus-Ansteuern des Schaltelements XD2 aus.
Die Ausgangsschaltung 100 weist den Knotenpunkt VS zwischen dem Schaltelement XD1 und dem Schaltelement XD2 auf, das die Ausgangseinheit der Ausgangsschaltung 100 ist, die mit einem Ende der Last L verbunden ist, und das andere Ende der Last L ist mit dem Massepotential (GND) verbunden.
Als nächstes werden spezielle Beispiele der logischen UND-Schaltung AND1, der logischen UND-Schaltung AND2 und der dV/dt-Periodendetektionsschaltung 114, die vorstehend erwähnt sind, beschrieben.
Die logische UND-Schaltung AND1 und die logische UND-Schaltung AND2 weisen dieselbe Konfiguration auf. Aus diesem Grund sind in 2 die Symbole der Anschlüsse der logischen UND-Schaltung AND2, die der logischen UND-Schaltung AND1 entsprechen, durch Klammern angegeben. Die logische UND-Schaltung AND1 (AND2) weist drei P-Kanal-MOSFET-Transistoren PM11, PM12 und PM13, einen N-Kanal-MOSFET-Transistor NM11 und einen Widerstand Rt auf. Die Sources und Drains der Transistoren PM11 und PM12 sind miteinander verbunden, wobei die Sources mit der Leistungsversorgungsleitung VB verbunden sind. Das Gate des Transistors PM11 konstruiert einen Eingang, der mit dem Ausgang OUT1 (OUT2) der dV/dt-Periodendetektionsschaltung 114 verbunden ist, und das Gate des Transistors PM12 konstruiert einen Eingang, der mit dem Knotenpunkt setdrn (resdrn) verbunden ist. Die Drains der Transistoren PM11 und PM12 sind über den Widerstand Rt mit einer Leitung auf dem Referenzpotential VS der hohen Seite verbunden. Der Knotenpunkt zwischen den Drains des Transistors PM11, PM12 und dem Widerstand Rt ist mit den Gates der Transistoren PM13 und NM11 verbunden, die eine CMOS-Inverterschaltung konstruieren. Die Source des Transistors PM13 ist mit der Leistungsversorgungsleitung VB verbunden und die Source des Transistors NM11 ist mit einer Leitung des Referenzpotentials VS der hohen Seite verbunden. Die Drains der Transistoren PM13 und NM11 sind miteinander verbunden und konstruieren einen Ausgang AND1_OUT (AND2_OUT) der logischen UND-Schaltung AND1 (AND2).
Eine Eigenschaft der logischen UND-Schaltung AND1 (AND2) besteht darin, dass die Last der Transistoren PM11 und PM12, die zum Eingeben verwendet werden, durch den Widerstand Rt konstruiert ist. Das heißt, eine typische logische CMOS-ODER-Schaltung ist mit den Lasten der Eingangstransistoren PM11 und PM12 konfiguriert, die mit zwei N-Kanal-MOSFET-Transistoren in Reihe geschaltet sind, wobei die Gates dieser Transistoren mit den Gates der Transistoren PM11 und PM12 verbunden sind. Andererseits sind in der vorliegenden Ausführungsform die Lasten der Transistoren PM11 und PM12, die zum Eingeben verwendet werden, aus dem Widerstand Rt konstruiert, und wenn die Ausgabe der CMOS-Inverterschaltung der Transistoren PM13 und NM11 vom L-Pegel auf den H-Pegel invertiert wird, wird die Ladung, die sich in der Gate-Kapazität der Transistoren PM13 und NM11 angesammelt hat, langsam durch den Widerstand Rt entladen. Wenn ein H-Pegel-Signal gleichzeitig an beide der zwei Eingänge angelegt wird, ändert sich folglich anstelle des logischen Zustandes des Ausgangs AND1_OUT (AND2_OUT), der sich unmittelbar auf den H-Pegel ändert, die logische UND-Schaltung AND1 (AND2) auf den H-Pegel nach einer Verzögerung einer vorbestimmten Zeit. Diese Verzögerungszeit wird durch Einstellen des Werts des Widerstandes Rt geändert. Es ist zu beachten, dass, wenn der eine der zwei Eingänge in einem Zustand zum L-Pegel wird, in dem der Ausgang der H-Pegel ist, der Ausgang AND1_OUT (AND2_OUT) unmittelbar zum L-Pegel wird.
Wie in 3 dargestellt, umfasst die dV/dt-Periodendetektionsschaltung 114 zwei Latch-Schaltungen LT1, LT2, einen Komparator COMP1, Widerstände R1 und R2, eine Referenzspannung Vref und eine ODER-Schaltung OR2.
Ein Rücksetzeingang R der Latch-Schaltung LT1 und ein Setzeingang S der Latch-Schaltung LT2 sind mit dem Eingang IN1 der dV/dt-Periodendetektionsschaltung 114 verbunden und der Setzeingang S der Latch-Schaltung LT1 und der Rücksetzeingang R der Latch-Schaltung LT2 sind mit dem Eingang IN2 der dV/dt-Periodendetektionsschaltung 114 verbunden. Ein invertierter Ausgang ZQ der Latch-Schaltung LT1 konstruiert den Ausgang OUT1 der dV/dt-Periodendetektionsschaltung 114 und ein invertierter Ausgang ZQ der Latch-Schaltung LT2 konstruiert den Ausgang OUT2 der dV/dt-Periodendetektionsschaltung 114. Die Löscheingänge CLR der Latch-Schaltungen LT1 und LT2 sind mit dem Ausgang der ODER-Schaltung OR2 verbunden.
Wenn einer des Setzeingangs S und des Rücksetzeingangs R auf dem H-Pegel liegt, werden die Latch-Schaltungen LT1 und LT2 in Abhängigkeit davon, ob der Eingang, der zum H-Pegel geworden ist, der Setzeingang S oder der Rücksetzeingang R ist, gesetzt oder zurückgesetzt. Wenn jedoch die zwei Eingänge gleichzeitig auf dem L-Pegel oder auf dem H-Pegel liegen, besteht keine Änderung des Zustandes. Selbst wenn eine geringfügige Diskrepanz im Zeitpunkt, zu dem die zwei Eingänge gleichzeitig zum H-Pegel werden, oder im Zeitpunkt, zu dem sich die Eingänge sich gleichzeitig vom H-Pegel auf den L-Pegel ändern, besteht, besteht keine Änderung des Zustandes aufgrund der Verzögerung in der Reaktion der internen Schaltungen.
Die Ausgänge OUT1 und OUT2 der Latch-Schaltungen LT1 und LT2 sind Signale, die durch Invertieren der Zustände der Latch-Schaltungen LT1 und LT2 erhalten werden, und wenn der Löscheingang CLR auf dem H-Pegel liegt, werden die Ausgänge OUT1 und OUT2 beide zum H-Pegel.
Der nicht invertierende Eingang (+) des Komparators COMP1 ist mit einem Knotenpunkt verbunden, der mit einem Anschluss von jedem des Widerstandes R1 und des Widerstandes R2 verbunden ist. Der andere Anschluss des Widerstandes R1 konstruiert den Eingang IN3 der dV/dt-Periodendetektionsschaltung 114 und der andere Anschluss des Widerstandes R2 konstruiert den Eingang IN4 der dV/dt-Periodendetektionsschaltung 114. Der invertierende Eingang (-) des Komparators COMP1 ist mit dem positiven Anschluss der Referenzspannung Vref verbunden und der negative Anschluss der Referenzspannung Vref ist mit dem Referenzpotential VS der hohen Seite verbunden. Der Ausgang der Komparators COMP1 ist mit einem Eingang der ODER-Schaltung OR2 verbunden und der andere Eingang der ODER-Schaltung OR2 konstruiert den Eingang POR der dV/dt-Periodendetektionsschaltung 114, der das Einschaltrücksetzsignal POR empfängt.
Die Schaltung des Widerstandes R1 und R2, die mit dem nicht invertierenden Eingang des Komparators COMP1 verbunden ist, ist eine Schaltung, die einen gewichteten Mittelwert des Potentials des Setz-Drain-Signals setdrn und des Potentials des Rücksetz-Drain-Signals resdrn berechnet. Der durch diese Schaltung berechnete gewichtete Mittelwert wird durch (setdrn × R2/(R1+R2)) + (resdrn × R1/(R1+R2)) ausgedrückt. Wenn die Widerstandswerte der Widerstände R1, R2 gleich sind, ist der gewichtete Mittelwert ein einfacher Mittelwert. In der vorliegenden Ausführungsform gilt R1 = R2.
Die Referenzspannung Vref, die in den invertierenden Eingang des Komparators COMP1 eingegeben wird, ist ein ziemlich hoher Wert (d. h. ein Wert nahe dem Potential VB). Dies bedeutet, dass in einem Zustand, in dem dV/dt an das Referenzpotential VS der hohen Seite angelegt wird, das Potential des Setz-Drain-Signals setdrn und das Potential des Rücksetz-Drain-Signals resdrn immer niedriger sind als das Potential VB aufgrund des Potentialabfalls über den Widerständen, so dass der einfache Mittelwert der beiden die Referenzspannung Vref nicht überschreitet. In einem Zustand, in dem dV/dt auftritt, gibt folglich der Komparator COMP1 definitiv ein L-Pegel-Signal aus, so dass die Latch-Schaltungen LT1 und LT2 nicht löschen.
Als nächstes wird eine Operation (normale Operation) durch die vorstehend beschriebene Halbbrückenschaltung, wenn das Setzsignal SET von einem Steuergerät empfangen wird und das Schaltelement XD1 der hohen Seite in den EIN-Zustand schaltet, beschrieben.
Zuerst wird der Transistor HVN1 mit hoher Durchbruchspannung eingeschaltet, das Setz-Drain-Signal setdrn wird zum Massepotential, die Latch-Schaltung 113 wird über die Latch-Funktionsstörungsschutzschaltung 112 gesetzt und der Treiber 111 der hohen Seite steuert das Schaltelement XD1 an und schaltet es ein. Dadurch schaltet das Referenzpotential VS der hohen Seite vom Massepotential auf die hohe Spannung E um und das Potential VB der Leistungsversorgungsleitung VB der Ansteuerschaltung 110 der hohen Seite wird zur Spannung (E+E1). Da zu dieser Zeit der Transistor HVN1 mit hoher Durchbruchspannung bereits ausgeschaltet ist, wird das Potential VB über die Pegelumsetzungswiderstände LSR1 und LSR2 an die Knotenpunkte setdrn und resdrn angelegt. Wenn das Potential VB angelegt wird, fallen aufgrund der Anwesenheit der parasitären Kapazitäten Cds1 und Cds2 der Transistoren HVN1 und HVN2 mit hoher Durchbruchspannung, die Potentiale der Knotenpunkte setdrn und resdrn für einen Moment auf das Massepotential und beginnen dann auf das Potential VB zu steigen. Zu dieser Zeit besteht, wenn eine Differenz der Beträge der parasitären Kapazitäten Cds1 und Cds2 besteht, eine Diskrepanz in dem Zeitpunkt, zu dem die Potentiale ansteigen, die Bedingung für den Funktionsstörungsschutz durch die Latch-Funktionsstörungsschutzschaltung 112 bricht zusammen und es besteht ein Risiko, dass die Latch-Schaltung 113 ausfällt.
In dieser Pegelumsetzungsschaltung gibt die Latch-Schaltung 113 das H-Pegel-Signal aus, und bis das Schaltelement XD1 ansteigt, wird ein L-Pegel-Signal über die Inverterschaltung INV1 in den Transistor PM2 eingegeben, um den Transistor PM2 einzuschalten. Da zu dieser Zeit das Potential am Knotenpunkt resdrn hoch ist, gibt die logische ODER-Schaltung OR1 ein H-Pegel-Signal aus, das die Transistoren PM3 und PM4 ausschaltet. Da die Eingänge IN1 und IN2 auf dem L-Pegel und dem H-Pegel liegen, werden die Ausgänge OUT1 und OUT2 jeweils zum L-Pegel und H-Pegel und aufgrund dessen geben die logischen UND-Schaltungen AND1 und AND2 jeweils ein L-Pegel- und ein H-Pegel-Signal aus, die den Transistor PM1X ausschalten und den Transistor PM2X einschalten. Folglich wird die Impedanz Z2 der Parallelschaltung, die den Pegelumsetzungswiderstand LSR2 umfasst, niedriger als die Impedanz Z1 der Parallelschaltung mit dem Pegelumsetzungswiderstand LSR1.
Das Schaltelement XD1 steigt an und das Referenzpotential VS der hohen Seite wird zur hohen Spannung E, und wenn das Potential VB die Spannung (E+E1) wird, wird das Aufladen der parasitären Kapazitäten Cds1 und Cds2 über die Impedanzen Z1 und Z2 auf der Setzseite und der Rücksetzseite gestartet. Selbst wenn eine Differenz des Betrags zwischen den parasitären Kapazitäten Cds1 und Cds2 zu dieser Zeit besteht, werden die Transistoren PM2 und PM2X beide eingeschaltet, und da die Impedanz Z2 auf der Rücksetzseite sehr niedrig ist, wird die parasitäre Kapazität Cds2 zuerst vollständig aufgeladen, so dass das Potential des Knotenpunkts resdrn zuerst ansteigt. Da die parasitäre Kapazität Cds1 auf der Setzseite über den Pegelumsetzungswiderstand LSR1 aufgeladen wird, nachdem der Transistor HVN1 mit hoher Durchbruchspannung ausgeschaltet wurde, steigt der Knotenpunkt setdrn nach einer Verzögerung an. Das heißt, da die Differenz zwischen dem Reihenwiderstand des Transistors PM1 und PM1X und dem Reihenwiderstand der Transistoren PM2 und PM2X sehr groß ist (beide der zwei Transistoren werden in einem Paar eingeschaltet und werden im anderen Paar ausgeschaltet), selbst wenn eine Differenz des Betrags zwischen den parasitären Kapazitäten Cds1 und Cds2 besteht, ist der Einfluss dieser Differenz vernachlässigbar. Aufgrund dessen ist es möglich, den Einfluss des dV/dt-Rauschens zu unterdrücken, das auftritt, wenn das Schaltelement XD1 der hohen Seite eingeschaltet wird.
Als nächstes wird die Operation der Pegelumsetzungsschaltung, wenn das dV/dt-Rauschen für eine verlängerte Periode an das Referenzpotential VS der hohen Seite angelegt wird, mit Bezug auf 4 beschrieben. Es ist zu beachten, dass in 4 die Operationswellenformen der Gates des Transistors PM3 und PM4, des Gates des Transistors PM2X, des Gates des Transistors PM1X, des Referenzpotentials VS der hohen Seite, des Knotenpunkts setdrn, des Knotenpunkts resdrn und des Ausgangssignals H0 in der Reihenfolge von oben dargestellt sind. Die anfänglichen Werte des Ausgangs der Latch-Schaltung 113 und des Ausgangssignals H0 liegen auf dem L-Pegel. Diese Operationswellenformen ändern sich auf der Basis des Referenzpotentials VS der hohen Seite. Außerdem wird hier angenommen, dass die parasitäre Kapazität Cds1 einen größeren Betrag aufweist als die parasitäre Kapazität Cds2 (Cds1>Cds2).
Zuerst, wenn die Schaltelemente XD1 und XD2 der Ausgangsschaltung 100 ausgeschaltet werden, bevor das dV/dt-Rauschen angelegt wird, sind die Transistoren HVN1 und HVN2 mit hoher Durchbruchspannung ausgeschaltet und die Latch-Schaltung 113 gibt ein L-Pegel-Signal aus. Da das Potential VB über die Pegelumsetzungswiderstände LSR1 bzw. LSR2 angelegt wird, werden die Knotenpunkte setdrn und resdrn auf einem hohen Potential gehalten. In der dV/dt-Periodendetektionsschaltung 114 gibt der Komparator COMP1 ein H-Pegel-Signal aus, um die Latch-Schaltungen LT1 und LT2 zu löschen, und die Ausgänge OUT1 und OUT2 der Latch-Schaltungen LT1 und LT2 geben ein H-Pegel-Signal aus. Aufgrund dessen, da die logischen UND-Schaltungen AND1 und AND2 jeweils zwei Eingänge auf dem H-Pegel aufweisen, geben die logischen UND-Schaltungen AND1 und AND2 H-Pegel-Signale aus. Da ihre jeweiligen Gates auf dem H-Pegel liegen (in 4 der Zustand bis zur Zeit t1), sind die Transistoren PM1X, PM2X, PM3 und PM4 ausgeschaltet. Es ist zu beachten, dass, da das Gate des Transistors PM1, der mit dem Transistor PM1X in Reihe geschaltet ist, auf dem L-Pegel liegt, der Transistor PM1 eingeschaltet ist. Da das Gate des Transistors PM2, der mit dem Transistor PM2X in Reihe geschaltet ist, aufgrund der Inverterschaltung INV auf dem H-Pegel liegt, ist der Transistor PM2 ausgeschaltet.
Zur Zeit t1, wenn das +dV/dt-Rauschen an die Leitung des Referenzpotentials VS der hohen Seite angelegt wird, fließt zuerst ein Strom zu den Pegelumsetzungswiderständen LSR1 und LSR2 und die Potentiale der Knotenpunkte setdrn und resdrn fallen. Aufgrund dessen gibt an der dV/dt-Periodendetektionsschaltung 114 der Komparator COMP1 ein L-Pegel-Signal durch Verringern des gewichteten Mittelwerts der Potentiale der Knotenpunkte setdrn und resdrn auf einen bestimmten Pegel (als ein Beispiel auf ungefähr 95 % des Potentials VB) oder darunter aus. Wenn die Potentiale der Knotenpunkte setdrn und resdrn unter die Schwellenwerte Vth_AND1 und Vth_AND2 der logischen UND-Schaltungen AND1 und AND2 fallen, geben die logischen UND-Schaltungen AND1 und AND2 L-Pegel-Signale aus. Dies führt dazu, dass die Gates der Transistoren PM1X und PM2X zum L-Pegel werden, was die Transistoren PM1X und PM2X einschaltet. Da zu dieser Zeit der Transistor PM1 eingeschaltet ist und der Wert von R in der CR-Schaltung auf der Seite des Knotenpunkts setdrn klein ist (d. h. der Ein-Widerstandspegel der Transistoren PM1 und PM1X), ist der Einfluss von dV/dt klein. Da andererseits auf der Seite des Knotenpunkts resdrn der Wert von R in der CR-Schaltung groß ist (d. h. der Wert des Pegelumsetzungswiderstandes LSR2 aufgrund dessen, dass der Transistor PM2 ausgeschaltet ist), wird der Einfluss von dV/dt größer. Da der Einfluss von dV/dt auf der Rücksetzseite groß ist, wird die Pegelumsetzungsschaltung in einen Zustand gesetzt, der gegen unerwartete Setzoperationen beständig ist. Das heißt, der Wert von R in der CR-Schaltung auf der Rücksetzseite, der sehr niedrig ist (d. h. der Ein-Widerstandspegel eines Transistors), weist einen gleichen oder größeren Effekt als Cds1 auf, die größer ist als Cds2. Es ist zu beachten, dass, da die Schwellenwerte Vth_AND1 und Vth_AND2 der logischen UND-Schaltungen AND1 und AND2 nicht durch das Gleichgewicht zwischen dem P-Kanal-MOSFET und dem N-Kanal-MOSFET bestimmt sind, wie im Fall bei einer CMOS-Struktur, und stattdessen durch die Schwellenwerte der P-Kanal-MOSFET-Transistoren PM11 und PM12 bestimmt sind, die die logischen UND-Schaltungen AND1 und AND2 konstruieren, die Schwellenwerte Vth_AND1 und Vth_AND2 Werte nahe dem Potential VB aufweisen.
Wenn die Zeit vergeht, fallen die Potentiale der Knotenpunkte setdrn und resdrn weiter, und wenn beide Potentiale unter den Schwellenwert Vth_OR1 der logischen ODER-Schaltung OR1 fallen, gibt die logische ODER-Schaltung OR1 ein L-Pegel-Signal aus. Dadurch werden die Gates der Transistoren PM3 und PM4 zum L-Pegel, was die Transistoren PM3 und PM4 einschaltet. Durch Einschalten der Transistoren PM3 und PM4 werden die parasitären Kapazitäten Cds1 und Cds2 durch die Impedanzen Z1 und Z2 aufgeladen, mit denen die Ein-Widerstande der Transistoren PM3 und PM4 parallel geschaltet sind. Da die Impedanzen Z1 und Z2 auf der Setzseite und der Rücksetzseite zu dieser Zeit beide sehr klein werden, wird die Aufladung der parasitären Kapazitäten Cds1 und Cds2 in einem Moment vollendet und die Potentiale der Knotenpunkte setdrn und resdrn steigen an. Wenn eines der Potentiale der Knotenpunkte setdrn und resdrn den Schwellenwert Vth_OR1 der logischen ODER-Schaltung OR1 überschreitet, gibt die logische ODER-Schaltung OR1 ein H-Pegel-Signal aus, das die Transistoren PM3 und PM4 ausschaltet. Das heißt, die Transistoren PM3 und PM4 werden für einen Moment eingeschaltet, unmittelbar nachdem dV/dt-Rauschen angelegt wurde, und die parasitären Kapazitäten Cds1 und Cds2 werden schnell aufgeladen.
Selbst wenn die Transistoren PM3 und PM4 für einen Moment eingeschaltet werden und die Potentiale der Knotenpunkte setdrn und resdrn ansteigen, fallen aufgrund des fortgesetzten Anlegens von dV/dt die Potentiale der Knotenpunkte setdrn und resdrn wieder zur Zeit t2. Diese Potentiale fallen derart, dass der Abfall des Potentials des Knotenpunkts resdrn auf der Rücksetzseite, das durch dV/dt stark beeinflusst wird, größer ist.
Da in diesem Fall der Abfall des Potentials auf der Seite des Knotenpunkts setdrn klein ist und die parasitäre Kapazität Cds1 durch die niedrige Impedanz Z1 aufgeladen wird, steigt das Potential des Knotenpunkts setdrn an. Da das Potential des Knotenpunkts resdrn auf dem L-Pegel im Vergleich zum Eingangsschwellenwert der Latch-Funktionsstörungsschutzschaltung 112 eingegeben wird, sperrt die Latch-Funktionsstörungsschutzschaltung 112 nicht die Signale, wenn der Knotenpunkt sestdrn auf dem H-Pegel liegt und der Knotenpunkt resdrn auf dem L-Pegel liegt. Da es jedoch die Rücksetzseite ist, die auf dem L-Pegel liegt, hält die Pegelumsetzungsschaltung das Ausgangssignal HO auf dem L-Pegel und eine Funktionsstörung, die auf den H-Pegel invertieren würde, tritt nicht auf.
Von der Zeit t2 weiter wird aufgrund des fortgesetzten Anlegens des dV/dt-Rauschens an das Referenzpotential VS der hohen Seite die Beziehung zwischen den Pegeln des Potentials des Knotenpunkts setdrn und des Potentials des Knotenpunkts resdrn ohne Änderung aufrechterhalten.
Wenn das Potential des Knotenpunkts setdrn den Schwellenwert Vth_AND1 der logischen UND-Schaltung AND1 zur Zeit t3 erreicht, wird der Ausgang der logischen UND-Schaltung AND1 der H-Pegel. Der Ausgang der logischen UND-Schaltung AND2 zu dieser Zeit ist der L-Pegel. Dies liegt daran, dass eine Änderung von einem Pegelzustand IN1=IN2=L auf einen Zustand, in dem IN1=H-Pegel und IN2=L-Pegel besteht, und durch Eingeben von Signalen IN1=H-Pegel, IN2=L-Pegel in die Latch-Schaltungen LT1 und LT2 werden die Ausgänge OUT1 und OUT2 der Latch-Schaltungen LT1 und LT2 jeweils auf dem H-Pegel und dem L-Pegel bestimmt (die Ausgänge der Latch-Schaltungen Lt1 und LT2 ändern sich nicht, selbst wenn der Ausgang der logischen UND-Schaltung AND2 später zum H-Pegel wird). Da der Ausgang OUT2 auf dem L-Pegel bestimmt wird, wird der Ausgang der logischen UND-Schaltung AND2 auch auf dem L-Pegel bestimmt, und selbst wenn das Potential des Knotenpunkts resdrn später größer wird als der Schwellenwert Vth_AND2 der logischen UND-Schaltung AND2, wird der Ausgang der logischen UND-Schaltung AND2 nicht der H-Pegel und der Ein-Zustand des Transistors PM1X (das heißt ein Zustand, in dem das Potential VB und der Knotenpunkt resdrn durch die Ein-Widerstände der Transistoren PM1 und PM1X verbunden sind) wird aufrechterhalten.
Wenn das Anlegen von dV/dt-Rauschen an das Referenzpotential VS der hohen Seite zur Zeit t4 endet, steigen die Potentiale der Knotenpunkte setdrn und resdrn an. Es ist zu beachten, dass in einem Zustand, in dem das Anlegen des dV/dt-Rauschens fortfährt, der Strom weiterhin von der Leistungsversorgung E1 zu den parasitären Kapazitäten Cds1 und Cds2 fließt (die Potentiale der Knotenpunkte zwischen C und R in einer CR-Schaltung holen definitiv nicht die steigende Spannung ein, die an die CR-Schaltung angelegt wird), und ein Spannungsabfall wird durch diesen Strom erzeugt. Auch auf der Setzseite wird, obwohl die Transistoren PM1 und PM1X beide eingeschaltet sind, da der Ein-Widerstand nicht null ist, ein Spannungsabfall erzeugt. Aufgrund dessen ist in der Periode, in der das dV/dt-Rauschen fortfährt, das gewichtete mittlere Potential der Knotenpunkte setdrn und resdrn die Referenzspannung Vref oder darunter (ein Wert nahe dem Potential VB). Wenn das dV/dt endet, verschwindet die Differenz des Potentials zwischen dem gewichteten Mittelwert der Potentiale der Knotenpunkte setdrn und resdrn und dem Potential VB, so dass diese Potentiale schließlich gleich dem Potential VB werden. Dies bedeutet, dass, wenn der Komparator COMP1 den gewichteten Mittelwert der Potentiale der Knotenpunkte setdrn und resdrn mit der Referenzspannung Vref (ein Wert nahe dem Potential VB) vergleicht und bestimmt, dass dV/dt geendet hat, wird ein H-Pegel-Signal ausgegeben. Dieses Signal wird über die logische ODER-Schaltung OR2 zu den Löscheingängen CLR der Latch-Schaltungen LT1 und LT2 zugeführt und die Latch-Schaltungen LT1 und LT2 geben H-Pegel-Signale an den invertierten Ausgängen ZQ aus. Da die Ausgänge OUT1 und OUT2 der dV/dt-Periodendetektionsschaltung 114 der H-Pegel werden, werden die zwei Eingänge der logischen UND-Schaltungen AND1 und AND2 beide der H-Pegel. Aufgrund dessen versuchen die Ausgänge der logischen UND-Schaltungen AND1 und AND2, auf den H-Pegel zu ändern.
Indem die Ladung, die sich in den Gate-Kapazitäten der Transistoren PM13 und NM11 angesammelt hat, langsam über den Widerstand Rt abgegeben wird, werden jedoch die Ausgänge der logischen UND-Schaltungen AND1 und AND2 nach einer vorbestimmten Verzögerungszeit zum H-Pegel. Folglich werden die Gates der Transistoren PM1X und PM2X ab der Zeit t5 die vorbestimmte Verzögerungszeit später zum H-Pegel, was die Transistoren PM1X und PM2X ausschaltet.
Wie vorstehend beschrieben, ist es durch Ausstatten der Pegelumsetzungsschaltung mit der dV/dt-Periodendetektionsschaltung 114, selbst wenn verlängertes dV/dt-Rauschen erzeugt wird, möglich, die Funktionsstörungsschutzfunktion für die Latch-Schaltung 113 aufrechtzuerhalten, bis das Auftreten des dV/dt-Rauschens endet.
Die obige Beschreibung gibt lediglich die Prinzipien der vorliegenden Ausführungsformen an. Eine breite Vielfalt von Modifikationen und Änderungen kann auch durch den Fachmann auf dem Gebiet durchgeführt werden. Die vorliegenden Ausführungsformen sind nicht auf die genauen Konfigurationen und Beispielanwendungen, die vorstehend angegeben und beschrieben sind, begrenzt und alle geeigneten Modifikationen und Äquivalente werden als in den Schutzbereich der Ausführungsformen fallend betrachtet, wie durch die beigefügten Patentansprüche und ihre Äquivalente definiert.
Bezugszeichenliste

100: Ausgangsschaltung
110: Ansteuerschaltung der hohen Seite
111: Treiber der hohen Seite
112: Latch-Funktionsstörungsschutzschaltung
113: Latch-Schaltung
114: dV/dt-Periodendetektionsschaltung
120: Ansteuerschaltung der niedrigen Seite
121: Treiber der niedrigen Seite
AND1, AND2: logische UND-Schaltung
COMP1: Komparator
Cds1, Cds2: parasitäre Kapazität
D1, D2: Diode
HVN1, HVN2: Transistor mit hoher Durchbruchspannung
INV: Inverterschaltung
L: Last
LSR1, LSR2: Pegelumsetzungswiderstand
LT1, LT2: Latch-Schaltung
OR1, OR2: logische ODER-Schaltung
PM1, PM1X, PM2, PM2X, PM11, PM12, PM13, NM11, PM3, PM4: Transistor
R1, R2, Rt: Widerstand
VB: Potential der Leistungsversorgungsleitung der hohen Seite
VS: Referenzpotential der hohen Seite
Vref: Referenzspannung
XD1, XD2: Schaltelement setdrn, resdrn Knotenpunkt

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 5402852 [0021]
JP 5354417 [0021]

Claims

Pegelumsetzungsschaltung, die einen Pegel eines Signals, das mit einem Massepotential auf einer niedrigen Seite als Referenz erzeugt wurde, umsetzt und das pegelumgesetzte Signal zu einer Schaltung überträgt, die ein Schaltelement auf einer hohen Seite ansteuert, wobei die Pegelumsetzungsschaltung umfasst: eine erste Reihenschaltung eines ersten Widerstandes und eines ersten Transistors, wobei die erste Reihenschaltung zwischen eine Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite und das Massepotential geschaltet ist; eine zweite Reihenschaltung eines zweiten Widerstandes und eines zweiten Transistors, wobei die zweite Reihenschaltung zwischen die Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite und das Massepotential geschaltet ist; eine Latch-Funktionsstörungsschutzschaltung, die ein Signal an einem ersten Knotenpunkt zwischen dem ersten Widerstand und dem ersten Transistor und ein Signal an einem zweiten Knotenpunkt zwischen dem zweiten Widerstand und dem zweiten Transistor empfängt; eine Latch-Schaltung, in die eine Ausgabe der Latch-Funktionsstörungsschutzschaltung eingegeben wird; einen dritten Transistor und einen vierten Transistor, die miteinander in Reihe geschaltet sind und mit dem ersten Widerstand parallel geschaltet sind; einen fünften Transistor und einen sechsten Transistor, die miteinander in Reihe geschaltet sind und mit dem zweiten Widerstand parallel geschaltet sind; eine dV/dt-Periodendetektionsschaltung, die ein Signal am ersten Knotenpunkt und ein Signal am zweiten Knotenpunkt empfängt und ein Auftreten von dV/dt-Rauschen auf einer Referenzpotentialleitung auf der hohen Seite detektiert; eine erste logische UND-Schaltung, die eine erste Ausgabe der dV/dt-Periodendetektionsschaltung und das Signal am ersten Knotenpunkt empfängt und den sechsten Transistor steuert; und eine zweite logische UND-Schaltung, die eine zweite Ausgabe der dV/dt-Periodendetektionsschaltung und das Signal am zweiten Knotenpunkt empfängt und den vierten Transistor steuert, wobei der dritte Transistor durch ein Ausgangssignal der Latch-Schaltung gesteuert wird und der fünfte Transistor durch ein Signal gesteuert wird, das durch logisches Invertieren des Ausgangssignals der Latch-Schaltung erzeugt wird.
Pegelumsetzungsschaltung nach Anspruch 1, die ferner umfasst: einen siebten Transistor, der mit dem ersten Widerstand parallel geschaltet ist; einen achten Transistor, der mit dem zweiten Widerstand parallel geschaltet ist; und eine logische ODER-Schaltung, die das Signal am ersten Knotenpunkt und das Signal am zweiten Knotenpunkt empfängt und den siebten Transistor und den achten Transistor nur dann einschaltet, wenn das Signal am ersten Knotenpunkt und das Signal am zweiten Knotenpunkt beide unter einen Eingangsschwellenwert gefallen sind.
Pegelumsetzungsschaltung nach Anspruch 1, wobei die dV/dt-Periodendetektionsschaltung umfasst: eine erste Latch-Schaltung, die eine Ausgabe der ersten logischen UND-Schaltung als Rücksetzeingabe empfängt, eine Ausgabe der zweiten logischen UND-Schaltung als Setzeingabe empfängt und eine invertierte Ausgabe als erste Ausgabe setzt; eine zweite Latch-Schaltung, die die Ausgabe der zweiten logischen UND-Schaltung als Rücksetzeingabe empfängt, die Ausgabe der ersten logischen UND-Schaltung als Setzeingabe empfängt und eine invertierte Ausgabe als zweite Ausgabe setzt; und einen Komparator, der einen ersten Eingang aufweist, um das Signal am ersten Knotenpunkt über den dritten Widerstand und das Signal am zweiten Knotenpunkt über den vierten Widerstand zu empfangen, einen zweiten Eingang aufweist, der mit einer Referenzleistungsversorgung verbunden ist, die einen Wert nahe einem Potential einer Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite aufweist, und die erste Latch-Schaltung und die zweite Latch-Schaltung löscht, wenn ein gewichteter Mittelwert des Signals am ersten Knotenpunkt und des Signals am zweiten Knotenpunkt ein Potential der Referenzleistungsversorgung überschreitet.
Pegelumsetzungsschaltung nach Anspruch 3, wobei die erste logische UND-Schaltung umfasst: einen ersten P-Kanal-Transistor, dessen Source mit der Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite verbunden ist, dessen Gate die erste Ausgabe der dV/dt-Periodendetektionsschaltung empfängt, und der durch die erste Ausgabe gesteuert wird; einen zweiten P-Kanal-Transistor, dessen Source mit der Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite verbunden ist, dessen Gate das Signal am ersten Knotenpunkt empfängt, und der durch das Signal am ersten Knotenpunkt gesteuert wird; einen ersten Verzögerungszeiteinstellungswiderstand, der zwischen Drains des ersten P-Kanal-Transistors und des zweiten P-Kanal-Transistors und die Referenzpotentialleitung auf der hohen Seite geschaltet ist; einen dritten P-Kanal-Transistor, dessen Source mit der Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite verbunden ist und dessen Gate mit einem Knotenpunkt zwischen den Drains des ersten P-Kanal-Transistors und des zweiten P-Kanal-Transistors und dem ersten Verzögerungszeiteinstellungswiderstand verbunden ist; und einen ersten N-Kanal-Transistor, dessen Source mit der Referenzpotentialleitung auf der hohen Seite verbunden ist, dessen Gate mit dem Gate des dritten P-Kanal-Transistors verbunden ist und dessen Drain mit einem Drain des dritten P-Kanal-Transistors verbunden ist und auch mit einem Gate des sechsten Transistors und mit einem Rücksetzeingang der ersten Latch-Schaltung und mit einem Setzeingang der zweiten Latch-Schaltung verbunden ist, und wobei die zweite logische UND-Schaltung umfasst: einen vierten P-Kanal-Transistor, dessen Source mit der Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite verbunden ist, dessen Gate ein Signal des zweiten Ausgangs der dV/dt-Periodendetektionsschaltung empfängt, und der durch das Signal des zweiten Ausgangs gesteuert wird; einen fünften P-Kanal-Transistor, dessen Source mit der Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite verbunden ist, dessen Gate ein Signal am zweiten Knotenpunkt empfängt, und der durch das Signal am zweiten Knotenpunkt gesteuert wird; einen zweiten Verzögerungszeiteinstellungswiderstand, der zwischen Drains des vierten P-Kanal-Transistors und des fünften P-Kanal-Transistors und die Referenzpotentialleitung auf der hohen Seite geschaltet ist; einen sechsten P-Kanal-Transistor, dessen Source mit einer Hochspannungsseiten-Leistungsversorgungsleitung auf der hohen Seite verbunden ist und dessen Gate mit einem Knotenpunkt zwischen den Drains des vierten P-Kanal-Transistors und des fünften P-Kanal-Transistors und dem zweiten Verzögerungszeiteinstellungswiderstand verbunden ist; und einen zweiten N-Kanal-Transistor, dessen Source mit der Referenzpotentialleitung auf der hohen Seite verbunden ist, dessen Gate mit dem Gate des sechsten P-Kanal-Transistors verbunden ist und dessen Drain mit einem Drain des sechsten P-Kanal-Transistors verbunden ist und auch mit dem Gate des vierten Transistors, mit einem Setzeingang der ersten Latch-Schaltung und mit einem Rücksetzeingang der zweiten Latch-Schaltung verbunden ist.