JP2019186967A - レベルシフト回路 - Google Patents
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- 230000007257 malfunction Effects 0.000 claims abstract description 35
- 230000008859 change Effects 0.000 claims abstract description 14
- 238000001514 detection method Methods 0.000 claims description 28
- 230000002265 prevention Effects 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 claims description 4
- 101100011863 Arabidopsis thaliana ERD15 gene Proteins 0.000 abstract description 21
- 101100338060 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GTS1 gene Proteins 0.000 abstract description 21
- 101150020450 lsr2 gene Proteins 0.000 abstract description 21
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 47
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 47
- 101150095530 CDS1 gene Proteins 0.000 description 28
- 230000003071 parasitic effect Effects 0.000 description 28
- 101150040536 CDS2 gene Proteins 0.000 description 26
- 230000015556 catabolic process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 101150110971 CIN7 gene Proteins 0.000 description 5
- 101150110298 INV1 gene Proteins 0.000 description 5
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002459 sustained effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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Abstract
Description
図5において、ハイサイドのスイッチ素子XD1およびローサイドのスイッチ素子XD2は、直列に接続されて出力回路100を構成し、両端には高電圧の電源E(以下、その電圧もEで表す。)が接続されている。ここで、スイッチ素子XD1,XD2は、図示の例では、NチャネルのパワーMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)を用いている。
V(t)−Vx=kCR(1−exp(−t/CR))
で表される(たとえば、特許文献1の(13)式)。この式から、レベルシフト回路の容量や抵抗値が大きいほど、また、Vxの変化が急であるほどdV/dtノイズの大きさが大きいので、寄生容量Cds1,Cds2の容量の差が大きいとそれによる影響も大きいことがわかる。したがって、寄生容量Cds1,Cds2の容量の差が大きい場合、結果的に、セット信号SETまたはリセット信号RSETが入力されたときと同様の動作をするようになり、ハーフブリッジ回路の誤動作につながる。
論理積回路AND1および論理積回路AND2は、同じ構成を有している。このため、図2では、論理積回路AND1に対応する論理積回路AND2の端子の符号は、かっこ書きで示している。論理積回路AND1(AND2)は、3つのPチャネルMOSFETのトランジスタPM11,PM12,PM13と1つのNチャネルMOSFETのトランジスタNM11と抵抗Rtとを有している。トランジスタPM11,PM12は、ソース・ドレインを互いに接続し、ソースを電源ラインVBに接続している。トランジスタPM11のゲートは、dV/dt期間検出回路114の出力OUT1(OUT2)に接続される入力を構成し、トランジスタPM12のゲートは、接続点setdrn(resdrn)に接続される入力を構成している。トランジスタPM11,PM12のドレインは、抵抗Rtを介してハイサイド基準電位VSのラインに接続されている。トランジスタPM11,PM12のドレインと抵抗Rtとの接続点は、CMOSインバータ回路を構成するトランジスタPM13,NM11のゲートに接続されている。トランジスタPM13のソースは、電源ラインVBに接続され、トランジスタNM11のソースは、ハイサイド基準電位VSのラインに接続されている。トランジスタPM13,NM11のドレインは、互いに接続され、この論理積回路AND1(AND2)の出力AND1_OUT(AND2_OUT)を構成している。
110 ハイサイド駆動回路
111 ハイサイドドライバ
112 ラッチ誤動作保護回路
113 ラッチ回路
114 dV/dt期間検出回路
120 ローサイド駆動回路
121 ローサイドドライバ
AND1,AND2 論理積回路
COMP1 比較器
Cds1,Cds2 寄生容量
D1,D2 ダイオード
HVN1,HVN2 高耐圧トランジスタ
INV インバータ回路
L 負荷
LSR1,LSR2 レベルシフト抵抗
LT1,LT2 ラッチ回路
OR1,OR2 論理和回路
PM1,PM1X,PM2,PM2X,PM11,PM12,PM13,NM11,PM3,PM4 トランジスタ
R1,R2,Rt 抵抗
VB ハイサイド電源ラインの電位
VS ハイサイド基準電位
Vref 基準電圧
XD1,XD2 スイッチ素子
setdrn,resdrn 接続点
Claims (8)
- ローサイドの接地電位を基準に生成された信号をレベルシフトしてハイサイドのスイッチ素子を駆動するハイサイドドライバに伝達するレベルシフト回路であって、
前記信号を前記ハイサイドドライバに入力可能なレベルにレベルシフトするトランジスタと、
基準電圧との比較により、前記ハイサイドの基準電位がdV/dtノイズにより上昇する期間を検出するdV/dt期間検出回路と、
を備えるレベルシフト回路。 - 前記トランジスタは、前記スイッチ素子をオンする前記信号をレベルシフトする第1のトランジスタと、前記スイッチ素子をオフする前記信号をレベルシフトする第2のトランジスタとを有し、
前記第1のトランジスタのドレインに接続される第1の信号ラインと、
前記第2のトランジスタのドレインに接続される第2の信号ラインと、
を更に備える請求項1に記載のレベルシフト回路。 - 前記第1の信号ラインおよび前記第2の信号ラインは、前記ハイサイドの基準電位に接続されている請求項2に記載のレベルシフト回路。
- 前記dV/dt期間検出回路は、前記第1の信号ラインおよび第2の信号ラインの電位と、前記基準電圧とを比較する請求項3に記載のレベルシフト回路。
- 前記dV/dt期間検出回路の出力を受けて、前記ハイサイドの高電圧側電源ラインと前記第1の信号ラインとの間または前記ハイサイドの高電圧側電源ラインと前記第2の信号ラインとの間のインピーダンスを変化させる誤動作防止手段を更に備える請求項2から4のいずれか1項に記載のレベルシフト回路。
- 前記誤動作防止手段は、前記ハイサイドドライバの出力状態を維持するように、前記ハイサイドの高電圧側電源ラインと前記第1の信号ラインとの間または前記ハイサイドの高電圧側電源ラインと前記第2の信号ラインとの間のいずれか一方のインピーダンスを低下させる請求項5に記載のレベルシフト回路。
- 前記誤動作防止手段は、前記第1の信号ラインまたは前記第2の信号ラインの電位が低下すると、前記ハイサイドの高電圧側電源ラインと前記第1の信号ラインとの間および前記ハイサイドの高電圧側電源ラインと前記第2の信号ラインとの間の双方のインピーダンスを低下させる請求項5または6に記載のレベルシフト回路。
- 前記dV/dt期間検出回路は、前記ハイサイドの基準電位の上昇期間終了を検出すると、前記誤動作防止手段に前記インピーダンスの変化をリセットさせる信号を出力する、請求項5から7のいずれか1項に記載のレベルシフト回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016054420 | 2016-03-17 | ||
JP2016054420 | 2016-03-17 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018505310A Division JPWO2017159058A1 (ja) | 2016-03-17 | 2017-01-26 | レベルシフト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019186967A true JP2019186967A (ja) | 2019-10-24 |
JP6819739B2 JP6819739B2 (ja) | 2021-01-27 |
Family
ID=59852223
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018505310A Pending JPWO2017159058A1 (ja) | 2016-03-17 | 2017-01-26 | レベルシフト回路 |
JP2019140776A Active JP6819739B2 (ja) | 2016-03-17 | 2019-07-31 | レベルシフト回路 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018505310A Pending JPWO2017159058A1 (ja) | 2016-03-17 | 2017-01-26 | レベルシフト回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10063226B2 (ja) |
JP (2) | JPWO2017159058A1 (ja) |
CN (1) | CN107925409B (ja) |
DE (1) | DE112017000080T5 (ja) |
WO (1) | WO2017159058A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7166072B2 (ja) * | 2018-05-07 | 2022-11-07 | 日清紡マイクロデバイス株式会社 | レベル変換回路 |
JP7246897B2 (ja) * | 2018-11-14 | 2023-03-28 | ローム株式会社 | 半導体集積回路、ハイサイドトランジスタの駆動回路、dc/dcコンバータのコントローラ |
US10659038B1 (en) * | 2019-03-12 | 2020-05-19 | Nxp Usa, Inc. | Power on reset latch circuit |
JP7438091B2 (ja) | 2020-12-15 | 2024-02-26 | 三菱電機株式会社 | 半導体デバイス駆動回路 |
KR20230048932A (ko) * | 2021-10-05 | 2023-04-12 | 주식회사 엘엑스세미콘 | 레벨 쉬프터, 레벨 쉬프터의 구동 방법, 레벨 쉬프터를 포함하는 게이트 드라이버, 및 게이트 드라이버의 구동 방법 |
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Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5354417A (en) | 1976-10-28 | 1978-05-17 | Toshiba Corp | Key input device |
JPS542852A (en) | 1977-06-08 | 1979-01-10 | Akira Washida | Tooth brush |
JP4088466B2 (ja) | 2002-03-19 | 2008-05-21 | 三菱電機株式会社 | パワーデバイスの駆動回路 |
KR101058937B1 (ko) * | 2004-07-13 | 2011-08-23 | 페어차일드코리아반도체 주식회사 | 레벨 쉬프트 회로 및 이의 오동작 방지 방법 |
CN1744439B (zh) * | 2004-09-01 | 2010-04-21 | 冲电气工业株式会社 | 电平移位器电路、显示装置及其驱动电路和应力测试方法 |
JP3915815B2 (ja) * | 2005-03-23 | 2007-05-16 | サンケン電気株式会社 | レベルシフト回路および電源装置 |
JP5326927B2 (ja) * | 2009-08-19 | 2013-10-30 | 富士電機株式会社 | レベルシフト回路 |
JP5595204B2 (ja) * | 2010-09-29 | 2014-09-24 | 三菱電機株式会社 | スイッチング素子の駆動回路 |
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JP5900125B2 (ja) * | 2012-04-12 | 2016-04-06 | 富士電機株式会社 | 半導体基板中の寄生抵抗を利用するレベルシフト回路 |
JP5936564B2 (ja) | 2013-02-18 | 2016-06-22 | 三菱電機株式会社 | 駆動回路 |
-
2017
- 2017-01-26 DE DE112017000080.7T patent/DE112017000080T5/de active Pending
- 2017-01-26 WO PCT/JP2017/002667 patent/WO2017159058A1/ja active Application Filing
- 2017-01-26 CN CN201780002854.5A patent/CN107925409B/zh active Active
- 2017-01-26 JP JP2018505310A patent/JPWO2017159058A1/ja active Pending
-
2018
- 2018-03-01 US US15/909,955 patent/US10063226B2/en active Active
-
2019
- 2019-07-31 JP JP2019140776A patent/JP6819739B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011139423A (ja) * | 2009-12-04 | 2011-07-14 | Fuji Electric Co Ltd | レベルシフト回路 |
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Also Published As
Publication number | Publication date |
---|---|
US20180191340A1 (en) | 2018-07-05 |
CN107925409A (zh) | 2018-04-17 |
DE112017000080T5 (de) | 2018-04-26 |
CN107925409B (zh) | 2020-10-27 |
US10063226B2 (en) | 2018-08-28 |
JPWO2017159058A1 (ja) | 2018-06-21 |
WO2017159058A1 (ja) | 2017-09-21 |
JP6819739B2 (ja) | 2021-01-27 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190731 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200515 |
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